JP7224935B2 - 半導体装置 - Google Patents

Description

実施形態は、半導体装置に関する。

負荷に安定した電源を供給するための半導体装置が知られている。

特開２０１７－１６８９８６号公報

接地端子の電位変化に起因する誤動作を抑制する。

実施形態の半導体装置は、外部負荷に接続される外部スイッチ素子が備えるゲートへ接続されるゲート端子と、上記外部負荷に接続される上記外部スイッチ素子が備えるソースへ接続されるソース端子と、上記ゲート端子に第１電圧を印加可能に構成された昇圧回路と、上記ゲート端子と上記ソース端子との間を並列に接続する第１スイッチ素子、第１抵抗、及び第２抵抗と、上記ゲート端子と上記ソース端子との間を上記第２抵抗と直列に接続する第２スイッチ素子と、上記昇圧回路から上記ゲート端子に印加される電圧が上記第１電圧から不定状態となることに応じて、上記第２スイッチ素子をオン状態に切り替えた後に上記第１スイッチ素子をオン状態に切り替えるように構成されたスイッチ素子制御回路と、を備え、上記第２抵抗の抵抗値は、上記第１抵抗の抵抗値より小さい。上記スイッチ素子制御回路は、各々が上記ゲート端子と上記ソース端子との間を上記第１スイッチ素子及び上記第２スイッチ素子に対して並列に接続する第３スイッチ素子及び電圧源と、上記ゲート端子と上記ソース端子との間を上記第３スイッチ素子と直列に接続する第３抵抗と、上記ゲート端子と上記ソース端子との間を上記電圧源と直列に接続する第４抵抗と、を含む。上記第２スイッチ素子は、上記第３スイッチ素子と上記第３抵抗との間に接続されたゲートを含む。上記第３スイッチ素子は、上記電圧源と上記第４抵抗との間に接続されたゲートを含む。

第１実施形態に係る半導体装置の構成を説明するための回路図。 第１実施形態に係る半導体装置の動作を説明するためのタイミングチャート。 第２実施形態に係る半導体装置の構成を説明するための回路図。 第２実施形態に係る半導体装置の動作を説明するためのタイミングチャート。 変形例に係る半導体装置の構成を説明するための回路図。 変形例に係る半導体装置の動作を説明するためのタイミングチャート。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

１．第１実施形態
第１実施形態に係る半導体装置について説明する。

第１実施形態に係る半導体装置は、例えば、ＩＣ（Integrated circuit）チップであり、負荷に電源電圧を出力するスイッチ素子を駆動するためのドライバである。

１．１ 構成
第１実施形態に係る半導体装置の構成について説明する。

図１は、第１実施形態に係る半導体装置の構成を説明するための回路図である。

図１に示すように、半導体装置１は、電圧ＶＤＤを負荷Ｒ０に出力するスイッチ素子Ｍ０を駆動するように構成される。半導体装置１、スイッチ素子Ｍ０、及び負荷Ｒ０は、例えば、車載システムの一部に相当し得る。電圧ＶＤＤは、半導体装置１、スイッチ素子Ｍ０及び負荷Ｒ０を駆動するための電源電圧である。

スイッチ素子Ｍ０は、負荷Ｒ０への電圧供給を制御可能なスイッチである。スイッチ素子Ｍ０は、例えば、ｎ型の極性を有するＭＯＳ（Metal-Oxide-Semiconductor）トランジスタであり、電圧ＶＤＤが供給される第１端（ドレイン端）と、負荷Ｒ０の第１端に接続される第２端（ソース端）と、半導体装置１に接続されるゲートと、を含む。

負荷Ｒ０は、例えば、ヘッドライトやカーナビゲーションシステム等に相当し、電圧ＧＮＤ２に接地された第２端を含む。これにより、負荷Ｒ０は、スイッチ素子Ｍ０がオン状態の際はスイッチ素子Ｍ０を介して電圧ＶＤＤが供給されて、所定の機能を発揮する。一方、負荷Ｒ０は、スイッチ素子Ｍ０がオフ状態の際は電圧ＶＤＤから電気的に切断され、当該所定の機能を停止する。電圧ＧＮＤ２は、例えば、負荷Ｒ０用の接地電圧であり、負荷Ｒ０の基準電位を設定する。なお、電圧ＧＮＤ２は、後述する半導体装置１用の接地電圧とは独立に設定される。

半導体装置１は、端子Ｐ１、Ｐ２、Ｐ３、Ｐ４、及びＰ５を有する。

端子Ｐ１及びＰ２の各々は、半導体装置１内の各種回路を駆動するための電圧に接続される端子である。

より具体的には、端子Ｐ１は、電圧ＶＤＤが供給される電源端子である。

端子Ｐ２は、スイッチＳＷを介して電圧ＧＮＤ１に接地された接地端子である。電圧ＧＮＤ１は、例えば、半導体装置１用の接地電圧であり、半導体装置１の基準電位を設定する。スイッチＳＷは、端子Ｐ２と電圧ＧＮＤ１との電気的な接続状態を模式的に示すための仮想的な回路である。すなわち、スイッチＳＷがオン状態の場合は、端子Ｐ２が電圧ＧＮＤ１に正常に接地されている状態を示すのに対し、スイッチＳＷがオフ状態の場合は、端子Ｐ２が電圧ＧＮＤ１から電気的に切断されている（例えば、端子Ｐ２を接地するための配線が断線している）状況を示す。以下の説明では、「スイッチＳＷがオン状態からオフ状態に切り替わる」とは、「端子Ｐ２の電圧が電圧ＧＮＤ１から不定状態に変化する」、「端子Ｐ２が電圧ＧＮＤ１に対してフローティング状態となる」、「端子Ｐ２がオープンになる」、又は「端子Ｐ２がハイインピーダンス状態になる」と読み替え可能であるものとする。

端子Ｐ３は、電圧ＶＩＮが供給される端子である。電圧ＶＩＮは、半導体装置１が動作を開始するためのトリガとなる電圧である。すなわち、端子Ｐ３に電圧ＶＩＮが供給されることにより、半導体装置１が動作可能な状態となる。

端子Ｐ４は、半導体装置１からの出力電圧が出力される端子であり、スイッチ素子Ｍ０のゲートに接続される。端子Ｐ４は、「ゲート端子」とも呼ぶ。

端子Ｐ５は、スイッチ素子Ｍ０のソース端と、負荷Ｒ０との間に接続される端子である。端子Ｐ５は、「ソース端子」とも呼ぶ。

また、半導体装置１は、制御回路１０、及びＧＮＤ断線保護回路２０を備える。

制御回路１０は、半導体装置１の動作を全体的に制御する回路であり、端子Ｐ１に接続された第１入力端と、端子Ｐ２に接続された第２入力端と、端子Ｐ３に接続された第３入力端と、端子Ｐ４に接続された出力端と、を含む。制御回路１０は、端子Ｐ３から電圧ＶＩＮが供給されることによって動作を開始することができる。また、制御回路１０は、例えば、昇圧回路１５を含む。

昇圧回路１５は、端子Ｐ１及びＰ２から供給される電圧ＶＤＤ及びＧＮＤ１に基づき、電圧ＶＤＤ及びＧＮＤ１の電位差よりも大きな出力電圧を端子Ｐ４に出力するように構成される。昇圧回路１５の出力電圧は、スイッチ素子Ｍ０をオン状態にすることができる程度の大きさを有する。

なお、電圧ＶＤＤ又はＧＮＤ１の供給が停止した場合（すなわち、端子Ｐ１が電圧ＶＤＤから電気的に切断された、又は端子Ｐ２が電圧ＧＮＤ１から電気的に切断された場合）、昇圧回路１５は、端子Ｐ４への出力電圧の出力を停止する。昇圧回路１５から端子Ｐ４への出力電圧の出力が停止すると、端子Ｐ４の電圧は、昇圧回路１５からの出力電圧によって一定に保たれる状態から、不定状態へと変化する。端子Ｐ４の電圧が不定状態となると、スイッチ素子Ｍ０が意図せずオン状態となる期間が発生することにより、スイッチ素子Ｍ０を破損させる可能性があるため、好ましくない。このため、端子Ｐ４の電圧が不定状態となる期間をできるだけ短くできるように構成されたＧＮＤ断線保護回路２０が半導体装置１内に設けられる。

ＧＮＤ断線保護回路２０は、スイッチ素子Ｍ１，Ｍ２，Ｍ３，Ｍ４，及びＱ１、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，及びＲ７、ダイオードＤ１、並びに電流源２５を含む。スイッチ素子Ｍ１及びＭ２は、例えば、ｎ型の極性を有するＭＯＳトランジスタを含む。スイッチ素子Ｍ３及びＭ４は、例えば、ｐ型の極性を有するＭＯＳトランジスタを含む。スイッチ素子Ｑ１は、例えば、ｐｎｐトランジスタを含む。ダイオードＤ１は、例えば、ツェナダイオードを含む。

電流源２５は、端子Ｐ１に接続された第１入力端と、端子Ｐ２に接続された第２入力端と、抵抗Ｒ３を介して端子Ｐ５に接続された出力端と、を含む。電流源２５は、端子Ｐ１から供給される電圧ＶＤＤ、及び端子Ｐ２から供給される電圧ＧＮＤ１に基づいて、抵抗Ｒ３を介して端子Ｐ５に所定の電流を流すように構成される。

なお、電圧ＶＤＤ又はＧＮＤ１の供給が停止した場合（すなわち、端子Ｐ１が電圧ＶＤＤから電気的に切断された、又は端子Ｐ２が電圧ＧＮＤ１から電気的に切断された場合）、電流源２５は、抵抗Ｒ３への当該所定の電流の出力を停止する。

抵抗Ｒ１は、端子Ｐ１に接続された第１端と、ノードＮ１に接続された第２端と、を含む。抵抗Ｒ２は、ノードＮ１に接続された第１端と、端子Ｐ５に接続された第２端と、を含む。

抵抗Ｒ３は、電流源２５の出力端に接続された第１端と、端子Ｐ５に接続された第２端と、を含む。スイッチ素子Ｍ１は、ノードＮ１に接続された第１端（ドレイン端）と、端子Ｐ５に接続された第２端（ソース端）と、電流源２５の出力端と抵抗Ｒ３の第１端との間に接続されたゲートと、を含む。なお、抵抗Ｒ３は、電流源２５から出力される所定の電流によってスイッチ素子Ｍ１のゲート－ソース間に、スイッチ素子Ｍ１をオン状態にすることができる電位差を発生させる機能を有する。

以上のように構成することにより、電流源２５及び抵抗Ｒ３は、端子Ｐ２が電圧ＧＮＤ１から電気的に切断された場合にスイッチ素子Ｍ１をオン状態からオフ状態に切り替えるスイッチ素子制御回路として機能する。

スイッチ素子Ｍ２は、端子Ｐ４に接続された第１端（ドレイン端）と、端子Ｐ５に接続された第２端（ソース端）と、ノードＮ１に接続されたゲートと、を含む。抵抗Ｒ４は、端子Ｐ４に接続された第１端と、端子Ｐ５に接続された第２端と、を含む。スイッチ素子Ｍ２及び抵抗Ｒ４は、端子Ｐ４と端子Ｐ５との間を互いに並列に接続する。

抵抗Ｒ５、スイッチ素子Ｑ１、及びダイオードＤ１は、端子Ｐ４と端子Ｐ５との間を、スイッチ素子Ｍ２及び抵抗Ｒ４に対して並列に接続する。

抵抗Ｒ５は、端子Ｐ４に接続された第１端と、ノードＮ２に接続された第２端と、を含む。

スイッチ素子Ｑ１は、ノードＮ２に接続された第１端（エミッタ端）と、ダイオードＤ１の出力端に接続された第２端（ベース端）及び第３端（コレクタ端）と、を含む。ダイオードＤ１は、端子Ｐ５に接続された入力端を含む。スイッチ素子Ｑ１及びダイオードＤ１は、端子Ｐ５とノードＮ２との間の電位差を所定の値に保つ定電圧源としての機能を有する。

スイッチ素子Ｍ３及び抵抗Ｒ６は、端子Ｐ４と端子Ｐ５との間を、スイッチ素子Ｍ２及び抵抗Ｒ４に対して並列に接続する。

スイッチ素子Ｍ３は、端子Ｐ４に接続された第１端（ソース端）と、ノードＮ３に接続された第２端（ドレイン端）と、ノードＮ２に接続されたゲートと、を含む。抵抗Ｒ６は、ノードＮ３に接続された第１端と、端子Ｐ５に接続された第２端と、を含む。

スイッチ素子Ｍ４及び抵抗Ｒ７は、端子Ｐ４と端子Ｐ５との間を、スイッチ素子Ｍ２及び抵抗Ｒ４に対して並列に接続する。

スイッチ素子Ｍ４は、端子Ｐ４に接続された第１端（ソース端）と、抵抗Ｒ７の第１端に接続された第２端（ドレイン端）と、ノードＮ３に接続されたゲートと、を含む。抵抗Ｒ７は、端子Ｐ５に接続された第２端を含む。すなわち、スイッチ素子Ｍ４及び抵抗Ｒ７は、端子Ｐ４と端子Ｐ５との間を直列に接続する。

抵抗Ｒ７は、抵抗Ｒ４，Ｒ５，及びＲ６よりも低い抵抗値を有する。また、抵抗Ｒ７は、端子Ｐ４と端子Ｐ５との間を結ぶ経路のうち、抵抗Ｒ４を介する経路の抵抗値と、抵抗Ｒ５を介する経路の抵抗値と、抵抗Ｒ６を介する経路の抵抗値と、の合成抵抗よりも低い抵抗値を有し得る。

以上のように構成することにより、抵抗Ｒ５、スイッチ素子Ｑ１、ダイオードＤ１、スイッチ素子Ｍ３、及び抵抗Ｒ６は、端子Ｐ４の電圧が不定状態となった場合に、スイッチ素子Ｍ４をオフ状態からオン状態に切り替えるように構成されたスイッチ素子制御回路として機能することができる。また、スイッチ素子Ｍ４がオン状態における抵抗Ｒ７を介する経路は、スイッチ素子Ｍ２がオン状態におけるスイッチ素子Ｍ２を介する経路を除いて、端子Ｐ４と端子Ｐ５との間を並列に接続する他の経路よりも低抵抗な経路となる。

１．２ 動作
次に、第１実施形態に係る半導体装置の動作について説明する。

図２は、第１実施形態に係る半導体装置におけるＧＮＤ断線保護動作を説明するためのタイミングチャートの一例である。図２では、半導体装置１に電圧ＶＤＤ及びＧＮＤ１が正常に供給されている通常状態と、断線の発生によって電圧ＧＮＤ１の供給が停止した状態と、が時系列に示される。通常状態は、時刻Ｔ２までに相当し、電圧ＧＮＤ１の供給が停止した状態は、時刻Ｔ２以降に相当する。

図２に示すように、時刻Ｔ１に至るまで、半導体装置１には、端子Ｐ３を介する電圧ＶＩＮの供給がされていない。これにより、昇圧回路１５は、スイッチ素子Ｍ０をオン状態にする電圧を端子Ｐ４に印加しない。このため、スイッチ素子Ｍ０はオフ状態となり、端子Ｐ４及びＰ５の電圧は、電圧ＧＮＤ２となる。

時刻Ｔ１において、端子Ｐ３に電圧ＶＩＮが印加される。これにより、昇圧回路１５は、端子Ｐ１から供給される電圧ＶＤＤと、端子Ｐ２から供給される電圧ＧＮＤ１とに基づき、端子Ｐ４に電圧ＶＯＵＴ（＞｜ＶＤＤ－ＧＮＤ１｜）を出力する。これに伴い、スイッチ素子Ｍ０はオン状態となり、負荷Ｒ０への電圧ＶＤＤの供給が開始する（つまり、端子Ｐ５の電圧は、電圧ＶＤＤまで上昇する）。

ノードＮ２の電圧は、端子Ｐ５の電圧に対して、スイッチ素子Ｑ１及びダイオードＤ１の特性によって決定される所定の値まで上昇する。これにより、スイッチ素子Ｍ３のゲート－ソースの間に電位差（図２では、「Ｍ３のＶ_ＧＳ」又は「Ｖ_{Ｐ４－Ｎ２}」と記載）が発生する。電位差Ｖ_{Ｐ４－Ｎ２}は、スイッチ素子Ｍ３の閾値電圧Ｖｔｈを上回るため、スイッチ素子Ｍ３がオン状態となり、端子Ｐ４と端子Ｐ５との間が抵抗Ｒ６を介して電気的に接続される。

ノードＮ３の電圧は、スイッチ素子Ｍ３がオン状態となることによって電圧ＶＯＵＴとなる。このため、スイッチ素子Ｍ４のゲート－ソース間には有意な電位差（図２では、「Ｍ４のＶ_ＧＳ」又は「Ｖ_{Ｐ４－Ｎ３}」と記載）が発生しない。電位差Ｖ_{Ｐ４－Ｎ３}は、スイッチ素子Ｍ４の閾値電圧Ｖｔｈを下回るため、スイッチ素子Ｍ４がオフ状態となる。

なお、図２には図示していないが、電流源２５は、端子Ｐ５に向けて所定の電流を出力する。これにより、スイッチ素子Ｍ１のゲート－ソース間に電位差が発生し、スイッチ素子Ｍ１がオン状態となる。このため、スイッチ素子Ｍ１を介してスイッチ素子Ｍ２のゲート－ソース間が電気的に接続され、スイッチ素子Ｍ２がオフ状態となる。

続いて、時刻Ｔ２において、例えば、断線の発生によって、スイッチＳＷがオン状態からオフ状態になる。これにより、端子Ｐ２の電圧は、電圧ＧＮＤ１から不定状態となる。図２の例では、端子Ｐ２は、端子Ｐ１の電圧によってプルアップされ、電圧ＶＤＤになる。このため、昇圧回路１５は、電圧ＶＤＤを昇圧することができなくなり、端子Ｐ４への電圧ＶＯＵＴの出力を停止する。端子Ｐ４の電圧は、一定の電圧ＶＯＵＴに固定される状態から、不定状態に変化する。

端子Ｐ４の電圧が不定状態となったことに伴い、端子Ｐ４は、抵抗Ｒ４を介して、抵抗Ｒ５、スイッチ素子Ｑ１、及びダイオードＤ１を介して、又はスイッチ素子Ｍ３及び抵抗Ｒ６を介して、端子Ｐ５に向けて徐々に電荷を引き抜かれる。端子Ｐ４の電圧は、電圧ＶＯＵＴから徐々に低下するため、端子Ｐ４と端子Ｐ５との間の電位差が徐々に減少していく。

一方、上述の通り、スイッチ素子Ｑ１及びダイオードＤ１は電圧源として動作するため、ノードＮ２の電圧は変化しない。このため、電位差Ｖ_{Ｐ４－Ｎ２}が徐々に減少する。

なお、図２には図示していないが、電流源２５は、端子Ｐ２の電圧が不定状態となったことにより、端子Ｐ５に向けて所定の電流の出力を停止する。これにより、スイッチ素子Ｍ１のゲート－ソース間の電位差がなくなり、スイッチ素子Ｍ１がオフ状態となる。このため、スイッチ素子Ｍ２のゲート－ソース間を接続する経路は抵抗Ｒ２を介する経路のみとなる。なお、時刻Ｔ２の時点では、端子Ｐ５の電圧は電圧ＶＤＤとなっているため、スイッチ素子Ｍ２は依然としてオフ状態のままである。

時刻Ｔ３において、スイッチ素子Ｍ３の動作状態は、徐々にオフ状態となり、例えば、飽和領域から線形領域に遷移する。これに伴い、電位差Ｖ_{Ｐ４－Ｎ２}の減少が加速すると共に、スイッチ素子Ｍ４のゲート－ソース間に電位差Ｖ_{Ｐ４－Ｎ３}が増加し始める。

時刻Ｔ４において、電位差Ｖ_{Ｐ４－Ｎ２}がスイッチ素子Ｍ３の閾値電圧Ｖｔｈよりも小さくなり、スイッチ素子Ｍ３がオフ状態となる。これに伴い、ノードＮ３は端子Ｐ４から電気的に切断され、電位差Ｖ_{Ｐ４－Ｎ３}がスイッチ素子Ｍ４の閾値電圧Ｖｔｈよりも大きくなる。これにより、スイッチ素子Ｍ４がオン状態となり、端子Ｐ４と端子Ｐ５との間を、抵抗Ｒ７を介して電気的に接続する経路が形成される。

ここで、抵抗Ｒ７の抵抗値は、抵抗Ｒ４の抵抗値よりも小さい。すなわち、抵抗Ｒ７を介する経路は、抵抗Ｒ４を介する経路よりも、端子Ｐ４から端子Ｐ５に向けて電荷を引き抜く力が大きい。このため、時刻Ｔ４以降における端子Ｐ４の電圧降下速度は、時刻Ｔ２から時刻Ｔ４までの期間よりも早くなる。

端子Ｐ４の電圧が低下することによりスイッチ素子Ｍ０の動作状態は、徐々にオフ状態となり、例えば、飽和領域から線形領域に遷移する。これに伴い、端子Ｐ５の電圧が電圧ＶＤＤから低下し始める。これにより、端子Ｐ１と端子Ｐ５との間に電位差が発生し、ノードＮ１には、抵抗Ｒ１及びＲ２によって決定される分圧が印加される。これにより、スイッチ素子Ｍ２のゲート－ソースの間に電位差（図２では、「Ｍ２のＶ_ＧＳ」又は「Ｖ_{Ｎ１－Ｐ５}」と記載）が発生する。

時刻Ｔ５において、電位差Ｖ_{Ｎ１－Ｐ５}がスイッチ素子Ｍ２の閾値電圧Ｖｔｈよりも大きくなり、スイッチ素子Ｍ２がオン状態となる。これに伴い、端子Ｐ４及びＰ５は、スイッチ素子Ｍ２を介して電気的に接続され、端子Ｐ４と端子Ｐ５との間が実質的にショートする。これにより、端子Ｐ４の電荷が端子Ｐ５に向けて急速に引き抜かれ、時刻Ｔ６においてスイッチ素子Ｍ０が完全にオフ状態となる。

以上のように動作することにより、スイッチＳＷがオフ状態となった後にスイッチ素子Ｍ０を速やかにオフ状態にすることができ、スイッチＳＷがオフ状態となることに起因してスイッチ素子Ｍ０の異常動作する可能性を抑制することができる。

１．３ 本実施形態に係る効果
第１実施形態によれば、端子Ｐ２の電位変化に起因する誤動作を抑制することができる。本実施形態に係る効果について、以下に説明する。

昇圧回路１５は、端子Ｐ４に電圧ＶＯＵＴを印加可能に構成されるが、端子Ｐ２に供給される電圧が電圧ＧＮＤ１から不定状態に変化すると、電圧ＶＯＵＴを印加できなくなる。これにより、端子Ｐ４の電圧が電圧ＶＯＵＴから不定状態に変化する。

第１実施形態によれば、スイッチ素子Ｍ２、抵抗Ｒ４、及び抵抗Ｒ４よりも小さい抵抗値を有する抵抗Ｒ７は、端子Ｐ４と端子Ｐ５との間を並列に互いに接続する。スイッチ素子Ｍ４は、端子Ｐ４と端子Ｐ５との間を抵抗Ｒ７と直列に接続する。また、抵抗Ｒ５、スイッチ素子Ｑ１、ダイオードＤ１、スイッチ素子Ｍ３、及び抵抗Ｒ６は、端子Ｐ４の電圧が電圧ＶＯＵＴから不定状態に変化したことに応じて、スイッチ素子Ｍ４をオフ状態からオン状態に切り替えた後、スイッチ素子Ｍ２をオフ状態からオン状態に切り替えるように構成される。これにより、スイッチ素子Ｍ０が、端子Ｐ４が不定状態であるにもかかわらずオン状態となる期間が長くなることを抑制することができる。

補足すると、抵抗Ｒ４は、常時、端子Ｐ４と端子Ｐ５との間を電気的に接続する経路であるため、通常状態においても、端子Ｐ４の電荷を端子Ｐ５に向けて引き抜く効果を有する。このため、抵抗Ｒ４の抵抗値を必要以上に小さくすることは、端子Ｐ４が不定状態の場合にはスイッチ素子Ｍ０を素早くオフ状態に切り替えることができるものの、通常状態における昇圧回路１５の昇圧機能についても低下させ得るため、好ましくない。したがって、抵抗Ｒ４を介する経路のみを用いて、スイッチ素子Ｍ２をオフ状態に切り替えるまで端子Ｐ４の電荷を引き抜くことは、スイッチ素子Ｍ０を長期間にわたって誤動作させ得る。

一方、第１実施形態によれば、スイッチ素子Ｍ３は、抵抗Ｒ４によって端子Ｐ４の電圧が徐々に低下していく際、スイッチ素子Ｍ２がオフ状態になる前にオフ状態に切り替わる。これにより、スイッチ素子Ｍ２がオフ状態になる前にスイッチ素子Ｍ４をオン状態に切り替えることができる。このため、端子Ｐ４とＰ５との間が抵抗Ｒ７を介して電気的に接続され、抵抗Ｒ４よりも電流が流れやすい経路が形成される。したがって、端子Ｐ４の電圧を、抵抗Ｒ４を介する経路を使用する場合よりも早く低下させることができるため、スイッチ素子Ｍ２が早くオン状態に切り替えることができ、ひいては、スイッチ素子Ｍ０がオフ状態に切り替わるまでの時間を短縮することができる。

また、電流源２５は、端子Ｐ２の電圧が電圧ＧＮＤ１から不定状態に変化することに応じて、抵抗Ｒ３を介して端子Ｐ５に出力する電流を停止するように構成される。これにより、スイッチ素子Ｍ１は、電流源２５から電流が出力されている間はオン状態となることができ、端子Ｐ２の電圧が電圧ＧＮＤ１から不定状態になるとオフ状態となることができる。

また、スイッチ素子Ｍ１は、抵抗Ｒ２と共にスイッチ素子Ｍ２のゲート－ソース間を接続する。このため、スイッチ素子Ｍ２は、電流源２５が正常に動作する間はスイッチ素子Ｍ１によってゲート－ソース間をショートされるので、必ずオフ状態となることができる。一方、電流源２５が端子Ｐ２の不定状態を検知する等してスイッチ素子Ｍ２をオフ状態に切り替えた場合には、抵抗Ｒ２によってゲート－ソース間に電位差を発生させることができ、端子Ｐ５の電圧の低下に応じてオン状態となることができる。したがって、端子Ｐ４及びＰ５間を最終的にショートさせることができ、スイッチ素子Ｍ０の誤動作を抑制することができる。

２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、ノードＮ２と端子Ｐ５との間の電位差を抵抗Ｒ５に依らず決定し得る電圧源ではなく、抵抗Ｒ５との分圧に基づいて決定し得る電圧源が用いられる点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。

２．１ 構成
図３は、第２実施形態に係る半導体装置の構成を説明するための回路図である。図３は、第１実施形態における図１に対応する。

図３に示すように、半導体装置１は、図１において説明したＧＮＤ断線保護回路２０に代えて、ＧＮＤ断線保護回路２０Ａを備える。

ＧＮＤ断線保護回路２０Ａは、スイッチ素子Ｑ１及びダイオードＤ１に代えて、抵抗Ｒ８ａを含む。すなわち、抵抗Ｒ８ａは、ノードＮ２に接続された第１端と、端子Ｐ５に接続された第２端と、を含む。抵抗Ｒ５及びＲ８ａは、各々の抵抗値の比に応じて、ノードＮ２に印加される電圧（分圧）を決定するように構成される。

２．２ 動作
図４は、第２実施形態に係る半導体装置の動作を説明するためのタイミングチャートである。図４は、第１実施形態における図２に対応する。

図４に示すように、時刻Ｔ２に至るまでの動作は、図２と同等であるため、その説明を省略する。

時刻Ｔ２において、例えば、断線の発生によって、スイッチＳＷがオン状態からオフ状態になる。これにより、端子Ｐ２の電圧は、電圧ＧＮＤ１から不定状態となり、端子Ｐ１の電圧によってプルアップされて電圧ＶＤＤになる。このため、昇圧回路１５は、電圧ＶＤＤを昇圧することができなくなり、端子Ｐ４への電圧ＶＯＵＴの出力を停止する。端子Ｐ４の電圧は、一定の電圧ＶＯＵＴに固定される状態から、不定状態に変化する。

端子Ｐ４の電圧が不定状態となったことに伴い、端子Ｐ４は、抵抗Ｒ４を介して、抵抗Ｒ５及びＲ８ａを介して、又はスイッチ素子Ｍ３及び抵抗Ｒ６を介して、端子Ｐ５に向けて徐々に電荷を引き抜かれる。端子Ｐ４の電圧は、電圧ＶＯＵＴから徐々に低下するため、端子Ｐ４と端子Ｐ５との間の電位差が徐々に減少していく。

一方、上述の通り、抵抗Ｒ８ａは、抵抗Ｒ５との抵抗値の比に応じてノードＮ２の電圧を決定する電圧源として動作する。これにより、ノードＮ２の電圧は、端子Ｐ４の電圧が低下することに伴い、徐々に低下する。このため、電位差Ｖ_{Ｐ４－Ｎ２}が徐々に減少していく。

なお、図４には図示していないが、電流源２５は、端子Ｐ２の電圧が不定状態となったことにより、端子Ｐ５に向けて所定の電流の出力を停止する。これにより、スイッチ素子Ｍ１のゲート－ソース間の電位差がなくなり、スイッチ素子Ｍ１がオフ状態となる。このため、スイッチ素子Ｍ２のゲート－ソース間を接続する経路は抵抗Ｒ２を介する経路のみとなる。なお、時刻Ｔ２の時点では、端子Ｐ５は電圧ＶＤＤとなっているため、スイッチ素子Ｍ２は依然としてオフ状態のままである。

時刻Ｔ３において、スイッチ素子Ｍ３の動作状態は、徐々にオフ状態となり、例えば、飽和領域から線形領域に遷移する。これに伴い、電位差Ｖ_{Ｐ４－Ｎ２}の減少が加速すると共に、スイッチ素子Ｍ４のゲート－ソース間に電位差Ｖ_{Ｐ４－Ｎ３}が増加し始める。

以降の動作については、図２と同等であるため、その説明を省略する。

以上のように動作することにより、スイッチＳＷがオフ状態となった後にスイッチ素子Ｍ０を速やかにオフ状態にすることができ、スイッチＳＷがオフ状態となることに起因してスイッチ素子Ｍ０の異常動作する可能性を抑制することができる。

２．３ 本実施形態に係る効果
第２実施形態によれば、スイッチ素子Ｍ３のゲートは、端子Ｐ４に接続された抵抗Ｒ５と、端子Ｐ５に接続された抵抗Ｒ８ａとの間に接続される。これにより、直列接続されたｐｎｐトランジスタとツェナダイオードのように端子Ｐ５とノードＮ２との間の電位差を一定に保ち得る電圧源に代えて、抵抗のように端子Ｐ５とノードＮ２との電位差を抵抗分圧によって決定する電圧源を用いても、第１実施形態と同等の効果を奏することができる。

３．変形例
以上、種々の実施形態について説明したが、第１実施形態及び第２実施形態は、これに限られず、種々の変形が適宜適用可能である。

例えば、第１実施形態及び第２実施形態では、スイッチ素子Ｍ３及びＭ４がｐ型の極性を有する場合について説明したが、これに限られない。より具体的には、例えば、スイッチ素子Ｍ３及びＭ４は、ｎ型の極性を有していてもよい。

３．１ 構成
図５は、変形例に係る半導体装置の構成を説明するための回路図である。図５は、第１実施形態における図１に対応する。

図５に示すように、半導体装置１は、図１において説明したＧＮＤ断線保護回路２０に代えて、ＧＮＤ断線保護回路２０Ｂを備える。

ＧＮＤ断線保護回路２０Ｂは、抵抗Ｒ５，Ｒ６，及びＲ７、スイッチ素子Ｍ３，Ｍ４，及びＱ１、並びにダイオードＤ１に代えて、抵抗Ｒ５ｂ，Ｒ６ｂ，及びＲ７ｂ、スイッチ素子Ｍ３ｂ，Ｍ４ｂ，及びＱ１ｂ、並びにダイオードＤ１ｂを含む。スイッチ素子Ｍ３ｂ及びＭ４ｂは、例えば、ｎ型の極性を有するＭＯＳトランジスタを含む。スイッチ素子Ｑ１ｂは、例えば、ｐｎｐトランジスタを含む。ダイオードＤ１ｂは、例えば、ツェナダイオードを含む。

スイッチ素子Ｑ１ｂ、ダイオードＤ１ｂ、及び抵抗Ｒ５ｂは、端子Ｐ４と端子Ｐ５との間を、スイッチ素子Ｍ２及び抵抗Ｒ４に対して並列に接続する。

スイッチ素子Ｑ１ｂは、端子Ｐ４に接続された第１端（エミッタ端）と、ダイオードＤ１ｂの出力端に接続された第２端（ベース端）及び第３端（コレクタ端）と、を含む。ダイオードＤ１ｂは、ノードＮ２ｂに接続された入力端を含む。スイッチ素子Ｑ１ｂ及びダイオードＤ１ｂは、端子Ｐ４とノードＮ２ｂとの間の電位差を所定の値に保つ定電圧源としての機能を有する。

抵抗Ｒ５ｂは、ノードＮ２ｂに接続された第１端と、端子Ｐ５に接続された第２端と、を含む。

抵抗Ｒ６ｂ及びスイッチ素子Ｍ３ｂは、端子Ｐ４と端子Ｐ５との間を、スイッチ素子Ｍ２及び抵抗Ｒ４に対して並列に接続する。

抵抗Ｒ６ｂは、端子Ｐ４に接続された第１端と、ノードＮ３ｂに接続された第２端と、を含む。スイッチ素子Ｍ３ｂは、ノードＮ３ｂに接続された第１端（ドレイン端）と、端子Ｐ５に接続された第２端（ソース端）と、ノードＮ２ｂに接続されたゲートと、を含む。

抵抗Ｒ７ｂ及びスイッチ素子Ｍ４ｂは、端子Ｐ４と端子Ｐ５との間を、スイッチ素子Ｍ２及び抵抗Ｒ４に対して並列に接続する。

抵抗Ｒ７ｂは、端子Ｐ４に接続された第１端と、スイッチ素子Ｍ４ｂの第１端（ドレイン端）に接続された第２端と、を含む。スイッチ素子Ｍ４ｂは、端子Ｐ５に接続された第２端（ソース端）と、ノードＮ３ｂに接続されたゲートと、を含む。すなわち、抵抗Ｒ７ｂ及びスイッチ素子Ｍ３ｂは、端子Ｐ４と端子Ｐ５との間を直列に接続する。

抵抗Ｒ７ｂは、抵抗Ｒ４，Ｒ５ｂ，及びＲ６ｂよりも低い抵抗値を有する。また、抵抗Ｒ７ｂは、端子Ｐ４と端子Ｐ５との間を結ぶ経路のうち、抵抗Ｒ４を介する経路の抵抗値と、抵抗Ｒ５ｂを介する経路の抵抗値と、抵抗Ｒ６ｂを介する経路の抵抗値と、の合成抵抗よりも低い抵抗値を有し得る。

以上のように構成することにより、スイッチ素子Ｑ１ｂ、ダイオードＤ１ｂ、抵抗Ｒ５ｂ、抵抗Ｒ６ｂ、及びスイッチ素子Ｍ３ｂは、端子Ｐ４の電圧が不定状態となった場合に、スイッチ素子Ｍ４ｂをオフ状態からオン状態に切り替えるように構成されたスイッチ素子制御回路として機能することができる。また、スイッチ素子Ｍ４ｂがオン状態における抵抗Ｒ７ｂを介する経路は、スイッチ素子Ｍ２がオン状態におけるスイッチ素子Ｍ２を介する経路を除いて、端子Ｐ４と端子Ｐ５との間を並列に接続する他の経路よりも低抵抗な経路となる。

３．２ 動作
図６は、変形例に係る半導体装置における動作を説明するためのタイミングチャートである。図６は、第１実施形態における図２に対応する。

図６に示すように、時刻Ｔ１において、端子Ｐ３に電圧ＶＩＮが印加される。これにより、昇圧回路１５は、端子Ｐ１から供給される電圧ＶＤＤと、端子Ｐ２から供給される電圧ＧＮＤ１とに基づき、端子Ｐ４に電圧ＶＯＵＴ（＞｜ＶＤＤ－ＧＮＤ１｜）を出力する。これに伴い、スイッチ素子Ｍ０はオン状態となり、負荷Ｒ０への電圧ＶＤＤの供給が開始する（つまり、端子Ｐ５の電圧は、電圧ＶＤＤまで上昇する）。

ノードＮ２ｂの電圧は、端子Ｐ４の電圧に対して、スイッチ素子Ｑ１ｂ及びダイオードＤ１ｂの特性によって決定される所定の値まで低下する。これにより、スイッチ素子Ｍ３ｂのゲート－ソースの間に電位差（図６では、「Ｍ３ｂのＶ_ＧＳ」又は「Ｖ_{Ｎ２ｂ－Ｐ５}」と記載）が発生する。電位差Ｖ_{Ｎ２ｂ－Ｐ５}は、スイッチ素子Ｍ３ｂの閾値電圧Ｖｔｈを上回るため、スイッチ素子Ｍ３ｂがオン状態となり、端子Ｐ４と端子Ｐ５との間が抵抗Ｒ６ｂを介して電気的に接続される。

ノードＮ３ｂの電圧は、スイッチ素子Ｍ３ｂがオン状態となることによって電圧ＶＤＤとなる。このため、スイッチ素子Ｍ４ｂのゲート－ソース間には有意な電位差（図６では、「Ｍ４ｂのＶ_ＧＳ」又は「Ｖ_{Ｎ３ｂ－Ｐ５}」と記載）が発生しない。電位差Ｖ_{Ｎ３ｂ－Ｐ５}は、スイッチ素子Ｍ４ｂの閾値電圧Ｖｔｈを下回るため、スイッチ素子Ｍ４ｂがオフ状態となる。

なお、図６には図示していないが、電流源２５は、端子Ｐ５に向けて所定の電流を出力する。これにより、スイッチ素子Ｍ１のゲート－ソース間に電位差が発生し、スイッチ素子Ｍ１がオン状態となる。このため、スイッチ素子Ｍ１を介してスイッチ素子Ｍ２のゲート－ソース間が電気的に接続され、スイッチ素子Ｍ２がオフ状態となる。

続いて、時刻Ｔ２において、例えば、断線の発生によって、スイッチＳＷがオン状態からオフ状態になる。これにより、端子Ｐ２の電圧は、電圧ＧＮＤ１から不定状態となる。図６の例では、端子Ｐ２は、端子Ｐ１の電圧によってプルアップされ、電圧ＶＤＤになる。このため、昇圧回路１５は、電圧ＶＤＤを昇圧することができなくなり、端子Ｐ４への電圧ＶＯＵＴの出力を停止する。端子Ｐ４の電圧は、一定の電圧ＶＯＵＴに固定される状態から、不定状態に変化する。

端子Ｐ４の電圧が不定状態となったことに伴い、端子Ｐ４は、抵抗Ｒ４を介して、スイッチ素子Ｑ１ｂ、ダイオードＤ１ｂ、及び抵抗Ｒ５ｂを介して、又は抵抗Ｒ６ｂ及びスイッチ素子Ｍ３ｂを介して、端子Ｐ５に向けて徐々に電荷を引き抜かれる。端子Ｐ４の電圧は、電圧ＶＯＵＴから徐々に低下するため、端子Ｐ４と端子Ｐ５との間の電位差が徐々に減少していく。

一方、上述の通り、スイッチ素子Ｑ１ｂ及びダイオードＤ１ｂは電圧源として動作するため、ノードＮ２ｂの電圧は、端子Ｐ４の電圧の低下に伴い徐々に低下していく。このため、電位差Ｖ_{Ｎ２ｂ－Ｐ５}が徐々に減少する。

なお、図２には図示していないが、電流源２５は、端子Ｐ２の電圧が不定状態となったことにより、端子Ｐ５に向けて所定の電流の出力を停止する。これにより、スイッチ素子Ｍ１のゲート－ソース間の電位差がなくなり、スイッチ素子Ｍ１がオフ状態となる。このため、スイッチ素子Ｍ２のゲート－ソース間を接続する経路は抵抗Ｒ２を介する経路のみとなる。なお、時刻Ｔ２の時点では、端子Ｐ５の電圧は電圧ＶＤＤとなっているため、スイッチ素子Ｍ２は依然としてオフ状態のままである。

時刻Ｔ３において、スイッチ素子Ｍ３ｂの動作状態は、徐々にオフ状態となり、例えば、飽和領域から線形領域に遷移する。これに伴い、電位差Ｖ_{Ｎ２ｂ－Ｐ５}の減少が加速すると共に、スイッチ素子Ｍ４ｂのゲート－ソース間に電位差Ｖ_{Ｎ３ｂ－Ｐ５}が増加し始める。

時刻Ｔ４において、電位差Ｖ_{Ｎ２ｂ－Ｐ５}がスイッチ素子Ｍ３ｂの閾値電圧Ｖｔｈよりも小さくなり、スイッチ素子Ｍ３ｂがオフ状態となる。これに伴い、ノードＮ３ｂは端子Ｐ４から電気的に切断され、電位差Ｖ_{Ｎ３ｂ－Ｐ５}がスイッチ素子Ｍ４ｂの閾値電圧Ｖｔｈよりも大きくなる。これにより、スイッチ素子Ｍ４ｂがオン状態となり、端子Ｐ４と端子Ｐ５との間を、抵抗Ｒ７ｂを介して電気的に接続する経路が形成される。

ここで、抵抗Ｒ７ｂの抵抗値は、抵抗Ｒ４の抵抗値よりも小さい。すなわち、抵抗Ｒ７ｂを介する経路は、抵抗Ｒ４を介する経路よりも、端子Ｐ４から端子Ｐ５に向けて電荷を引き抜く力が大きい。このため、時刻Ｔ４以降における端子Ｐ４の電圧降下速度は、時刻Ｔ２から時刻Ｔ４までの期間よりも早くなる。

端子Ｐ４の電圧が低下することによりスイッチ素子Ｍ０の動作状態は、徐々にオフ状態となり、例えば、飽和領域から線形領域に遷移する。これに伴い、端子Ｐ５の電圧が電圧ＶＤＤから低下し始める。これにより、端子Ｐ１と端子Ｐ５との間に電位差が発生し、ノードＮ１には、抵抗Ｒ１及びＲ２によって決定される分圧が印加される。これにより、スイッチ素子Ｍ２のゲート－ソースの間に電位差（図２では、「Ｍ２のＶ_ＧＳ」又は「Ｖ_{Ｎ１－Ｐ５}」と記載）が発生する。

時刻Ｔ５において、電位差Ｖ_{Ｎ１－Ｐ５}がスイッチ素子Ｍ２の閾値電圧Ｖｔｈよりも大きくなり、スイッチ素子Ｍ２がオン状態となる。これに伴い、端子Ｐ４及びＰ５は、スイッチ素子Ｍ２を介して電気的に接続され、端子Ｐ４と端子Ｐ５との間が実質的にショートする。これにより、端子Ｐ４の電荷が端子Ｐ５に向けて急速に引き抜かれ、時刻Ｔ６においてスイッチ素子Ｍ０が完全にオフ状態となる。

以上のように動作することにより、スイッチＳＷがオフ状態となった後にスイッチ素子Ｍ０を速やかにオフ状態にすることができ、スイッチＳＷがオフ状態となることに起因してスイッチ素子Ｍ０の異常動作する可能性を抑制することができる。

３．３ 本変形例に係る効果
本変形例によれば、スイッチ素子Ｍ３ｂはｎ型の極性を有し、ノードＮ２ｂに接続されたゲートを含む。抵抗Ｒ５ｂは、端子Ｐ４とノードＮ２ｂとの間を接続し、スイッチ素子Ｑ１ｂ及びダイオードＤ１ｂは、端子Ｐ５とノードＮ２ｂとの間を接続する。これにより、スイッチ素子Ｍ３ｂがｎ型の極性を有する場合においても、端子Ｐ４の電圧が電圧ＶＯＵＴから不定状態に変化したことに応じて、スイッチ素子Ｍ２がオン状態に切り替わる前に、スイッチ素子Ｍ３ｂをオン状態からオフ状態に切り替えることができる。

また、スイッチ素子Ｍ４ｂはｎ型の極性を有し、抵抗Ｒ７ｂは、端子Ｐ４とスイッチ素子Ｍ４ｂとの間を接続する。これにより、スイッチ素子Ｍ４ｂは、スイッチ素子Ｍ３ｂがオン状態の間はオフ状態となり、スイッチ素子Ｍ３ｂがオフ状態に切り替わることに応じてオン状態に切り替わる。このため、スイッチ素子Ｍ２がオン状態に切り替わる前に抵抗Ｒ７ｂを介して端子Ｐ４と端子Ｐ５との間を接続する経路を形成することができる。

また、抵抗Ｒ７ｂは、抵抗Ｒ４ｂよりも小さい抵抗値を有する。このため、スイッチ素子Ｍ２がオン状態に切り替わるまでにスイッチ素子Ｍ４ｂがオン状態に切り替わることにより、端子Ｐ４の電圧をより早く低下させることができる。

３．４ その他
また、第１実施形態及び第２実施形態では、スイッチ素子Ｍ１のゲートに電流源２５の出力端が接続される場合について説明したが、これに限られない。例えば、電流源２５に代えて、端子Ｐ１に電圧ＶＤＤが供給され、かつ端子Ｐ２に電圧ＧＮＤ１が供給されている場合にはスイッチ素子Ｍ１をオン状態にし、端子Ｐ１及びＰ２のいずれかに供給される電圧が不定状態となった場合にはスイッチ素子Ｍ１をオフ状態にし得る信号を出力可能に構成された任意のスイッチ素子制御回路が適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体装置、１０…制御回路、１５…昇圧回路、２０…ＧＮＤ断線保護回路、２５…電流源。

Claims (7)

1. 外部負荷に接続される外部スイッチ素子が備えるゲートへ接続されるゲート端子と、
   前記外部負荷に接続される前記外部スイッチ素子が備えるソースへ接続されるソース端子と、
   前記ゲート端子に第１電圧を印加可能に構成された昇圧回路と、
   前記ゲート端子と前記ソース端子との間を並列に接続する第１スイッチ素子、第１抵抗、及び第２抵抗と、
   前記ゲート端子と前記ソース端子との間を前記第２抵抗と直列に接続する第２スイッチ素子と、
   前記昇圧回路から前記ゲート端子に印加される電圧が前記第１電圧から不定状態となることに応じて、前記第２スイッチ素子をオン状態に切り替えた後に前記第１スイッチ素子をオン状態に切り替えるように構成されたスイッチ素子制御回路と、
   を備え、
   前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値より小さく、
   前記スイッチ素子制御回路は、
   各々が前記ゲート端子と前記ソース端子との間を前記第１スイッチ素子及び前記第２スイッチ素子に対して並列に接続する第３スイッチ素子及び電圧源と、
   前記ゲート端子と前記ソース端子との間を前記第３スイッチ素子と直列に接続する第３抵抗と、
   前記ゲート端子と前記ソース端子との間を前記電圧源と直列に接続する第４抵抗と、
   を含み、
   前記第２スイッチ素子は、前記第３スイッチ素子と前記第３抵抗との間に接続されたゲートを含み、
   前記第３スイッチ素子は、前記電圧源と前記第４抵抗との間に接続されたゲートを含む、
   半導体装置。
2. 前記第２抵抗の抵抗値は、前記第３抵抗の抵抗値及び前記第４抵抗の抵抗値よりも小さい、
   請求項１記載の半導体装置。
3. 前記電圧源は、抵抗を含む、
   請求項１記載の半導体装置。
4. 前記電圧源は、直列に接続されたダイオード及びトランジスタを含む、
   請求項１記載の半導体装置。
5. 前記昇圧回路は、電源端子に供給される第２電圧、及び接地端子に供給される第３電圧に基づいて前記ゲート端子に前記第１電圧を印加するように構成され、
   前記昇圧回路から前記ゲート端子に印加される電圧は、前記接地端子の電圧が前記第３電圧から不定状態となることに応じて、前記第１電圧から不定状態となる、
   請求項１記載の半導体装置。
6. 前記第２電圧は、前記第１電圧より小さく、
   前記第３電圧は、前記第１電圧より小さい、
   請求項５記載の半導体装置。
7. 前記スイッチ素子制御回路は、
   前記電源端子と前記ソース端子との間を直列に接続する第５抵抗及び第６抵抗と、
   前記第５抵抗と前記ソース端子との間を前記第６抵抗と並列に接続する第４スイッチ素子と、
   前記第２電圧及び前記第３電圧に基づいて前記第４スイッチ素子をオン状態にし、前記接地端子の電圧が前記第３電圧から前記不定状態になることに応じて前記第４スイッチ素子をオフ状態に切り替えるように構成された電流源と、
   を更に含む、
   請求項５記載の半導体装置。

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