JP2892815B2

JP2892815B2 - Ｉｇｂｔの駆動回路

Info

Publication number: JP2892815B2
Application number: JP2295512A
Authority: JP
Inventors: 直樹櫻井; 森　　睦宏; 英樹宮崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-02
Filing date: 1990-11-02
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH04172962A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電力変換装置のスイッチング素子として使
用されるIGBT（Insulatcd Gate Bipolar Transistor）
の駆動回路に係り、特に、集積回路化が容易なIGBTの駆
動回路に関する。

［従来の技術］一般に、IGBTは、低損失で、かつ高速なスイッチング
動作が可能であり、また、電圧制御型素子のため駆動が
容易であるという特長をもつ素子である。

しかし、IGBTは、そのコレクタ電流が所定の値を越え
ると寄生サイリスタが動作し、ゲートで電流を制御する
ことができなくなるいわゆるラッチアップ現象が起こ
る。ラッチアップが起こると素子が破壊されるので、通
常、IGBTは、ラッチアップする電流以下で使用する必要
がある。

従って、通常使用される電流以上の過電流が流れた場
合、これを検知してIGBTをターンオフさせる必要がある
が、IGBTは、ターンオフする場合、高速にターンオフす
るほどラッチアップし易い。また、高速にターンオフさ
せる場合、di/dtが大きいため、配線のインダクタンス
Ｌで発生するはね上り電圧Ldi/dtも大きくなる。従っ
て、IGBTは、ゆるやかにターンオフするほどラッチアッ
プする電流が大きく、また、はね上り電圧も小さいが、
ターンオフ時の損失が増加する。

このため、IGBTは、通常の電流範囲では高速にターン
オフさせ、過電流時には、ゆっくりターンオフさせる必
要がある。

以下、このような要求を満たすことのできる従来技術
を図面により説明する。

第６図は従来技術によるIGBTの駆動回路の構成を示す
ブロック図である。第６図において、１はIGBT、30a、3
0bは抵抗、32a〜32cはトランジスタ、33は電源、40は過
電流検出回路である。

図示回路において、いま、IGBT1がオン状態にあり、
電源33からの電流を図示しない負荷に供給しているもの
とする。

この状態で、過電流検出回路40が、過電流が流れたこ
とを検出すると、その出力は、トランジスタ32cのゲー
トに与えられると共に、図示していない制御回路にも与
えられる。

その結果、端子Ｔには、前記制御回路からターンオフ
指令が与えられるが、トランジスタ32cが、過電流検出
回路40のからの信号によりオンとなるため、トランジス
タ32bはオンすることができず、電源33を含むIGBTのオ
フゲート回路には抵抗30bのみが挿入されることにな
る。これにより、IGBT1は、抵抗30bの値による比較的大
きな抵抗値で定まるゆっくりとした速度でターンオフ制
御される。

一方、通常のターンオフは、トランジスタ32cがオフ
となっているため、抵抗30aと30bとの並列抵抗値で定ま
る比較的小さな抵抗値により高速に行われる。

なお、この種のIGBTの駆動回路に関する従来技術とし
て、例えば、特開昭63−95730号公報、特開昭59−10356
7号公報、特開昭61−147736号公報、特開昭61−185064
号公報等に記載された技術が知られている。

［発明が解決しようとする課題］前記従来技術は、過電流時におけるIGBTのターンオフ
の速さが、IGBTのゲート容量と抵抗30bの積で求まる時
定数により決まってしまうものであった。従って、前記
従来技術は、IGBTのチップ面積が変わると抵抗30bの大
きさも変えなければならず、そのため、抵抗30bをICに
組み込むことができず駆動回路の集積回路化が難しいと
いう問題点を有している。

また、前記従来技術は、ノイズに対する配慮がなされ
ておらず、ノイズにより誤動作するという問題点を有し
ている。

本発明の目的は、前記従来技術の問題点を解決し、集
積回路化が容易で、ノイズにより誤動作を生じることの
ない、信頼性の高いIGBTの駆動回路を提供することにあ
る。

［課題を解決するための手段］本発明によれば前記目的は、過電流を検出して信号を
発生する過電流検出回路と、複数のゲート信号発生回路
と、IGBTのゲートと接地との間に接続され、前記ゲート
信号発生回路により制御される複数のスイッチ素子とを
備え、前記過電流検出回路がIGBTの過電流を検出したと
き、前記複数のゲート信号発生回路が、前記過電流検出
回路からの信号が所定時間以上続いたとき、順次ゲート
信号を発生し、対応するスイッチ素子を制御するように
することにより達成される。

［作用］ IGBTに過電流が流れた場合、ゲート電圧は、通常の動
作時にIGBTをオン、オフさせるスイッチ素子と過電流検
出時に順次制御される複数のスイッチ素子の電圧分担比
で決まる電圧により、階段上に順次減少し、最後に零に
制御される。

このため、本発明によれば、ゲート電圧が急激に変化
しないため、IGBTがラッチアップすることを防止するこ
とができ、大きな電流まで遮断することができる。ま
た、ゲート電圧は、スイッチ素子の電圧分担比で決まる
ため、IGBTの大きさが変わってもゲート電圧の時間変化
を一定とすることができる。

また、本発明は、前述より、外付け抵抗を不要とする
ことができるので、回路全体を容易に集積回路化するこ
とができる。

さらに、本発明は、過電流がある一定期間以上続いた
ときにのみ、複数のゲート信号発生回路が順次動作して
IGBTのオフ制御を行うため、ノイズによるごく短い間の
過電流に反応することがなく、ノイズにより誤動作をす
ることがない。

［実施例］以下、本発明によるIGBTの駆動回路の実施例を図面に
より詳細に説明する。

第１図は本発明の第１の実施例の構成を示すブロック
図、第２図は動作を説明する波形図、第３図は第１の実
施例の詳細な回路図である。第１図、第３図において、
２、５、６はゲート信号発生回路、４は過電流検出回
路、７、8a、8bはスイッチ素子、14はフリップフロッ
プ、15はリセット回路であり、他の符号は第６図の場合
と同一である。

第１図に示す本発明の第１の実施例は、IGBT1のエミ
ッタ電流を測定して過電流を検出する過電流検出回路４
と、過電流検出回路４からの信号を受けてスイッチ素子
8bを駆動するゲート信号発生回路５と、ゲート信号発生
回路５からの信号をある一定期間保持するゲート信号発
生回路６と、正常時にIGBT1をオン、オフ制御するゲー
ト信号発生回路２と、ゲート信号発生回路６あるいはゲ
ート信号発生回路２からの信号を受けて動作するスイッ
チ素子７及びスイッチ素子8aとを備えて構成されてい
る。

前述のように構成される本発明の第１の実施例は、次
のように動作する。

IGBT1は、正常動作時、ゲート発生回路２により駆動
される。すなわち、IGBT1をオン駆動する場合、ゲート
信号発生回路２は、その出力信号G1によりスイッチ素子
７をオン、スイッチ素子8aをオフに制御する。これによ
り、電源３の電圧がスイッチ素子７を介してゲートに加
えられIGBT1はオンとなる。

また、ゲート信号発生回路２により、スイッチ素子７
がオフ、スイッチ素子8aがオンに制御されると、IGBT1
のゲートがスイッチ素子8aを介してアースに短絡され、
IGBT1はオフに制御される。

IGBT1がオン状態のとき、過電流検出回路４が過電流
を検出すると、その検出信号がゲート信号発生回路５に
伝えられる。ゲート信号発生回路５は、過電流検出回路
４からの信号がある一定期間以上続いた場合、ゲート信
号G2によりスイッチ素子8bをオンとする。このため、IG
BT1のゲートは、スイッチ素子７とスイッチ素子8bとの
オン抵抗比による電圧分担比で決まるゲート電圧とな
る。

また、ゲート信号発生回路５は、ゲート信号発生回路
６に信号を伝える。ゲート信号発生回路６は、ある一定
期間、ゲート信号発生回路５からの信号を保持し、その
後、ゲート信号G1を出力してスイッチ素子７をオフ、ス
イッチ素子8aをオンとし、IGBT1に印加するゲート信号
を零にする。

前述したように、第１図の回路は、２段階に分けてIG
BT1のゲート電圧を降下させるため、電流の変化率di/dt
を小さくすることができ、IGBT1をラッチアップさせる
ことがない。また、図示回路は、過電流時のIGBT1のタ
ーンオフのためのIGBT1のゲート電圧を、スイッチ素子
７と8bとの電圧分担比で決めているため、IGBTが変わっ
ても、ゲートに加わる電圧の変化が変らず、そのため、
外付け部品による調整の必要がないため、集積回路化し
やすいという特長を有する。さらに、図示回路は、ある
一定期間以上過電流が流れなければ、IGBT1に対するタ
ーンオフ制御を行わないので、ノイズによる過電流が発
生したときに、IGBT1をターンオフしてしまうという誤
動作を防止することができる。

前述した第１図に示す回路の動作における、ゲート信
号発生回路６が発生するゲート信号G1と、ゲート信号発
生回路５が発生するゲート信号G2と、ゲート信号発生回
路２が発生するゲート信号G3と、これらのゲート信号に
よりIGBT1のゲートに加わる電圧のタイミング関係を含
む電圧波形が第２図に示されている。

いま、通常のターンオフ制御により、ゲート信号発生
回路２がゲート信号G3を発し、スイッチ素子７がオン、
スイッチ素子8aがオフに制御されると、IGBT1のゲート
には、電源３の電圧V2がが印加され、IGBT1はオンとな
る。

そして、その瞬間からIGBT1に過電流が流れ、過電流
状態がt₁時間以上続くと、ゲート信号発生回路５の出力
であるゲート信号G2が“High"状態となり、スイッチ素
子8bをオンとするので、IGBT1のゲートの印加電圧は、
スイッチ素子７とスイッチ素子8bの抵抗比による電圧比
で決まるゲート電圧V1に変化する。続いて、t₂時間後、
ゲート信号発生回路６の出力G1が“High"状態になり、
スイッチ素子７がオフ、8aがオンとなるので、ゲート電
圧が零になる。これにより、IGBT1はオフ状態となる。

なお、前述の時間t2は、t1より長ければよく、IGBT1
のターンオフ時の損失の面から、できるだけ短い方が望
ましい。

前述した本発明の第１の実施例の詳細な回路構成が第
３図に示されており、この例は、スイッチ素子としてMO
SFETを用いている。

第３図において、過電流検出回路４の検出信号を受け
るゲート信号発生回路５は、NAND回路13a、RSフリップ
フロップ14、リセット回路15、NOT回路10a、10b、10e、
及び、抵抗11a、容量12aによる時定数回路により構成さ
れている。

過電流検出回路４の検出信号は、２つに分岐され、１
つがNAND回路13aに直接接続され、もう１つは、NOT回路
10a、抵抗11a、容量12a、NOT回路10bを通じてNAND回路1
3aのもう一方の端子に接続されている。このNAND回路13
aの出力は、RSフリップフロップ14のセット端子に接続
されされており、RSフリップフロップ14のリセット端子
には、リセット回路15が接続されている。

RSフリップフロップ14のＱ端子からの出力信号は、２
つに分岐され、その一方がスイッチ素子8bを構成するｎ
型MOSFET16aのゲート端子に接続されている。ｎ型MOSFE
T16aのドレインは、IGBT1のゲート端子に、またソース
端子は、接地されている。

また、Ｑ端子からの出力信号のもう一方は、NAND回路
13b、NOT10c、10d、抵抗11bと容量12bにより構成される
ゲート信号発生回路６に与えられる。

この信号は、さらに２つに分岐され、その一方がNAND
回路13bの一方の端子に接続され、もう一方がNOT回路10
c、抵抗11b、容量12bを通じてNAND回路13bのもう一方の
端子に接続されている。

NAND回路13bの出力は、NOT回路10dに接続され、OR回
路18を通してスイッチ素子７、8aを構成するｐ型NOSFET
15及びｎ型NOSFET16bのゲートに接続されている。ま
た、正常時にIGBTを駆動するゲート信号発生回路２は、
OR回路18を通じてｐ型MOSFET15及びｎ型MOSFET16bのゲ
ートに接続されている。

前述のｐ型MOSFET15のソースは、電源３に接続され、
ドレインはIGBT1のゲートに接続されており、ｎ型MOSFE
T16bのドレインは、IGBT1のゲートに接続され、ソース
は接地されている。

第３図に示す回路において、正常状態では、過電流検
出回路からの出力が“High"状態であり、MOSFET16aは、
オフ状態にある。IGBT1のエミッタに過電流が流れる
と、過電流検出回路４からの信号が“Low"状態になり、
この過電流状態が、抵抗11aと容量12aとにより定まる時
間を越えると、NAND13aの出力が“High"状態になり、さ
らに、RSフリップフロップ14のＱ出力が“High"状態と
なって、ｎ型MOSFET16aがオンとなり、IGBT1ゲート電圧
は、ｐ型MOSFET15とｎ型MOSFET16aのオン抵抗比によ
り、電源３の電圧を分圧した電圧になる。

その後、さらに、抵抗11bと容量12bとで決まる時間を
越えると、NAND回路13bの出力が“Low"状態となり、NOT
回路10dを介して“High"状態になった信号が、ｐ型MOSF
ET15をオフに、ｎ型MOSFET16bをオンに制御し、これに
より、IGBT1のゲート電圧が零になり、IGBT1は、ゆっく
りとターンオフされることになる。

第４図（ａ）は本発明の第２の実施例を構成を示すブ
ロック図、第４図（ｂ）はゲート回路の構成を示す回路
図、第４図（ｃ）は動作を説明する波形図である。第４
図（ａ）、第４図（ｂ）において、51〜5nはゲート回
路、161〜16nはｎ型MOSFETであり、他の符号は第１図、
第３図の場合と同一である。

本発明の第２の実施例は、IGBT1が過電流状態になっ
た場合のターンオフ制御において、ゲート電圧を多段階
に制御するようにしたもので、前述した本発明の第１の
実施例に比較して、さらにdi/dtを小さくすることがで
きるものであり、IGBT1のゲートと接地との間に備えら
れた多数のスイッチ素子としてのｎ型MOSFET161〜16n
と、これらを制御するゲート回路51〜5nとを備えて構成
されている。

すなわち、第４図（ａ）に示す本発明の第２の実施例
において、過電流検出回路４の過電流検出出力は、ゲー
ト回路51に入力される。ゲート回路51の出力は、２つに
分岐され、一方がｎ型MOSFET161のゲートに接続され、
もう一方がNOT回路91を通してゲート回路52に接続され
る。同様に、ゲート回路52の出力は、２つに分岐され、
一方がｎ型MOSFET162のゲートに接続され、もう一方がN
OT回路92を通してゲート回路53に接続される。

以下同様に、ｎ個ゲート回路が前述と同様な接続関係
をもって設けられ、最終段のゲート回路5nの出力は、２
つに分岐され、一方がｎ型MOSFET16nのゲートに入力さ
れる。もう一方は、さらに２つに分岐され、その一方が
NAND回路140に接続され、もう一方がNOT回路100、抵抗1
20、容量130を通してNAND回路140のもう一方の端子に接
続される。

NAND回路140の出力は、NOT回路101、OR回路150を通し
てｐ型MOSFET15及びｎ型MOSFET16bのゲートに接続され
る。

また、正常動作時にIGBT1をオン、オフするゲート信
号発生回路２は、OR回路150を通じてMOSFET15及びｎ型
のMOSFET16bのゲートに接続されている。

ｎ型MOSFET161〜16n及び16bのドレインは、IGBT1のゲ
ートに接続され、ソースは接地されている。ｐ型MOSFET
15のソースは電源３の高圧側に、また、ドレインはIGBT
1のゲートに接続されている。

各ゲート回路51〜5nは、第４図（ｂ）に示すように構
成されている。

すなわち、その入力は２つに分岐され、一方がNAND回
路141に直接入力され、もう一方がNOT回路160a、抵抗12
1、容量131、NOT回路10bを通してNAND回路141に入力さ
れている。そして、NAND回路141の出力は、RSフリップ
フロップ14のセット端子に接続され、フリップフロップ
14のリセット端子にはリセット回路15が接続されてい
る。

このように構成される各ゲート回路は、入力信号が加
えられた後、抵抗121と容量131とで決まる所定時間後
に、出力信号を“High"とするものである。

前述したように構成される本発明の第２の実施例は、
次のよう動作するが、以下、その動作を第４図（ｃ）に
示す波形図を参照して説明する。

第４図（ａ）に示す本発明の第２の実施例において、
IGBT1のエミッタに過電流が流れると、過電流検出回路
４は、これを検出してその出力を“Low"状態とする。ゲ
ート回路51は、この過電流が時間t1続くと、ゲート信号
G1の出力を“High"とする。さらに、このゲート信号G1
を受けたゲート回路52は、時間t2後にその出力であるゲ
ート信号G2を“High"状態とする。以下、ｎ段のゲート
回路5nまで、順次その出力が“High"状態に制御され
る。そして、ゲート回路5nの出力が“High"状態になっ
た後、時間to後に、NOT回路101の出力Goが“High"状態
になる。

いま、IGBT1をターンオフさせるため、ゲート信号発
生回路２は、その出力であるゲート信号Ｇを“Low"状態
とし、ｐ型MOSFET15をオン、ｎ型MOSFET16bをオフに制
御し、IGBT1をオンとする。そして、この瞬間からIGBT
に過電流が流れたとする。

この場合、過電流検出回路４は、直ちに検出信号をゲ
ート回路51に与えるので、時間t1の後ゲート回路51の出
力であるゲート信号G1が“High"状態になり、ｎ型MOSFE
T161がオンとなり、IGBT1のゲート電圧は、ｐ型MOSFET1
5とｎ型MOSFET161のオン抵抗比による電圧分担比で決ま
る電圧V₁に降下する。次に、時間t₂の後、ゲート回路52
の出力ゲート信号G2が“High"状態となり、ｎ型MOSFET1
62がオンとなり、IGBT1のゲート電圧は、ｐ型MOSFET15
のオン抵抗と、ｎ型MOSFET161、162の並列回路のオン抵
抗の比による電圧分担比で決まる電圧V₂に下降する。

以下、ゲート回路の出力が“High"状態になる毎に、I
GBT1のゲート電圧は降下し、ゲート回路5nの出力Gnが
“High"状態になった後、時間t₀の後にｐ型MOSFET15が
オフ、ｎ型MOSFET16bがオンに制御され、IGBT1のゲート
電圧は零になる。

前述した本発明の第２の実施例は、本発明の第１の実
施例に比較して、ゲート電圧の降下の回数が多いため、
IGBT1の電流変化率di/dtを小さくすることができ、この
ため、IGBT1がラッチアップすることがなく、また、は
ね上り電圧も小さいという特長をもつ。

前述した本発明の第１及び第２の実施例は、スイッチ
素子として、MOSFETを使用するとしたが、本発明は、ス
イッチ素子として、バイポーラトランジスタ、MOSFETと
抵抗との直列回路等を使用することもできる。

また、ゲート信号発生回路およびゲート回路に含まれ
るフリップフロップは、過電流発生後のターンオフの
後、リセット回路によりリセットされる。

第５図（ａ）は本発明の応用例を示す第３の実施例の
ブロック図、第５図（ｂ）はダイオードとIGBTに流れる
電流の波形を示す図である。この本発明の第３の実施例
は、本発明をインバータ回路に適用したものである。第
５図（ａ）において、20a〜20dはIGBT、21a〜21dはダイ
オード、22a〜22dはゲート駆動回路である。

図示本発明の第３の実施例において、いま、IGBT20b
がオンで、他のIGBT20a、20c、20dがオフ状態にあり、
電流がIGBT20b、ダイオード21aを流れている状態で、IG
BT20cがオン状態になった場合を考える。

このとき、IGBT20cには、ダイオード21aの逆回復時間
trrの間、定常状態より大きい電流が流れる。このた
め、通常、インバータ回路は、この間にノイズが加わる
と誤動作し易いが、本発明を適用した第３の実施例は、
ゲート駆動回路を、ダイオードの逆回復時間以上過電流
が流れたときにのみ、前述した保護機能を動作させるよ
うにしているので、ノイズによる誤動作を防止すること
ができる。

［発明の効果］以上説明したように本発明によれば、IGBTのゲート電
圧を、スイッチ素子の電圧分担比で決めることができる
ので、IGBTが変わっても、ゲート電圧の時間変化が変わ
らず、そのため外付け部品による調整の必要をなくすこ
とができる。

このため、本発明によるIGBTの駆動回路は、集積回路
化しやすいという効果を持つと共に、ある一定時間以上
過電流が流れなければ、保護機能が動作しないので、ノ
イズによる誤動作を生じないという特長をもつ。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック
図、第２図は動作を説明する波形図、第３図は第１の実
施例の詳細な回路図、第４図（ａ）は本発明の第２の実
施例の構成を示すブロック図、第４図（ｂ）はゲート回
路の構成を示す回路図、第４図（ｃ）は動作を説明する
波形図、第５図（ａ）は本発明の応用例を示す第３の実
施例のブロック図、第５図（ｂ）はダイオードとIGBTに
流れる電流の波形を示す図、第６図は従来技術によるIG
BTの駆動回路の構成を示すブロック図である。１……IGBT、２、５、６……ゲート信号発生回路、４…
…過電流検出回路、７、8a、8b……スイッチ素子、14…
…フリップフロップ、15……リセット回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−50518（ＪＰ，Ａ) 特開昭63−105521（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H02M 1/00,1/08 H03K 17/56,17/04

Claims

(57)【特許請求の範囲】

【請求項１】過電流を検出してIGBTをターンオフ制御す
ることが可能なIGBTの駆動回路において、過電流が検出
された場合、ゲート電圧を零まで複数回にわたって順次
低下させていくことを特長とするIGBTの駆動回路。
【請求項２】過電流を検出してIGBTをターンオフ制御す
ることが可能なIGBTの駆動回路において、過電流を検出
する過電流検出回路と、複数のゲート信号発生回路と、
IGBTのゲートと接地との間に接続され、前記ゲート信号
発生回路により制御される複数のスイッチ素子と、IGBT
のゲートとゲート電圧を供給する電源との間に接続され
るスイッチ素子とを備え、前記過電流検出回路がIGBTの
過電流を検出したとき、前記複数のゲート信号発生回路
は、前記過電流検出回路からの信号が所定時間以上続い
たとき、順次ゲート信号を発生し、対応するスイッチ素
子を制御することを特徴とするIGBTの駆動回路。
【請求項３】前記スイッチ素子は、MOSFETにより構成さ
れることを特徴とする特許請求の範囲第２項記載のIGBT
の駆動回路。
【請求項４】IGBTをスイッチ素子として用いる電力変換
装置において、特許請求項第１項、第２項または第３項
記載のIGBTの駆動回路を用いることを特徴とする電力変
換装置。
【請求項５】前記IGBTの駆動回路は、過電流が、IGBTに
並列接続されているダイオードの逆回復時間以上続いた
とき、IGBTのオフ動作を開始することを特長とする特許
請求の範囲第４項記載の電力変換装置。