JPH04172962A

JPH04172962A - Ｉｇｂｔの駆動回路

Info

Publication number: JPH04172962A
Application number: JP2295512A
Authority: JP
Inventors: Naoki Sakurai; 直樹櫻井; Mutsuhiro Mori; 睦宏森; Hideki Miyazaki; 英樹宮崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-02
Filing date: 1990-11-02
Publication date: 1992-06-19
Anticipated expiration: 2014-05-17
Also published as: JP2892815B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、電力変換装置のスイッチング素子として使用
されるＩ　Ｇ　Ｂ　Ｔ　（Ｉ　ｎ５ｕｌａｔｃｄ　Ｇａ
ｔｅ　Ｂｉｐｏｌａｒ　Ｔ　ｒａｎｓｉｓｔｏｒ）の駆
動回路に係り、特に、集積回路化が容易なＩＧＢＴの駆
動回路に関する。

［従来の技術］一般に、Ｉ　ＧＢＴは、低損失で、かつ高速なスイッチ
ング動作が可能であり、また、電圧制御型素子のため駆
動が容易であるという特長をもつ素子である。

しかし、ＩＧＢＴは、そのコレクタ電流が所定の値を越
えると寄生サイリスタが動作し、ゲートで電流を制御す
ることができなくなるいわゆるラッチアップ現象が起こ
る。ラッチアップが起こると素子が破壊されるので、通
常、Ｉ　ＧＢＴは、ラッチアップする電流以下で使用す
る必要がある。

従って、通常使用される電流以上の過電流が流れた場合
、これを検知してＩＧＢＴをターンオフさせる必要があ
るが、ＩＧＢＴは、ターンオフする場合、高速にターン
オフするほどラッチアップし易い。また、高速にターン
オフさせる場合、ｄ　ｉ　／　ｄ　ｔが大きいため、配
線のインダクタンスして発生するはね上り電圧Ｌ　ｄ　
ｉ　／　ｄ　ｔも大きくなる。従って、Ｉ　ＧＢＴは、
ゆるやかにターンオフするほどラッチアップする電流が
大きく、また、はね上り電圧も小さいが、ターンオフ時
の損失が増加する。

このため、Ｉ　ＧＢＴは、通常の電流範囲では高速にタ
ーンオフさせ、過電流時には、ゆっくりターンオフさせ
る必要がある。

以下、このような要求を満たすことのできる従来技術を
図面により説明する。

第６図は従来技術によるＩＧＢＴの駆動回路の構成を示
すブロック図である。第６図において、１はＩＧＢＴ、
３０ａ、３０ｂは抵抗、３２８〜３２ｃはトランジスタ
、３３は電源、４０は過電流検出回路である。

図示回路において、いま、ＩＧＢＴ　１がオン状態にあ
り、１１１源３３からの電流を図示しない負荷に供給し
ているものとする。

この状態で、過電流検出回路４０が、過電流が流れたこ
とを検出すると、その出力は、トランジスタ３２ｃのゲ
ートに与えられると共に、図示していない制御回路にも
与えられる。

その結果、端子Ｔには、前記制御回路からターンオフ指
令が与えられるが、トランジスタ３２ｃが、過電流検出
回路４０のからの信号によりオンとなるため、トランジ
スタ３２ｂはオンすることができず、電源３３を含むＩ
ＧＢＴのオフゲート回路には抵抗３０ｂのみが挿入され
ることになる。

これにより、ＩＧＢＴＩは、抵抗３０ｂの値による比較
的大きな抵抗値で定まるゆっくりとした速度でターンオ
フ制御される。

一方、通常のターンオフは、トランジスタ３２Ｃがオフ
となっているため、抵抗３０ａと３０ｂとの並列抵抗値
で定まる比較的小さな抵抗値により高速に行われる。

なお、この種のＩＧＢＴの駆動回路に関する従来技術と
して、例えば、特開昭６３−９５７３０号公報、特開昭
５９−１０３５６７号公報、特開昭６１−１４７７３６
号公報、特開昭６１−１８５０６４号公報等に記載され
た技術が知られている。

［発明が解決しようとする課題］前記従来技術は、過電流時におけるＩ　ＧＢＴのターン
オフの速さが、ＩＧＢＴのゲート容量と抵抗３０ｂの積
で求まる時定数により決まってしまうものであった。従
って、前記従来技術は、ＩＧＢＴのチップ面積が変わる
と抵抗３０ｂの大きさも変えなければならず、そのため
、抵抗３０ｂをＩＣに組み込むことができず駆動回路の
集積回路化が難しいという問題点を有している。

また、前記従来技術は、ノイズに対する配慮がなされて
おらず、ノイズにより誤動作するという問題点を有して
いる。

本発明の目的は、前記従来技術の問題点を解決し、集積
回路化が容易で、ノイズにより誤動作を生じることのな
い、信頼性の高いＩＧＢＴの駆動回路を提供することに
ある。

［課題を解決するための手段］本発明によれば前記目的は、過電流を検出して信号を発
生する過電流検出回路と、複数のゲート信号発生回路と
、ＩＧＢＴのゲートと接地との間に接続され、前記ゲ−
ト信号発生回路により制御される複数のスイッチ素子と
を備え、前記過電流検出回路がＩＧＢＴの過電流を検出
したとき、前記複数のゲート信号発生回路が、前記過電
流検出回路からの信号が所定時間以上続いたとき、順次
ゲート信号を発生し、対応するスイッチ素子を制御する
ようにすることにより達成される。

［作　用］ＩＧＢＴに過電流が流れた場合、ゲート電圧は、通常の
動作時にＩＧＢＴをオン、オフさせるスイッチ素子と過
電流検出時に順次制御される複数のスイッチ素子の電圧
分担比で決まる電圧により、階段上に順次減少し、最後
に零に制御される。

このため、本発明によれば、ゲート電圧が急激に変化し
ないため、ＩＧＢＴがラッチアップすることを防止する
ことができ、大きな電流まで遮断することができる。ま
た、ゲート電圧は、スイッチ素子の電圧分担比で決まる
ため、ＩＧＢＴの大きさが変わってもゲート電圧の時間
変化を一定とすることができる。

また、本発明は、前述より、外付は抵抗を不要とするこ
とができるので、回路全体を容易に集積回路化すること
ができる。

さらに、本発明は、過電流がある一定期間以上続いたと
きにのみ、複数のゲート信号発生回路が順次動作してＩ
ＧＢＴのオフ制御を行うため、ノイズによるごく短い間
の過電流に反応することがなく、ノイズにより誤動作を
することがない。

［実施例］以下、本発明によるＩＧＢＴの駆動回路の実施例を図面
により詳細に説明する。

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図は動作を説明する波形図、第３図は第１の実施
例の詳細な回路図である。第１図、第３図において、２
．５．６はゲート信号発生回路、４は過電流検出回路、
７．８ａ、８ｂはスイッチ素子、１４はフリップフロッ
プ、１５はリセット回路であり、他の符号は第６図の場
合と同一である。

第１図に示す本発明の第１の実施例は、ＩＧＢＴｌのエ
ミッタ電流を測定して過電流を検出する過電流検出回路
４と、過電流検出回路４からの信号を受けてスイッチ素
子８ｂを駆動するゲート信号発生回路５と、ゲート信号
発生回路５からの信号をある一定期間保持するゲート信
号発生回路６と、正常時にＩＧＢＴｌをオン、オフ制御
するゲート信号発生回路２と、ゲート信号発生回路６あ
るいはゲート信号発生回路２からの信号を受けて動作す
るスイッチ素子７及びスイッチ素子８ａとを備えて構成
されている。

前述のように構成される本発明の第１の実施例は、次の
ように動作する。

ＩＧＢＴ　１は、正常動作時、ゲート発生回路２により
駆動される。すなわち、ＩＧＢＴｌをオン駆動する場合
、ゲート信号発生回路２は、その出力信号Ｇ１によりス
イッチ素子７をオン、スイッチ素子８ａをオフに制御す
る。これにより、電源３の電圧がスイッチ素子７を介し
てゲートに加えられＩＧＢＴ　１はオンとなる。

また、ゲート信号発生回路２により、スイッチ素子７が
オフ、スイッチ素子８ａがオンに制御されると、ＩＧＢ
ＴＩのゲートがスイッチ素子８ａ−介してアースに短絡
され、ＩＧＢＴｌはオフに制御される。

Ｉ　ＧＢＴ　ｌがオン状態のとき、過電流検出回路４が
過電流を検出すると、その検出信号がゲート信号発生回
路５に伝えられる。ゲート信号発生回路５は、過電流検
出回路４からの信号がある一定期間以上続いた場合、ゲ
ート信号Ｇ２によりスイッチ素子８ｂをオンとする。こ
のため、ｒ　ＧＢＴｌのゲートは、スイッチ素子７とス
イッチ素子８ｂとのオン抵抗比による電圧分担比で決ま
るゲート電圧となる。

また、ゲート信号発生回路５は、ゲート信号発主回路６
に信号を伝える。ゲート信号発生回路６は、ある一定期
間、ゲート信号発生回路５がらの信号を保持し、その後
、ゲート信号Ｇ１を出力してスイッチ素子７をオフ、ス
イッチ素子８ａをオンとし、ＴＧＢＴｌに印加するゲー
ト信号を零にする。

前述したように、第１図の回路は、２段階に分けてＩＧ
ＢＴ　１のゲート電圧を降下させるため、電流の変化率
ｄ　ｉ　／　ｄ　シを小さくすることができ、ＩＧＢＴ
Ｉをラッチアップさせることがない。また、図示回路は
、過電流時のＩＧＢＴ　ｌのターンオフのためのＩ　Ｇ
ＢＴ　ｌのゲート電圧を、スイッチ素子７と８ｂとの電
圧分担比で決めているため、ＩＧＢＴが変わっても、ゲ
ートに加わる電圧の変化が変らず、そのため、外付は部
品による調整の必要がないため、集積回路化しやすいと
いう特長を有する。さらに、図示回路は、ある一定Ｍ間
以上過電流が流れなければ、ＩＧＢＴｌに対するターン
オフ制御を行わないので、ノイズによる過電流が発生し
たときに、ｆＧＢＴｌをターンオフしてしまうという誤
動作を防止する二とができる。

前述した第１図に示す回路の動作における、ゲート信号
発生回路６が発生するゲート信号Ｇ１と、ゲート信号発
生回路５が発生するゲート信号Ｇ２と、ゲート信号発生
回路２が発生するゲート信号Ｇ３と、これらのゲート信
号によりＩＧＢＴＩのゲートに加わる電圧のタイミング
関係を含む電圧波形が第２図に示されている。

いま、通常のターンオン制御により、ゲート信号発生回
路２がゲート信号Ｇ３を発し、スイッチ素子７がオン、
スイッチ素子８ａがオフに制御されると、ＩＧＢＴｌの
ゲートには、電源３の電圧ｖ２がか印加され、ＩＧＢＴ
　１はオンとなる。

そして、その瞬間からＩＧＢＴＩに過電流が流れ、過電
流状態がし１　時間以上続くと、ゲート信号発生回路５
の出力であるゲート信号Ｇ２が”Ｈｌｇｈ”状態となり
、スイッチ素子８ｂをオンとするので、ＩＧＢＴＩのゲ
ートの印加電圧は、スイッチ素子７とスイッチ素子８ｂ
の抵抗比による電圧比で決まるゲート電圧Ｖｌに変化す
る。続いて、む１時間後、ゲート信号発生回路６の出力
ＧｌがＨｉｇｈ”　　状態になり、スイッチ素子７がオ
フ、８ａがオンとなるので、ゲート電圧が零になる。

これにより、ＩＧＢＴ　１はオフ状態となる。

なお、前述の時間ｔ２は、Ｌｌより長ければよく、ＩＧ
ＢＴｌのターンオフ時の損失の面から、できるだけ短い
方が望ましい。

前述した本発明の第１の実施例の詳細な回路構成が第３
図に示されており、この例は、スイッチ素子としてＭＯ
Ｓ　Ｆ　ＥＴを用いている。

第３図において、過電流検出回路４の検出信号を受ける
ゲート信号発生回路５は、ＮＡＮＤ回路１３ａ、ＲＳフ
リップフロップ１４、リセット回路１５、ＮＯＴ回路１
０ａ、１０ｂ、１０ｅ、及び、抵抗１’ｌａ、容量１２
ａによる時定数回路により構成されている。

過電流検出回路４の検出信号は、２つに分岐され、１つ
がＮＡＮＤ回路１３ａに直接接続され、もう１つは、Ｎ
ＯＴ回路１０ａ、抵抗１１ａ、容量１２ａ％ＮＯＴ回路
１０ｂを通じてＮＡＮＤ回路１３ａのもう一方の端子に
接続されている。このＮＡＮＤ回路１３ａの出力は、Ｒ
Ｓフリップフロップ１４のセット端子に接続されされて
おり、ＲＳフリップフロップ１４のリセット端子には、
リセット回路１５が接続されている。

ＲＳフリップフロップ１４のＱ端子からの出力信号は、
２つに分岐され、その一方がスイッチ素子８ｂを構成す
るｎ型ＭＯ３ＦＥＴ１６ａのゲート端子に接続されてい
る。ｎ型ＭＯ３ＦＥＴ１６ａのドレインは、ＩＧＢＴＩ
のゲート端子に、またソース端子は、接地されている。

また、Ｑ端子からの出力信号のもう一方は、ＮＡＮＤ回
路１３ｂ、Ｎ０ＴＩＯｃ、１０ｃｉ、抵抗１１ｂと容量
１２ｂにより構成されるゲート信号発生回路６に与えら
れる。

この信号は、さらに２つに分岐され、その一方がＮＡＮ
Ｄ回路１３ｂの一方の端子に接続され、もう一方がＮＯ
Ｔ回路１．　Ｏｃ、抵抗１１ｂ、容量１２ｂを通じてＮ
ＡＮＤ回路１３ｂのもう一方の端子に接続されている。

ＮＡＮＤ回路１３ｂ（７）出力は、ＮＯＴ回路１゜ｄに
接続され、ＯＲ回路１８を通してスイッチ素子７．８ａ
を構成するｎ型ＭＯＳＦＥＴ１５及びｎ型ＭＯ３ＦＥＴ
Ｉ６ｂのゲートに接続されている。また、正常時にＩ　
ＧＢＴを駆動するゲート信号発生回路２は、ＯＲ回路１
８を通じてｎ型ＭＯＳＦＥＴ１５及びｎ型ＭＯＳＦＥＴ
１６　ｂのゲートに接続されている。

前述のｎ型ＭＯＳＦＥＴ１５のソースは、電源３に接続
され、ドレインはＩ　ＧＢＴ　１のゲートに接続されて
おり、ｎ型ＭＯ３ＦＥＴ　１６　ｂのドレインは、ＩＧ
ＢＴｌのゲートに接続され、ソースは接地されている。

第３図に示す回路において、正常状態では、過電流検出
回路からの出力が’Ｈｉｇｈ”　状態であり、ＭＯＳＦ
ＥＴ　１６　ａは、オフ状態にある。ＩＧＢＴｌのエミ
ッタに過電流が流れると、過電流検出回路４からの信号
が“Ｌｏｗ”状態になり、この過電流状態が、抵抗１１
ａと容量１２ａとにより定まる時間を越えると、ＮＡＮ
Ｄｌ、３ａの出力が”Ｈｉｇｈ″　状態になり、さらに
、ＲＳフリップフロップ１４のＱ出力がｌ゛Ｈ＝　ｇｈ
　ＩＴ　　状態となって、ｎ型ＭＯＳＦＥＴ１６ａがオ
ンとなり、Ｉ　ＧＢＴｌのゲート電圧は、ｎ型ＭＯＳＦ
ＥＴ１５とｎ型ＭＯＳＦＥＴ１６ａのオン抵抗比により
、電源３の電圧を分圧した電圧になる。

その後、さらに、抵抗ｌｌｂと容量１２ｂとで決まる時
間を越えると、ＮＡＮＤ回路１３ｂの出力が“Ｌｏｗ”
状態になり、ＮＯＴ回路１０ｄを介して“Ｈｉｇｈ”　
　状態になった信号が、ｎ型ＭＯＳＦＥＴ１５をオフに
、ｎ型ＭＯＳＦＥＴ１６ｂをオンに制御し、これにより
、ＩＧＢＴｌのゲート電圧が零になり、ＩＧＢＴｌは、
ゆっくりとターンオフされることになる。

第４図（ａ）は本発明の第２の実施例の構成を示すブロ
ック図、第４図（ｂ）はゲート回路の構成を示す回路図
、第４図（ｃ）は動作を説明する波形図である。第４図
（ａ）、第４図（ｂ）において、５１〜５ｎはゲート回
路、１６１−１６　ｎはｎ型ＭＯ３ＦＥＴであり、他の
符号は第１図、第３図の場合と同一である。

本発明の第２の実施例は、Ｉ　ＧＢＴ　１が過電流状態
になった場合のターンオフ制御において、ゲート電圧を
多段階に制御するようにしたもので、前述した本発明の
第１の実施例に比較して、さらにｄ　ｉ　／　ｄ　ｔを
小さくすることができるものであり、ＩＧＢＴｌのゲー
トと接地との間に備えられた多数のスイッチ素子として
のｎ型ＭＯＳＦＥＴ１６１−１６ｎと、これらを制御す
るゲート回路５１〜５ｎとを備えて構成されている。

すなわち、第４図（ａ）に示す本発明の第２の実施例に
おいて、過電流検出回路４の過電流検出出力は、ゲート
回路５１に入力される。ゲート回路５１の出力は、２つ
に分岐され、一方がｎ型ＭＯＳＦＥＴ１６１のゲートに
接続され、もう一方がＮＯＴ回路９１を通してゲート回
路５２に接続される。同様に、ゲート回路５２の出力は
、２つに分岐され、一方がｎ型Ｍ’：）ＳＦＥＴ１６２
のゲートに接続され、もう一方がＮＯＴ回路９２を通し
てゲート回路５３に接続される。

以下同様に、ｎ個ゲート回路が前述と同様な接続関係を
もって設けられ、最終段のゲート回路５ｎの出力は、２
つに分岐され、一方がｎ型ＭＯＳＦＥＴ１６ｎのゲート
に入力される。もう一方は、さらに２つに分岐され、そ
の一方がＮＡＮＤ回路１４０に接続され、もう一方がＮ
ＯＴ回路１００、抵抗１２０、容量１３０を通してＮＡ
ＮＤ回路１４ｏのもう一方の端子に接続される。

ＮＡＮＤ回路１４０の出力は、ＮＯＴ回路１０１、ＯＲ
回路１５０を通してｐ型ＭＯＳＦＥＴｌ５及びｎ型ＭＯ
ＳＦＥＴ１６　ｂのゲートに接続される。

また、正常動作時にＩＧＢＴ　１をオン、オフするゲー
ト信号発生回路２は、ＯＲ回路１５０を通じてＭＯ３Ｆ
ＥＴ１５及びｎ型のＭＯ３ＦＥＴＩ６ｂのゲートに接続
されている。

ｎ型ＭＯＳＦＥＴ１６１〜１６ｎ及び１６ｂのドレイン
は、ＩＧＢＴＩのゲートに接続され、ソースは接地され
ている。ｎ型ＭＯＳＦＥＴ１５のソースは電源３の高圧
側に、また、ドレインは工ＧＢＴｌのゲートに接続され
ている。

各ゲート回路５１〜５ｎは、第４図（ｂ）に示すように
構成されている。

すなわち、その入力は２つに分岐され、一方がＮＡＮＤ
回路１４１に直接入力され、もう一方がＮＯＴ回路１６
０ａ１抵抗１２１、容量１３１、ＮＯＴ回路１０ｂを通
してＮＡＮＤ回路１４１に入力されている。そして、Ｎ
ＡＮＤ回路１４１の出力は、ＲＳフリップフロップ１４
のセット端子に接続され、フリップフロップ１４のリセ
ット端子にはリセット回路１５が接続されている。

このように構成される各ゲート回路は、入力信号が加え
られた後、抵抗１２１と容量１３１とで決まる所定時間
後に、出力信号を“Ｈｉｇｈ”　とするものである。

前述したように構成される本発明の第２の実施例は、次
のよう動作するが、以下、その動作を第４図（Ｃ）に示
す波形図を参照して説明する。

第４図（ａ）に示す本発明の第２の実施例において、Ｉ
ＧＢＴ　ｌのエミッタに過電流が流れると、過電流検出
回路４は、これを検出しその出力を”Ｌｏｗ″状態とす
る。ゲート回路５１は、この過電流が時間し１続くと、
ゲート信号Ｇ１の出力を“Ｈｉｇｈ”　とする。さらに
、このゲート信号Ｇ１を受けたゲート回路５２は、時間
Ｌ２後にその出力であるゲート信号Ｇ２を’Ｈｉｇｈ”
　　状態とする。

以下、ｎ段のゲート回路５ｎまで、順次その出力がｉｉ
　Ｈ１ｇｈｒ″　状態に３制御される。そして、ゲート
回路５ｎの出力が“Ｈｉｇｈ”　状態になった後、時間
ｔ　ｏ後に、ＮｏＴ回路Ｌｏｔ（７）出力ＧＯが”Ｈｉ
ｇｈ”　状態になる。

いま、ＩＧＢＴｌをターンオンさせるため、ゲート信号
発生回路２は、その出力であるゲート信号Ｇを“Ｌｏｗ
”状態とし、ｐ型ＭＯ３ＦＥＴ１５をオン、ｎ型ＭＯＳ
ＦＥＴ１６ｂをオフに制御し、ＩＧＢＴｌをオンとする
。そして、この瞬間からＩＧＢＴに過電流が流れたとす
る。

この場合、過電流検出回路４は、直ちに検出信号をゲー
ト回路５１に与えるので、時間Ｌ１の後ゲート回路５１
の出力であるゲート信号Ｇ１が“Ｈｉｇｈ”　状態にな
り、ｎ型ＭＯＳＦＥＴＩ　６１がオンとなり、ＩＧＢＴ
Ｉのゲート電圧は、ｐ型ＭＯＳＦＥＴ１５とｎ型ＭＯＳ
ＦＥＴＩ　６１のオン抵抗比による電圧分担比で決まる
電圧Ｖ１　に降下する。次に、時間ｔ、の後、ゲート回
路５２の出力ゲート信号Ｇ２が“Ｈｉｇｈ”　状態にな
り、ｎ型ＭＯＳＦＥＴ１６２がオンとなり、Ｉ　ＧＢＴ
　１のゲート電圧は、ｐ型ＭＯＳＦＥＴ１５のオン抵抗
と、ｎ型ＭＯＳＦＥＴ１６１，１６２の並列回路のオン
抵抗の比による電圧分担比で決まる電圧Ｖ、に降下する
。

以下、ゲート回路の８カが“Ｈｉｇｈ”　状態になる毎
に、ＩＧＢＴＩのゲート電圧は降下し、ゲート回路５ｎ
の出力Ｇｎが“Ｈｉｇｈ”　状態になった後、時間も、
の後にｐ型ＭＯ８ＦＥＴ１５がオフ、ｎ型ＭＯＳＦＥＴ
１６ｂがオンに制御され、ＩＧＢＴＩのゲート電圧は零
になる。

前述した本発明の第２の実施例は、本発明の第１の実施
例に比較して、ゲート電圧の降下の回数が多いため、Ｉ
ＧＢＴｌの電流変化率ｄ　ｉ　／　ｄ　ｔを小さくする
ことができ、このため、Ｉ　ＧＢＴ　１がラッチアップ
することがなく、また、はね上り電圧も小さいという特
長をもつ。

前述した本発明の第１及び第２の実施例は、スイッチ素
子として、ＭＯＳＦＥＴを使用するとしたが、本発明は
、スイッチ素子として、バイポーラトランジスタ、ＭＯ
Ｓ　Ｆ　ＥＴと抵抗との直列回路等を使用することもで
きる。

また、ゲート信号発生回路およびゲート回路に含まれる
フリップフロップは、過電流発生後のターンオフの後、
リセット回路によりリセットされる。

第５　ｒｇＪ（ａ）は本発明の応用例を示す第３の実施
例のブロック図、第５図（ｂ）はダイオードとＩＧＢＴ
に流れる電流の波形を示す図である。この本発明の第３
の実施例は、本発明をインバータ回路に適用したもので
ある。第５図（ａ）において、２０ａ〜２０ｄはＩ　Ｇ
ＢＴ、　２１　ａ　〜２１　ｄはダイオード、２２ａ〜
２２ｄはゲート駆動回路である。

図示本発明の第３の実施例において、いま、■ＧＢＴ２
０ｂがオンで、他のＩＧＢＴ２０ａ、２０Ｃ１２０ｄが
オフ状態にあり、電流がＩ　ＧＢＴ２０ｂ、ダイオード
２１ａを流れている状態で、Ｉ　ＧＢＴ　２０　ｃがオ
ン状態になった場合を考える。

このとき、ＩＧＢＴ２０ｃには、ダイオード２１ａの逆
回復時間ｔｒｒの間、定常状態より大きい電流が流れる
。このため、通常、インバータ回路は、この間にノイズ
が加わると誤動作し易いが、本発明を適用した第３の実
施例は、ゲート駆動回路を、ダイオードの逆回復時間以
上過電流が流れたときにのみ、前述した保護機能を動作
させるようにしているので、ノイズによる誤動作を防止
することができる。

［発明の効果］以上説明したように本発明によれば、ＩＧＢＴのゲート
電圧を、スイッチ素子の電圧分担比で決めることができ
るで、ＩＧＢＴが変わっても、ゲート電圧の時間変化が
変わらず、そのため外付は部品による調整の必要をなく
すことができる。

このため、本発明によるＩＧＢＴの駆動回路は、集積回
路化しやすいという効果を持つと共に、ある一定時間以
上過電流が流れなければ、保護機能が動作しないので、
ノイズによる誤動作を生じないという特長をもつ。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図は動作を説明する波形図、第３図は第１の実施
例の詳細な回路図、第４図（ａ）は本発明の第２の実施
例の構成を示すブロック図、第４図（ｂ）はゲート回路
の構成を示す回路図、第４図（ｃ）は動作を説明する波
形図、第５図（ａ）は本発明の応用例を示す第３の実施
例のブロック図、第５図（ｂ）はダイオードとＩＧＢＴ
に流れる電流の波形を示す図、第６図は従来技術による
ＩＧＢＴの駆動回路の構成を示すブロック図である。１・・・・・・ＩＧＢＴ、２．５．６・・・・・・ゲー
ト信号発生回路、４・・・・・・過電流検出回路、７．
８ａ、８ｂ・・・・・・スイッチ素子、１４・・・・・
・フリップフロップ、第１図第２図時ｒａ’＋ｔ第３図第４図（Ｇ）べｌ第４図（ｂ）（Ｃ）第５図（ｂ）

Claims

【特許請求の範囲】１、過電流を検出してＩＧＢＴをターンオフ制御するこ
とが可能なＩＧＢＴの駆動回路において、過電流がある
一定の期間以上続いた場合、ゲート電圧を零まで複数回
にわたって順次低下させていくことを特長とするＩＧＢ
Ｔの駆動回路。２、過電流を検出してＩＧＢＴをターンオフ制御するこ
とが可能なＩＧＢＴの駆動回路において、過電流を検出
する過電流検出回路と、複数のゲート信号発生回路と、
ＩＧＢＴのゲートと接地との間に接続され、前記ゲート
信号発生回路により制御される複数のスイッチ素子と、
ＩＧＢＴのゲートとゲート電圧を供給する電源との間に
接続されるスイッチ素子とを備え、前記過電流検出回路
がＩＧＢＴの過電流を検出したとき、前記複数のゲート
信号発生回路は、前記過電流検出回路からの信号が所定
時間以上続いたとき、順次ゲート信号を発生し、対応す
るスイッチ素子を制御することを特徴とするＩＧＢＴの
駆動回路。３、前記スイッチ素子は、ＭＯＳＦＥＴによ
り構成されることを特徴とする特許請求の範囲第２項記
載のＩＧＢＴの駆動回路。４、前記スイッチ素子は、バイポーラトランジスタによ
り構成されることを特長とする特許請求の範囲第２項記
載のＩＧＢＴ駆動回路。５、前記スイッチ素子は、ＭＯＳＦＥＴと抵抗との直列
回路により構成されることを特長とする特許請求の範囲
第２項記載のＩＧＢＴの駆動回路。６、ＩＧＢＴをスイッチ素子として用いる電力変換装置
において、特許請求項第１項ないし第５項のうち１項記
載のＩＧＢＴの駆動回路を用いることを特徴とする電力
変換装置。７、前記ＩＧＢＴの駆動回路は、過電流が、
ＩＧＢＴに並列接続されているダイオードの逆回復時間
以上続いたとき、ＩＧＢＴのオフ動作を開始することを
特長とする特許請求の範囲第６項記載の電力変換装置。