JP2021101549A - 非飽和又は短絡障害を制御するためのＳｉＣ及びＩＧＢＴパワーデバイス用のゲート駆動制御システム - Google Patents

Abstract

【課題】高速スイッチング時におけるスイッチングスパイクやリンギングを抑制するワー半導体デバイス用のゲート駆動制御装置を提供する。【解決手段】ＳｉＣ ＦＥＴ４０８のゲート駆動制御装置は、ＭＣＵ４０２と、ＦＥＴの出力信号をＭＣＵによって生成された基準値と比較する比較器４０６と、を含む。ＭＣＵは、ターンオフ・トリガー信号に応答して、ＦＥＴ用の第１の中間駆動信号を生成し、ＦＥＴが非飽和を経験していることを比較器の出力信号が示す場合に、第１の駆動信号とは異なる第２の中間駆動信号を生成する。ＦＥＴの出力信号が基準値に対して変化したことを比較器の出力信号が示す場合、ＭＣＵはＦＥＴの最終駆動信号を生成する。ＭＣＵはまた、比較器が変化を示さない場合に、駆動信号を所定の間隔で変化させるタイマーも含む。【選択図】図４

Description

本出願は、２０１５年１０月２１日に出願された米国仮特許出願第６２／２４４，３２５号明細書及び２０１６年９月１３日に出願された米国仮特許出願第６２／３９３，８５９号明細書の優先権の利益を主張するものであり、また本出願は、２０１６年３月１８日に出願された米国特許出願第１５／０７４，３６４号明細書の一部継続であり、これらの出願の内容は、参照により本明細書に組み込まれる。

ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、並びにダイアモンド、窒化アルミニウム（ＡｌＮ）、及び窒化ホウ素（ＢＮ）などの他のワイドバンドギャップ材料（ＷＢＧ）に基づく、パワー半導体デバイス、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、又は電界効果トランジスタ（ＦＥＴ）が、高出力インバータ、モーター制御、電池制御システム等で使用されている。ＳｉＣ及びＧａＮのＦＥＴは、高出力システムに対する一般的な選択肢となりつつある。これらのワイドバンドギャップデバイスは、Ｓｉ ＩＧＢＴよりもスイッチング速度がより速く、より効率的である。効率の改善は、より高速なスイッチング速度の結果である。より高速なスイッチングは、スイッチング損失を低減し、また、より高頻度でスイッチングすることによって、よりスイッチング速度が遅いデバイスで使用されるインダクタ―及びコンデンサよりもより小型のインダクタ―及びコンデンサを使用することができる。低損失とより小型の外部フィルター部品との組み合わせにより、ＳｉＣデバイスは、ＩＧＢＴの魅力的な代替品になる。

一実施形態では、パワー半導体デバイス用のゲート駆動制御装置は、マスター制御部（ＭＣＵ）と、パワー半導体デバイスの出力信号を基準値と比較する比較器とを含む。ＭＣＵは、ターンオフ・トリガー信号に応答して、基準値及びパワー半導体デバイス用の第１の中間駆動信号を生成する。ＭＣＵは、パワー半導体デバイスが非飽和を経験していることを非飽和（ＤＳＡＴ）信号が示す場合、異なる基準値及び異なる中間駆動信号を生成する。パワー半導体デバイスからの出力信号が基準値未満であることを比較器が示す場合、ＭＣＵはパワー半導体用の最終駆動信号を生成する。

別の実施形態では、ゲート駆動制御装置はＭＣＵを含み、このＭＣＵは、パワー半導体デバイスがオフにされるべきであることをトリガー信号が示す場合にパワー半導体デバイス用の第１の駆動信号を生成し、この第１の駆動信号を第１の所定の時間間隔の間保持し、第１の所定の時間間隔の終了時に第１の駆動信号とは異なる第２の駆動信号を提供し、この第２の駆動信号を第２の所定の時間の間保持し、第２の所定の時間間隔の終了時に第１及び第２の駆動信号とは異なる第３の駆動信号を提供する。

更に別の実施形態では、ＭＣＵは立ち上がりエッジ及び立ち下がりエッジを有するトリガーパルスを受信する。トリガーパルスの立ち上がりエッジの検出に応答して、ＭＣＵは、第１の基準値及び第１の駆動信号を生成してパワー半導体デバイスを部分的にオンにする。比較器の出力信号の状態が変わると、ＭＣＵは第２の駆動信号を生成して、パワー半導体デバイスを完全にオンにする。トリガーパルスの立ち下がりエッジに応答して、ＭＣＵは第２の基準値及びパワー半導体デバイス用の第３の駆動信号を生成して、パワー半導体デバイスを部分的にオフにする。比較器の出力信号が元の状態に戻ると、ＭＣＵは第４の駆動信号を生成して、パワー半導体デバイスを完全にオフにする。

更なる実施形態では、ＭＣＵは、制御されているデバイスのタイプに応じてＶｃｅ又はＶｄｓを監視して、マルチレベルターンオフ（ＭＬＴＯ）シーケンスにおいていつ次の電圧レベルに進むかを決定する。ＭＣＵは、２つの比較器を使用して、過電圧スパイクがいつ第１の所定の電圧ＶＣＨＫ１を上回り、第２の所定の電圧ＶＣＨＫ２を下回るかを判定する。これらの電圧値は、各ステップで変化する。２つの比較器が、Ｖｃｅ／Ｖｄｓが電圧範囲内にあることを示す場合、ターンオフ処理の次のステップを進めることができる。Ｖｃｅ／Ｖｄｓの値に基づいて次の電圧レベルに進むタイミングを知ることにより、ＭＬＴＯ処理を最適化し、可能な限り素早くパワーデバイスをシャットダウンして起こり得る損傷を最小限にすることができる。ＭＣＵはまた、各ステップで設定されたタイマーを監視して、比較器が次のステップの実行時期がきていることを示さなくても、タイマーによって示された時刻に、次のステップに進むことができる。

４つのパワーＦＥＴを含むブリッジ回路の概略図である。 図１Ａに示す回路の動作を説明するのに有用な、電圧対時間及び電流対時間の波形を示すグラフである。 例示的な制御回路を説明するのに有用な、電圧対時間及び電流対時間の波形を示すグラフである。 Ｖｃｅに基づいてスイッチングを制御する例示的な制御回路の概略図である。 Ｉｃに基づいてスイッチングを制御する例示的な制御回路の概略図である。 Ｖｃｅに基づいてスイッチングを制御し、かつＶｃｅオーバーシュート監視装置を含む、例示的な制御回路の概略図である。 図４、５、及び６に示す回路の動作を説明するのに有用な流れ図である。 非飽和現象が検出された場合にスイッチングを制御する制御回路を説明するのに有用な、電圧対時間の波形を示すグラフである。 非飽和現象が検出された場合にスイッチングを制御する制御回路の動作を説明するのに有用な流れ図である。 非飽和現象が検出された場合にスイッチングを制御する例示的な回路の、部分的に概略図の形態でのブロック図である。

ＳｉＣデバイスのスイッチング速度がより速くなると、制御上の問題を引き起こすことがある。システムの漂遊インダクタンスと結合した高速のターンオン及びターンオフ時間は、デバイスがオフにされるときには比較的に高電圧のスイッチングスパイクを、またデバイスがオンにされるときには出力電圧信号のリンギングをもたらすことがある。スパイク及びリンギングは、システム中のインダクタンスＬと直接的に関係する（Ｖ＝Ｌ＊ｄＩ／ｄｔ）。例えば、わずか５０ｎＨのインダクタンスで２００アンペアを５０ｎｓで切り換えるパワー半導体デバイスは、２００Ｖのスパイクを生成することがある。この大きなスパイクにより、ＳｉＣデバイスの有用性が制限されることがある。

図１Ａ及び図１Ｂは、ブリッジ回路の負荷の両端のターンオン・リンギング及びターンオフスパイクを示す。図１Ａに示す回路１００は、ブリッジ回路として配置される４つのパワーＦＥＴ１０２、１０４、１０６、及び１０８を含んで、抵抗器１１０として図示される負荷に電力を供給する。ＦＥＴ１０２及び１０４は電圧ゲート制御１によって制御され、一方、ＦＥＴ１０６及び１０８は電圧ゲート制御２によって制御される。図１Ｂは、ゲート制御１（１１２）、ゲート制御２（１１４）、負荷の両端の電圧（１１６）、及び負荷を流れる電流（１１８）を示すグラフである。時刻Ｔ１で、ゲート制御２はハイに遷移し、ＦＥＴ１０６及び１０８をオンにする。これにより、電流が端子１から端子２へ負荷を通って流れるようになる。図示するように、急速なスイッチングは、負荷の両端の電圧のリンギング１２０を引き起こす。このリンギングは、回路内の寄生インダクタンスによって引き起こされる。時刻Ｔ２で、ゲート制御２はローに遷移し、ゲート制御１はハイに遷移する。これは、ＦＥＴ１０６及び１０８をオフに切り換え、ＦＥＴ１０２及び１０４をオンに切り換え、電流が、逆の方向に、端子２から端子１に、負荷を通って流れるようになる。このスイッチングはまた、負荷の両端の電圧に時刻２にリンギング１２０を生成する。時刻Ｔ３で、ゲート制御１はローに遷移し、ＦＥＴ１０２及び１０４をオフにし、負荷１１０への電流をスイッチオフする。電流のスイッチオフにより、負荷１１０の両端の電圧にスパイク１２２が引き起こされる。

既存のシステムは、抵抗器を使用してゲート充電電流を低減しており、従って、ＳｉＣデバイスのスイッチング時間を遅くしてスパイク及びリンギングを低減している。あいにく、スイッチング期間全体に渡りスイッチ時間を遅くすることにより、システムの効率が劇的に低下する。スイッチング速度を制御し最適化して効率を維持しながらターンオフ電圧スパイク及びターンオン・リンギングを低減するための解決策が必要とされている。

例示的な制御回路は、ＳｉＣパワーＦＥＴを使用するものとして示されているが、これらの制御回路は、他のタイプのパワーＦＥＴ又はＩＧＢＴパワー半導体と共に使用されてもよいことが、企図されている。その結果、本明細書で使用されるように、用語Ｖｃｅは、パワー半導体デバイスの両端の電圧を指し、これは、ＩＧＢＴのコレクター−エミッター間の電圧、又は、パワーＦＥＴのソース−ドレイン間の電圧を指す。同様に、用語Ｉｃは、ＩＧＢＴのコレクター電流又はパワーＦＥＴのソース電流であり得る、デバイスの導電チャネルを流れる電流を指す。この電流は、ＩＧＢＴのコレクター若しくはエミッターか、又はパワーＦＥＴのソース若しくはドレインにおいて測定することができる。

高電圧ターンオフスパイクを管理する１つの方法は、デバイスを２段階でオフにすることである。本明細書では、これを２段階ターンオフ（２ＬＴＯｆｆ）と呼ぶ。２ＬＴＯｆｆを実装するシステムは、まずパワー半導体デバイスのゲートを中間電圧レベルに駆動し、所定の間隔の後で又は所定のＶｃｅ若しくはＩｃ値が測定されたときに、ゲートを最終的なオフ電圧状態に駆動する。この機能の目的は、ＦＥＴの動的オン抵抗を増加させてデバイスを流れる電流を減少させ、従って、ｄＩ／ｄｔ及びスパイクの大きさを低減することである。２ＬＴＯｆｆの使用により、ユーザは、効率と電圧ターンオフスパイクとを最適にトレードオフするためにスイッチング特性を改善できるようになる。

図２は、２ＬＴＯｆｆ動作中に発生する例示的な波形を示す。時刻Ｔ１の前に、ゲート電圧２０４はハイであり、デバイスはオンになっている。デバイスを流れる電流Ｉｃ２０６はハイであり、デバイスの両端の電圧Ｖｃｅ２０２はローである。時刻Ｔ１で、ゲート電圧２０４は中間値２ＬＴＯに降下し、これはデバイスの動的オン抵抗を増加させる。２ＬＴＯ電圧レベルは、Ｔ３で終了する２ＬＴＯ時間の間、ゲート上で保持される。時刻Ｔ３で、ゲート電圧は、そのロー値に遷移２０４する。時刻Ｔ２の直後に、ＦＥＴはオフになり、Ｖｃｅ信号２０２に電圧スパイクをもたらす。Ｔ２で、２ＬＴＯ時間の終了の前に、Ｖｃｅは上昇を始める（Ｖｃｅ屈曲部）。以下に説明するように、Ｖｃｅのこの上昇を比較器によって検出して、２ＬＴＯ時間の終了の前にＭＣＵがターンオフゲート電圧を印加するようにすることができる。

２段階ターンオフ又はターンオンの代替として、多段階ターンオン及び／若しくはターンオフ（ＭＬＴＯ）が、更に優れたスパイク及びリング抑制を提供することがある。多段階法では、ゲート電圧は３ステップ以上で変更される。これは、図３に示される。この例では、ゲート電圧３０４は、Ｖｃｅ３０２及びＩｃ３０６のグラフによって示されるようにデバイスを制御する。図示するように、時刻Ｔ０の前、ゲート電圧３０４はローであり、デバイスはオフにされている（Ｖｃｅ３０２はハイであり、Ｉｃ３０６はローである）。時刻Ｔ０で、ゲート電圧はハイに遷移し、デバイスをオンにする。時刻Ｔ１で、ゲート電圧は第１の中間レベルに降下し、Ｖｃｅ信号３０２上に電圧スパイク３０２Ａをもたらす。この第１の中間レベルはＴ１からＴ２までの第１の時間間隔の間保持され、Ｔ２で、ゲート電圧は第２の中間レベルに低減される。これにより、時刻Ｔ２の後で第２の電圧スパイク３０２Ｂが生じる。時刻Ｔ２とＴ３との間の第２の保持時間の後で、ゲート電圧はローに遷移し、デバイスはオフになる。なお、時刻Ｔ３の後では電圧スパイクはない。更に、電圧スパイク３０２Ａ及び３０２Ｂは、ゲート電圧がハイからローへ一度のステップで遷移した場合よりも、はるかに小さい。

パワー半導体（ＦＥＴ、他のワイドバンドギャップデバイス、又はＩＧＢＴ）デバイスが電流を伝導しており、かつデバイスの両端の電圧ＶＤＳが所定のレベルを超えて増加するとき、デバイス内で非飽和（ＤＳＡＴ）状態が発生し、その結果、デバイス内で消費される電力が突発的な故障につながる。ＤＳＡＴ状態では、デバイスを通過する電流は、通常動作の時よりもはるかに大きくなることがある。デバイス内のこの過電流が素早くオフになると、システム内の任意のインダクタンスが、等式Ｖ＝Ｌ＊ｄＩ／ｄｔに従って電圧スパイクを生成する。ＳｉＣパワーＦＥＴでは、ターンオフ時間は５０ｎｓ未満である。この短いターンオフ時間は、非常に大きな電圧スパイクにつながることがある。例えば、３０００ＡのＤＳＡＴ状態中に１５ｎＨの漂遊インダクタンスを有する回路では、ターンオフ電圧スパイクは、１５ｎＨ×３０００Ａ／５０ｎｓ＝９００Ｖである。デバイスの両端のＤＣ電圧（通常は、１２００Ｖ定格のデバイスの場合で７００Ｖ）に加わって、この電圧は、１６００Ｖの過電圧スパイクをもたらし、１２００Ｖの最大耐電圧を大幅に上回る。

ＤＳＡＴを抑制するために、２つの解決策を使用することができる。１つは、ゲート抵抗を更に増加させて電圧スパイクの管理を試みることで、もう１つは、２ＬＴＯｆｆを使用してデバイスをシャットダウンすることである。しかしながら、ゲート抵抗を増加させることは、通常動作中のデバイスの電力効率を更に低下させる。２ＬＴＯｆｆが通常動作においてターンオフスパイクを制御するために既に使用されている場合、２ＬＴＯｆｆは、ＤＳＡＴ状態でのスパイクを制御するのには効果的ではないことがある。１つの解決策は、ゲート抵抗を使用して通常動作中のターンオフ電圧スパイクを制御し、ＤＳＡＴ状態が検出された場合に２ＬＴＯｆｆを使用してデバイスをオフにすることであり得る。以下に説明する例示的な装置及び方法により、２つのタイプのターンオフ機能が可能になり、パラメータの１つの組（中間電圧及び時間）が、通常動作中に使用されることがあり、（より高い電圧及び時間に対する）第２のパラメータの組が、ＤＳＡＴ状態が検出された場合に使用されることがある。

第３の解決策は、通常動作及びＤＳＡＴ状態の両方に対して、２つの組の多段階ターンオフ（ＭＬＴＯ）パラメータを使用することである。なお、２ＬＴＯｆｆは、ターンオフ動作中に２つ以上の中間段階を使用する多段階ターンオフのサブセットである。以下で説明する装置は、２つの多段階ターンオフパラメータの組を用いる解決策を実現するために使用することができる。ＤＳＡＴの間、２段階よりも多くの段階を用いる多段階の解決策が、ｄＩ／ｄｔの大きさ、従って、電圧スパイクの大きさを効果的に管理するために最適な解決策であることがある。ＤＳＡＴ状態が検出された後でスイッチングを実施する例示的なシステムを、図９〜１２を参照して以下で説明する。

２段階ターンオン（２ＬＴＯｎ）は、２ＬＴＯｆｆと類似しており、パワー半導体デバイスを高電圧リンギングを生成することなく素早くオンにすることを可能にする。ＦＥＴゲート信号がまず中間レベルにオンにされ、この信号はある時間間隔の間このレベルに留まり、次いで、デバイスが完全にオンになる最終電圧レベルに変化する。

以下に説明するシステム及び方法のうちの幾つかは、Ｖｃｅのリアルタイム監視も追加して、２ＬＴＯｆｆ及び２ＬＴＯｎの両方について、ＳｉＣ又はＩＧＢＴデバイスのスイッチング特性に対するタイミングを管理する（本明細書で使用する場合、用語２ＬＴＯは、２ＬＴＯｎ又は２ＬＴＯｆｆのいずれかを指すことができる）。２段階ターンオン（２ＬＴＯｎ）は、ターンオンの間に使用されることを除いては、２ＬＴＯｆｆと似ている。他のシステム及び方法は、電流を監視し、又はＶｃｅのオーバーシュートを検出する。

Ｖｃｅ監視
２ＬＴＯ機能の主な目的は、ｄＶ／ｄｔ及びｄＩ／ｄｔを低減又は管理するために、ＦＥＴがスイッチングサイクルの開始時に徐々にオン／オフ抵抗を変化させられるようにすることである。図２に見られるように、Ｖｃｅは、２ＬＴＯ期間中、わずかに上昇し始める（ＦＥＴの抵抗は増加する）。これは、図２では「Ｖｃｅ屈曲部」として示される。この初期の緩やかな変化により、漂遊インダクタンスのアンペア数をなお一層徐々に変化させることが可能になり、その効果として、ターンオフスパイクが低減される。

比較器４０６を使用してＦＥＴのＶｃｅを監視するための、２ＬＴＯ機能を制御する１つの方法を図４に示す。このシステムでは、マスター制御部（ＭＣＵ）４０２は入力信号ＩＮを受信し、この入力信号ＩＮは、ＦＥＴがオンにされるべきときはハイになり、ＦＥＴがオフにされるべきときはローになる。信号ＩＮは、デジタル信号であっても、又はアナログ信号であってもよい。更に、ＭＣＵは、比較器４０６からブール信号を受信し、演算増幅器（オペアンプ）ドライバ４０４に印加される２ＬＴＯアナログ電圧レベルを生成し、演算増幅器ドライバ４０４は、次いで、ＳｉＣ ＦＥＴ４０８にゲート電圧を供給する。ＭＣＵ４０２は、基準アナログ電圧レベルＶｃｅ Ｃｏｍｐａｒｅも生成し、これは、比較器４０６の一方の入力端子に印加される。比較器の他方の入力端子は、ＦＥＴ４０８のソース端子に結合されて、Ｖｃｅレベルを監視する。図４に示すように、ＦＥＴ４０８のソース端子は負荷４１０に接続され、負荷４１０は電圧源Ｖから動作電力を受け取る。ＶｃｅレベルがＶｃｅ Ｃｏｍｐａｒｅ値と等しいか又は超過している場合、比較器４０６はローからハイに遷移するブール出力信号を生成する。このブール信号はＭＣＵ４０２に印加され、ＭＣＵ４０２はゲート電圧を制御して２ＬＴＯ動作を完了する。以下に説明するように、Ｖｃｅを監視する代わりに、比較器４０６は、Ｉｃ又はＩｃに比例する電圧を監視するように構成することができる。適切な電圧レベルを保証するために、ＭＣＵ４０２とＦＥＴ４０８の両方とも、基準電位の共通ソース（例えば、グラウンド）に結合される。

図４に示す回路は、Ｖｃｅ又はＩｃのいずれかを監視する単一の比較器を使用しているが、監視される電圧又は電流レベル毎に１つずつ、複数の比較器（図示せず）を使用してもよいことが企図されている。これは、ＭＣＵによって使用されるＤＡＣが、次の遷移のために比較器の基準電圧を遅れずに変更することができない場合に、望ましいことがある。上述したように、別個の比較器（図示せず）を使用してＶｃｅを監視してＤＳＡＴ状態を検出することもできる。この比較器は、通常のオンレベルよりも大きな電圧レベルを検出する。ＭＣＵは、ＭＣＵがパワー半導体デバイスをオンにし、かつ、比較器の出力信号がＤＳＡＴ電圧値以上の電圧値を示す場合に、ＤＳＡＴ状態を検出することができる。

以下に説明する例では、ＭＣＵは、アナログ出力信号を受信しかつ提供することを可能にする、内部アナログ／デジタル変換器（ＡＤＣ）及びデジタル／アナログ変換器（ＤＡＣ）（図示せず）を含む、プログラム可能制御部であることがある。或いは、ＭＣＵは、特定用途向け集積回路（ＡＳＩＣ）、結合プログラム可能論理回路（ＣＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、又は離散制御ロジックとして実装されることがあり、それぞれはＡＤＣ及びＤＡＣを有するか又はＡＤＣ及びＤＡＣに結合されて、アナログ信号を受信しかつ提供し、同時に、図７、８、１０、及び１１を参照して以下で説明する動作を行う。別の代案として、ＭＣＵ４０２及びドライバ４０４は、Ｃｈａｒｐｅｎｔｉｅｒら著の「ＰＯＷＥＲ ＳＴＡＣＫ ＣＯＮＴＲＯＬ ＳＹＳＴＥＭＳ」と題された米国特許第８，９８４，１９７号明細書に記載されるシステムのＭＣＵ、インターフェースボード、及びドライバボードなどの回路を含んでもよく、この米国特許は、参照により本明細書に組み込まれる。

図４では、ＭＣＵ４０２はＶＣＥ ｃｏｍｐａｒｅ電圧を比較器４０６に供給する。このレベルは、特定の用途向けにターンオフスパイク又はターンオンｄＩ／ｄｔのサイズを管理するための最適なレベルを決定するためにシステムの特性評価を実施することによって、設定される。各設計のインダクタンスは異なることがあるので、この値は各回路設計毎に決定することが望ましい。例えば、ＭＣＵはＶｃｅターンオフレベルを１０Ｖに設定することがある。１０ＶのＶｃｅレベルが一旦達成されると、２ＬＴＯｆｆ時間は停止し、ＭＣＵはＦＥＴのゲートにロー（オフ）信号を印加し、ＦＥＴがオフになるようにする。別の例として、２ＬＴＯｎの場合、ＭＣＵはＶｃｅ比較レベルをＶＣＣ−１０Ｖに設定することがある。Ｖｃｅがそのレベルを一旦下回ると、２ＬＴＯｎは停止し、ＭＣＵはＦＥＴのゲートに印加された信号をオン（ハイ）レベルに遷移させる。パワーシステムに対する電圧レベルが８００Ｖ以上ほどにも高いことがあることを考慮すると、分離された比較器又はレベルシフト回路（図示せず）を使用して、２ＬＴＯｆｆ及び２ＬＴＯｎ状態を別個に監視することが望ましいことがある。これにより、比較器が、ＭＣＵへの分離された比較器出力を用いて、例えばＶＣＣ−１０Ｖの２ＬＴＯｎを監視できるようになる。

Ｉｃ監視
特定のＩＧＢＴ及びＳｉＣデバイスでは、製造業者は、主出力電流に比例する二次出力ピンを提供する。この出力ピンは、例えば、電流ミラー構成でパワーＦＥＴのソース電極及びゲート電極と並列に接続されたソース電極及びゲート電極を有するより小型のＦＥＴ（図示せず）のドレイン電極であることがある。この出力ピンにより、システムが、より小型のＦＥＴのドレインとグラウンドとの間に結合された低オーム抵抗器（図示せず）に二次電流を分流して、ＦＥＴを流れる全電流の関数である監視電圧を生成することが可能になる。システムによっては、主電流出力内の分流抵抗器を使用して、電流ミラー構造の代わりに使用される測定可能電圧を生成することが可能である。低オーム抵抗器又は分流抵抗器の両端の電圧出力は、比較器によって監視され、電圧がＭＣＵによって印加されるレベル（例えば、２ＬＴＯｆｆ又は２ＬＴＯｎ）に達すると、ＭＣＵはＦＥＴを完全にオフ又はオンに駆動する。

例示的なＩｃｅ監視システムを、図５に示す。このシステムは、図４に示したＭＣＵ４０２と同じであってもよいＭＣＵ５０２を含む。例示的なシステムは、図４に示したオペアンプ４０４及び比較器４０６と同じであってもよい、オペアンプドライバ回路５４０及び比較器５０６も含む。ドライバ５４０の出力信号は、ＳｉＣ ＦＥＴ５０８のゲートに結合されている。この実施態様では、ＴＬＴＯｎ及びＴＬＴＯｆｆ値及び時間は、図４を参照して上述したのと同じ態様で、ＦＥＴ又はＩＧＢＴ５０８の電流ミラー出力ＣＭからの監視された電流信号と回路設計とに基づいて、ＭＣＵによって設定される。図５は、ＦＥＴ５０８からＶｃｅを受け取り、かつ、ＭＣＵ５０２から第２の基準値を受け取るように結合された比較器５１２（想像線で示す）も含む。比較器５１２が制御装置に追加されると、制御装置はＩｃ、Ｖｃｅ、又はその両方に基づいて、ＴＬＴＯｎ、ＴＬＴＯｆｆ、又はその両方を行うことができる。

リアルタイム２ＬＴＯｆｆ及び２ＬＴＯｎ調節
この機能は、Ｖｃｅ又はＩｃｅが、比較器を始動させるレベルに達するのに要する時間の量を利用する。この時間は、ＭＣＵの内部クロック（デジタルタイマーセット、ゼロまでカウントダウンする）を使用することにより、ＭＣＵによって監視される。タイマーの「設定」値は、ＩＧＢＴ又はＳｉＣ ＦＥＴを含む回路上での二重パルス試験又は他の形式の動的試験によって得られた、ＩＧＢＴ又はＳｉＣ ＦＥＴデバイスの特性評価に基づく。

この調節を行う例示的なシステムを図６に示す。このシステムは、図６では、ＭＣＵは、ＴＬＴＯｎ若しくはＴＬＴＯｆｆの値又は時間を調節するべきかどうかを判定するために、Ｖｃｅ信号上のリンギング及びＶｃｅ電圧スパイクを監視するという点を除いては、図４に示したＭＣＵ４０２、オペアンプ４０４、及び比較器４０６と同じ態様で動作するＭＣＵ６０２、オペアンプ６０４、及び比較器６０６を含む。監視回路は、ツェナーダイオード６１０及び抵抗器６１２を含む。時間が長すぎるか又は短すぎる場合、ＭＣＵは、２ＬＴＯｆｆ又は２ＬＴＯｎレベル及び／又は時間を調節して、ＦＥＴが、異なる電圧レベルか又は異なる速度で状態を変更し、従って、オーバーシュート、ｄＩ／ｄｔ、及びスイッチング特性の効率を最適化するようにさせることができる。

この機能は、ツェナーダイオード６１０を使用して、ツェナーダイオード６１０の降伏によって規定されるレベルをＶｃｅが超えたことを、まず決定する。ツェナーダイオードは、許容可能なオーバーシュート（スパイク又はリンギング）値だけＶｃｅより大きい降伏電圧を有するように選択される。ダイオードの降伏がおきると、抵抗器６１２の両端に電圧が発生する。この電圧は、オーバーシュートが高過ぎていることを意味し、ＭＣＵは２ＬＴＯｆｆレベルを増加させるか、２ＬＴＯｆｆレベルを減少させるか、又は保持時間を増加させる。この変更は、段階的に行われて、Ｖｃｅのオーバーシュートをダイオードの降伏レベル未満のレベルに引き下げることができる。

図４〜６に示す回路は、ユニティゲイン増幅器として構成されたオペアンプをゲート駆動回路として含んでいるが、この駆動回路は、削除されても、又は異なる技術を使用して実装されてもよいことが企図されている。例えば、駆動回路は、ＭＣＵによって提供される信号が、ＦＥＴ又はＩＧＢＴのゲートを迅速に切り替えるのに十分な電流を伝達するように、ＭＣＵの内部に実装されることがある。或いは、オペアンプは、プッシュプル増幅器などの別のバッファ増幅器によって置き換えることができる。

上述した回路のいずれでも、特定のデバイスに対して使用されるべき最良の２ＬＴＯｎ及び２ＬＴＯｆｆ電位は、ＦＥＴ又はＩＧＢＴの年数又は温度に基づいて変化することがある。これらの変化を補償するために、ＭＣＵは、各パワー半導体デバイスがどの位長く使用されてきたかを測定する内部クロックを含むことがあり、また、温度センサ（例えば、サーミスタ又は熱電対（図示せず））と結合してデバイスの瞬時温度を決定することがある。これらの値を式に適用して、２ＬＴＯｎ及び／又は２ＬＴＯｆｆゲート電圧値及び遅延時間を調節して、経年劣化及び／又は温度を補償することができる。使用される特定の式は、パワー半導体デバイスの構造及び構成に依存しており、経験的に決定することができる。

図７及び８は、それぞれ図４、５、及び６に示す回路内のＭＣＵ４０２、５０２、又は６０２の動作の例を示す流れ図である。図７は、２ＬＴＯモード（２ＬＴＯｆｆ及び２ＬＴＯｎの両方）でのシステムの動作を示し、一方図８は、ＤＳＡＴ障害状態が検出された場合のシステムの動作を示す。ＤＳＡＴ状態は、図５でＩｃを監視して、ＦＥＴ又はＩＧＢＴを流れる電流が過大になるか又は突然の増加を経験する場合を判定することによって、又は、デバイスが飽和している場合のオン状態Ｖｃｅ値よりも高いオン状態値についてＶｃｅを監視するか、若しくはオン状態Ｖｃｅ値が急激な増加を示す場合のＶｃｅを監視することによって、検出することができる。ＤＳＡＴ状態を処理するための他のシステム及び方法を、図９〜１２を参照して以下に説明する。

ブロック７０２で、ＭＣＵは入力端子ＩＮ上で入力トリガーの立ち上がりエッジを検出する。この信号は、ＦＥＴがオンにされるべきであることを示す。このトリガーを検出すると、ブロック７０２で、ＭＣＵは、２ＬＴＯｎレベル及び２ＬＴＯｎタイマー値を選択することにより、２ＬＴＯｎ動作を開始する。次いで、ＭＣＵは、ドライバ回路を介してＦＥＴのゲート電極に２ＬＴＯｎレベルを印加する。ＭＣＵはまた、比較器に供給される基準値を中間Ｖｃｅ（又はＩｃ）レベルに設定し、この中間Ｖｃｅ（又はＩｃ）レベルは、ＦＥＴがオンになり得ることを示す。ブロック７０６で、ＭＣＵは２ＬＴＯｎタイマーを開始する。ブロック７０６で、タイマーが満了した（例えば、ゼロまでカウントダウンした）場合、又は、Ｖｃｅ（若しくはＩｃ）値が基準レベルに達したことを比較器が示す場合、ＭＣＵはゲート電位を完全なオン（ハイ）レベルに設定する。

ブロック７１０で、ＭＣＵは入力トリガーＩＮの立ち下がりエッジを検出して、ターンオフ動作を開始する。また、ブロック７１０で、ＭＣＵは、２ＬＴＯｆｆ動作に適切な基準レベル及び遅延時間を選択する。ブロック７１２で、ＭＣＵは、２ＬＴＯｆｆレベルがＦＥＴのゲート電極に印加されるようにし、比較器に印加される基準値を、ＦＥＴがターンオフされ得ることを示すＶｃｅ（又はＩｃ）の中間値に設定する。ブロック７１４で、ＭＣＵは２ＬＴＯｆｆタイマーを開始する。ブロック７１６で、タイマーが満了した場合、又は、Ｖｃｅ（若しくはＩｃ）値が基準レベルに達したことを比較器が示す場合、ＭＣＵはゲート電位を完全なオフ（ロー）に設定する。

図８は、ＤＳＡＴ障害状態が検出された場合の例示的な動作を示す。図８に示すアルゴリズムは、図７に示すアルゴリズムと共に用いて、ＤＳＡＴ状態が検出された場合により積極的なターンオフ動作を提供することができる。ブロック８０２で、ＤＳＡＴ状態が検出された場合、ＭＣＵは、この例では、多段階ターンオフ（ＭＬＴＯ）ゲート電圧値及び対応する遅延時間の組が選択されるようにするＤＳＡＴ状態インジケータを設定する。ブロック８０４で、ＭＣＵは、ゲート電極に印加される信号を第１のターンオフゲート電圧レベルに設定し、ブロック８０６で、タイマーを開始して第１の遅延時間をカウントダウンする。ブロック８０８で、タイマーが満了すると、ＭＣＵはゲート電位を第２の（次の）オフ電圧レベルに設定する。矢印８０７によって示すように、ブロック８０６及び８０８は、１回又は複数回繰り返されて、複数の介在レベルに対処することができる。単一の中間レベルのみが存在する可能性がある（例えば、２ＬＴＯｆｆ）ので、矢印８０７は想像線で示されている。各レベルｉ毎に、ｉ番目のタイマーがブロック８０６で開始され、このタイマーがカウントダウンすると、ブロック８０６はｉ＋１番目の出力レベル及び遅延値を設定し、ブロック８０６に分岐する。ｉ＋１番目レベルがｎ番目のレベルと同じになる場合、制御はブロック８１０に移る。ブロック８１０で、ＭＣＵがｎ番目（最後）のオフ電圧レベルを一旦選択すると、タイマーは最後の遅延値で開始する。ブロック８１２で、タイマーが最後の遅延値をカウントダウンすると、ＭＣＵはＦＥＴ又はＩＧＢＴのゲート電位を完全なオフ電圧レベルに設定する。

ＤＳＡＴ状態が検出された場合（この例では、ＳｉＣ ＦＥＴの場合）、パワー半導体固定多段階ターンオフ及びＶｃｅ（又はＶｄｓ）フィードバック制御多段階ターンオフという、ターンオフ特性を管理するために利用することができる２つの方法がある。

固定マルチレベルターンオフ
固定マルチレベルターンオフでは、ＦＥＴへのゲート信号は、固定の電圧の組を介して進められる。各電圧は、所定の（かつ場合によっては異なる）時間間隔の間、保持される。一実施態様では、レベル及び時間ステップはプログラム可能であり、特性評価手順を通じて最適化されることができる。図９は、ゲート信号９０２及びＶｄｓ９０４に対する典型的な時間及び電圧のシーケンスを示す。図９では、Ｔ０からＴ４までの値は、連続的な時間間隔を表す。図９の左側の縦軸はゲート信号に対応し、右側の縦軸はＶｄｓに対応する。時間間隔Ｔ１の間のＤＳＡＴ状態の検出に応答して（例えば、Ｖｄｓは２μｓ以内に１２Ｖまで増加する）。表１は、各イベントについての詳細を示す。

図１０は、図９及び表１に示すＭＬＴＯ動作に対するイベントのシーケンスを示す。ブロック１００２で、ＤＳＡＴ状態が検出される。上述したように、ＤＳＡＴは、パワー半導体がオン状態の場合の許容値（例えば、１２Ｖ）よりも大きなＶｄｓ値として、ＭＣＵによって検出することができる。或いは、ＤＳＡＴは、Ｖｄｓ値における急激な変化としてＭＣＵによって検出することができる。この方法の場合、ＭＣＵは、図１２を参照して以下に説明するアナログ／デジタル変換器（ＡＤＣ）を含むか又はこれに結合されることがあり、このアナログ／デジタル変換器（ＡＤＣ）はＶｄｓ信号を定期的な間隔でサンプリングし、サンプリング間隔は１０ｎｓと５００ｎｓとの間であり得る。ＤＳＡＴ状態は、連続的なサンプルが、閾値よりも大きな変化率を規定する場合に、検出され得る。

次に、ブロック１００４で、ＭＣＵはゲート信号を第１の低減レベル（例えば、１４Ｖ）に設定し、ＭＣＵに内在することがあるウォッチドッグタイマーに第１の時間間隔（Ｔ２）をロードする。表１の例に示すように、この時間値は５００ｎｓである。ブロック１００６、１００８、１０１０、１０１２、及び１０１４は、各間隔及びゲート電圧の各ステップ毎に実行されるループを形成する。この例では、Ｔ２は、ループを通る第１回目に対する現在の間隔である。

ブロック１００６で、ＭＣＵは、現在の間隔に対してタイマーを開始し、かつブロック１００８に制御を移し、ブロック１００８はタイマーを監視し、タイマーがゼロまでカウントダウンするとブロック１０１０に制御を移す。ブロック１０１０は、現在の間隔の終了時に印加されることになるゲート信号を選択する。ブロック１０１２で、ＭＣＵは、ブロック１０１０で選択されたゲート信号レベルがシーケンスの最後のレベルであるかどうかを判定する。そうではない場合、ブロック１０１４は、選択されたレベルに対応する間隔をタイマーにロードし、また、ブロック１００６に制御を移して、現在の時間間隔となる新たな時間間隔の間ゲート信号を規定の電圧で保持する。ブロック１００６〜１０１４によって規定されるループは、選択されたゲートレベル信号が最後のレベル（例えば、オフ状態）であるとブロック１０１０が判定するまで、繰り返される。これがおこると、ブロック１０１６はゲート信号をオフレベルに保持する。

図１０のブロック１００６〜１０１４によって形成されるループは、ゲート電圧を、１８Ｖのオン電圧から、１４Ｖの第１のステップ（Ｔ２の期間中）、９Ｖの第２のステップ（Ｔ３の期間中）、４Ｖの第３のステップ（Ｔ４の期間中）、最後に−４Ｖのオフ電圧へと順次進む。この流れ図は、各間隔の終了時に単一のカウンターがロードされることを示しているが、別個のカウンター（図示せず）を事前にロードして各間隔毎に始動させてもよく、或いは、２個のカウンター（図示せず）をピンポン式に使用して、一方のカウンターが次の時間間隔をロードされる間に、他方のカウンターが現在の間隔をカウントダウンすることでもよいことが、企図されている。

ＶＣＥ／ＤＳフィードバック制御多段階ターンオフ
図１１は、ＭＬＴＯシーケンスの次の電圧レベルにいつ進むかを決定するために、どのようにＶｃｅ／Ｖｄｓを監視することができるかを示す流れ図である。図１２を参照して以下に説明する例示的なシステムは、２つの比較器を使用して、過電圧スパイクがいつ所定の電圧ＶＣＨＫ１を上回り、所定の別の電圧ＶＣＨＫ２を下回るかを判定する。この低下する電圧変化は、前のステップによって引き起こされた電圧スパイクが沈静化したこと、また、ターンオフ処理の次のステップを進められることを示す。固定の時間の組を待つのではなく、システムの状態に基づいて次の電圧レベルに切り換わることにより、ＭＬＴＯ処理を最適化し、可能な限り素早くパワーデバイスをシャットダウンして起こり得る損傷を低減することができる。

ブロック１１０２に先立って、パワー半導体デバイスはオンにされる（例えば、ゲート電圧が１８Ｖになる）。ブロック１１０２で、ＭＣＵはＤＳＡＴ状態を検出する。ＭＣＵは、ブロック１００２を参照して上記で説明したのと同じ態様で、ＤＳＡＴ状態を検出することができる。ＤＳＡＴ状態が検出されるとすぐに、ＭＣＵは、ゲート信号を第１のレベル（例えば、１４Ｖ）に設定し、かつ場合によってはウォッチドッグタイマーに第１のカウントダウン値（例えば、Ｔ２）をロードすることにより、ＭＬＴＯ動作を開始する。ウォッチドッグタイマーが使用される場合、ＭＣＵはブロック１１０６でタイマーを開始する。

タイマーが使用されない場合、又は、タイマーが使用される場合にはタイマーのカウントダウンと並行して、ブロック１１１２はＶｄｓがＶＣＨＫ１よりも大きいかどうかを判定する。上述したように、ゲート電圧が低下すると、パワー半導体デバイスのチャンネル抵抗が増加し、Ｖｄｓを増加させる。ゲート電圧が低下した直後に、Ｖｄｓは電圧スパイクを示すことがある。ＶＣＨＫ１は、ゲート電圧が変化する前のＶｄｓ電圧よりも所定の量（例えば、１〜１０パーセント）だけ大きなＶｄｓ電圧である。ＶＣＨＫ２は、ＶＣＨＫ１よりも大きいが、ＶＣＨＫ１に予期される電圧スパイクを加えた電圧よりも小さい電圧値である。従って、ＶＣＨＫ２は、電圧スパイクが沈静化した後のＶｄｓに対する上限目標レベルを表す。ブロック１１１４で、ＭＣＵは、ＶｄｓがＶＣＨＫ２より小さいかどうかを判定する。比較は、ブロック１１１２では「より大きい」として、ブロック１１１４では「より小さい」として説明したが、これらの比較は、それぞれ「以上である」又は「以下である」であってもよいことが企図されている。

ウォッチドッグタイマーが使用される場合、ＶｄｓはＶＣＨＫ１以下であるとブロック１１１２が判定し、かつ、ＶｄｓはＶＣＨＫ２以上であるとブロック１１１４が判定すると、制御はブロック１１０６に移されて、タイマーを減じ続ける。タイマーが使用されない場合、ブロック１１１２及び１１１４は、条件が満たされるまでＶｄｓの値を継続的に試験する。この動作は、想像線１１１３及び１１１５によって示される。

ＶｄｓがＶＣＨＫ２未満であるとブロック１１１４が判定した後で、ブロック１１１０はゲート信号を次のレベルに設定する。ウォッチドッグタイマーが使用され、かつ、ＶｄｓはＶＣＨＫ１より大きいとブロック１１１２が判定し、かつ／又はＶｄｓはＶＣＨＫ２未満であるとブロック１１１４が判定する前にタイマーが満了すると、タイマーの満了により制御がブロック１１１０に移される。

ブロック１１１６で、ＭＣＵは、ブロック１１１０で設定されたレベルがオフ電圧であるかどうかを判定する。そうである場合、制御はブロック１１２０に移り、ブロック１１２０はパワー半導体デバイスに印加されるゲート信号をオフレベルに保持する。ブロック１１１０で印加されたレベルが最後のレベルではないとブロック１１１６が判定すると、ブロック１１１６は制御をブロック１１１８に移して、次のステップのためにＶＣＨＫ１及びＶＣＨＫ２に対する値をロードする。ウォッチドッグタイマーが使用されている場合、次の時間間隔（例えば、Ｔ３、Ｔ４、等）がブロック１１１８でタイマーにロードされる。

ウォッチドッグタイマーを使用して、比較器シーケンスの動作不良を防止することができる。立ち上がりＶｄｓがＶＣＨＫ１に達しない場合、又は後に続く立ち下がりＶｄｓがＶＣＨＫ２に達しない場合、ウォッチドッグタイマーはタイムアウトし、ゲート信号を次の電圧レベルに順序に従って進める。この状態は、ブロック１１１２で、Ｌ＊ｄＩ／ｄｔが電圧ＶＣＨＫ１に達するほど十分に高い電圧スパイクをもたらさない場合、又は、ブロック１１１４で、ＶＤＳが電圧ＶＣＨＫ２に達するほど十分に低く降下しない場合に、発生することがある。

図１２は、図１０及び図１１で説明した処理を実施するために使用することができる例示的なＭＣＵの、部分的に概略図の形態での、ブロック図である。制御ロジック１２０２は、内部タイマー１２０３と、レジスター（図示せず）と、メモリ（図示せず）と、図１０及び／又は図１１で説明した処理を実施する状態機械（図示せず）とを含む。上述したように、制御ロジックは、スタンドアローンの又は組み込みのマイクロプロセッサ、マイクロコントローラ、若しくはＤＳＰとして、実装されることがある。或いは、制御ロジックはＡＳＩＣ、ＦＰＧＡ、又はＣＰＬＤとして実装されることがある。別の代替案では、制御ロジックは離散論理回路を使用して実装されることがある。一実施態様では、制御ロジックはＭＣＵ４０２などの回路を含むことがあり、ドライバ４０４は、上記で参照した米国特許第８，９８４，１９７号明細書に記載されるシステムのＭＣＵ、インターフェースボード及びドライバボードなどの回路を含むことがある。

制御ロジックは、比較器１２０４及び１２０６によって供給されるブール出力信号を受信するように構成される。これらの比較器への一方の入力は、抵抗器Ｒ３及びＲ４を含む分圧器によって供給される、Ｖｃｅ又はＶｄｓのいずれかに比例する電圧である。抵抗器Ｒ３及びＲ４は、結合された高インピーダンス（例えば、１メガオームよりも大きい）を有するように、かつ、Ｖｃｅ／Ｖｄｓ信号の予期される範囲を、比較器１２０４及び１２０６の入力信号範囲と適合した範囲にスケール変更するように、選択される。分圧器によって供給される信号は、ＡＤＣ１２０５にも印加されて、上述したようにＭＣＵ１２０２によって監視されるデジタル化された値を生成して、ＤＳＡＴ状態の発生を判定することができる。

Ｖｃｅ／Ｖｄｓ信号の予期される範囲は、パワー半導体デバイスの切り換え時に発生する可能性がある最悪の場合の電圧スパイクを含むことが望ましい。従って、Ｒ３及びＲ４の値は、デバイスがオフにされるときのＶｃｅ／Ｖｄｓの期待値、比較器１２０４及び１２０６の入力範囲、パワー半導体デバイスを含む回路の寄生インダクタンス、及びＶｄｓに対するｄｖ／ｄｔの期待値、に依存する。

比較器１２０４及び１２０６への他方の入力は、それぞれのデジタル／アナログ変換器（ＤＡＣ）１２０８及び１２１０によって供給される。ＤＡＣ１２０８は、制御ロジック１２０２によって供給されるＶＣＨＫ１用のデジタル値をアナログ値に変換し、このアナログ値をＲ４の両端のスケール変更されたＶｃｅ／Ｖｄｓ信号と比較できるように比較器１２０４に印加する。同様に、ＤＡＣ１２１０は、制御ロジック１２０２によって供給されるＶＣＨＫ２用のデジタル値をアナログ値に変換し、このアナログ値をスケール変更されたＶｃｅ／Ｖｄｓ信号と比較できるように比較器１２０６に印加する。ＤＡＣ１２０８及び１２１０並びに比較器１２０４及び１２０６は、図１１のブロック１１１２及び１１１４を実施するために使用される。

ブロック１１１２を実施するのに加えて、比較器１２０４を使用してＤＳＡＴ状態を検出することができる。この実施態様では、ＤＡＣ１２０８に供給される値は、半導体デバイスがオンにされたときにＤＳＡＴ状態の発生を示す、Ｖｃｅ／Ｖｄｓの閾値であることがある。従って、半導体デバイスをオンにするためにトリガー信号を受信すると、制御ロジック１２０２はＤＳＡＴ閾値をＤＡＣ１２０８に印加し、ＯＮ電圧（例えば、１８Ｖ）が半導体デバイスのゲートに印加される間に比較器１２０４の出力信号を監視することがある。

図１２に示す例示的な回路は、５個のＤＡＣ１２２２、１２２４，１２２６、１２２８、及び１２３０も含む。これらのＤＡＣは、ＭＬＴＯ動作で使用されるそれぞれのゲート電圧に対応するデジタル値をＭＣＵ１２０２から受信する。ＤＡＣはこれらのデジタル値をアナログ信号に変換し、このアナログ信号はアナログマルチプレクサ１２３２に印加される。マルチプレクサは、ＭＣＵ１２０２によって供給されるＭＵＸ ＳＥＬＥＣＴ信号によって制御される。マルチプレクサ２１３２の出力信号は、２つの利得制御抵抗器Ｒ１及びＲ２によって決定される利得を有する高速演算増幅器１２３４に印加される。増幅器１２３４の出力信号は、パワー半導体デバイスのゲート電極に接続されているバッファ増幅器１２３６に印加される。演算増幅器１２３４及びバッファ回路１２３６は、図４及び図５を参照して上述した演算増幅器４０４及び５０４と同じ態様で動作する。

図１２に示す例示的な構成は５個のＤＡＣを使用しており、そのそれぞれは、制御ロジック１２０２の内部にあるそれぞれのプログラム可能レジスター（図示せず）に結合されている。これらのレジスターに記憶される値は、Ｖｃｅ／Ｖｄｓのスケール変更された値の範囲を決定するために、かつ、ＭＬＴＯの様々な段階で使用されることになる特定のゲート電圧を決定するために、パワー半導体デバイスが特性評価されるときに、決定される。これらの値は、デバイスが最初にオンにされたときに設定することができ、また、例えば、デバイスの温度及び年数に基づいて、パワー半導体デバイスの動作中に変更されることができる。別個の値をアナログマルチプレクサ１２３２に印加することにより、システムがデバイスのゲート電圧を迅速に変更することが可能になる。ＭＵＸ ＳＥＬＥＣＴ信号を供給する制御ロジック１２０２と印加されるゲート電圧との間の遅延は、高速演算増幅器１２３４及びバッファ１２３６における伝搬遅延のみである。

図１２は、ＤＡＣ１２０８、１２１０、１２２２、１２２４、１２２６、１２２８、及び１２３０をＭＣＵ制御ロジック１２０２の外部にあるものとして示しているが、これらのＤＡＣのうちの１つ又は複数がＭＣＵ制御ロジック１２０２の内部にあり、その結果、ＭＣＵはアナログマルチプレクサ１２３２に直接的に駆動信号を供給してもよいことが、企図されている。

上記で概略を述べた例示的な装置及び方法の方法態様は、例えば、ユーザコンピュータシステム、サーバコンピュータ、又は他のプログラム可能デバイスによって実行可能なソフトウェア、ファームウェア、又はマイクロコードの形式で、プログラミングで具現化することができる。技術のプログラム態様は、典型的には、ある種の機械可読媒体で運ばれるか又は具現化されている実行可能コード及び／又は関連データの形態での、「製品」又は「製造物品」とみなすことができる。「記憶装置」タイプの媒体には、ソフトウェアプログラミングのためにいつでも非一時的な記憶装置を提供することができる様々な半導体メモリ、テープドライブ、ディスクドライブなどの、コンピュータ、プロセッサ等又はそれらの関連モジュールの有形のメモリのいずれか又は全部が含まれる。ソフトウェアの全部又は一部は、時には、インターネット又は様々な他の電気通信ネットワークを介して通信することができる。そのような通信は、例えば、１つのコンピュータ又はプロセッサから別のコンピュータ又はプロセッサにソフトウェアをロードさせることができる。従って、ソフトウェア要素を運ぶことができる別のタイプの媒体には、ローカルデバイス間の物理的なインターフェース間で、有線の光学式の地上通信線ネットワークを介して、かつ様々なエアリンクを介して使用されるような、光学的な、電気的な、かつ電磁的な波が含まれる。有線の又は無線のリンク、光リンクなどの、そのような波を伝達する物理的要素も、ソフトウェアを運ぶ媒体とみなすことができる。本明細書で使用する場合、「非一時的」、「有形」、又は「記憶装置」媒体のうちの１つ又は複数に限定されない限り、コンピュータ又は機械「可読媒体」などの用語は、実行するためにプロセッサに命令を提供することに関係する任意の媒体を指す。

従って、機械可読媒体は、有形の記憶媒体、搬送波媒体、又は物理的伝送媒体を含むがこれらには限定されない多数の形態を取ることができる。非一時的記憶媒体には、例えば、任意のコンピュータ等内の記憶装置のいずれかなどの、光ディスク又は磁気ディスクが含まれる。また、非一時的記憶媒体には、例えば、コンピュータプラットフォームのメインメモリなどのダイナミックメモリなどの記憶媒体も含まれる。有形の伝送媒体には、同軸ケーブルと、コンピュータシステム内部のバスを構成するワイヤを含む銅線及び光ファイバーとが含まれる。搬送波伝送媒体は、無線周波数（ＲＦ）及び光ベースのデータ通信中に生成されるような、電気信号若しくは電磁信号、又は音響波若しくは光波の形態を取ることができる。従って、コンピュータ可読媒体の一般的な形態には、例えば、フロッピーディスク、フレキシブルディスク、ハードディスク、磁気テープ、任意の他の磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤ若しくはＤＶＤ−ＲＯＭ、任意の他の光媒体、パンチカード紙テープ、穴のパターンを有する任意の他の物理的記憶媒体、ＲＡＭ、ＰＲＯＭ及びＥＰＲＯＭ、ＦＬＡＳＨ−ＥＰＲＯＭ、任意の他のメモリチップ若しくはカートリッジ、データ若しくは命令を伝送する搬送波、そのような搬送波を伝送するケーブル若しくはリンク、又は、コンピュータがプログラミングコード及び／若しくはデータを読み出すことができる任意の他の媒体、を含む。コンピュータ可読媒体のこれらの形態の多くは、１つ又は複数の命令の１つ又は複数のシーケンスを実行のためにプロセッサに伝送することに関与することがある。

プログラム命令は、任意の所望の言語で符号化されたソフトウェア又はファームウェアの実装を含むことができる。プログラミング命令は、コンピュータシステム又はデバイスのプロセッサにアクセス可能な機械可読媒体中に組み込まれると、コンピュータシステム又はデバイスを、プログラム内で指定された動作を実行するようにカスタマイズされた特殊用途機械にする。

なお、本明細書で使用する用語及び表現は、違うように特定の意味が本明細書に記載されている場合を除いては、対応するそれぞれの調査及び研究の分野に関するそのような用語及び表現と一致する、通常の意味を有する。第１及び第２などの関係を示す用語は、単にある要素又は動作を別の要素又は動作から区別するために使用されることがあり、そのような要素又は動作間の何らかの実際のそのような関係又は順序を必ずしも必要としない又は示唆しない。用語「含む（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、又はそれらの任意の他の変形は、非排他的な包含を含むように意図されており、その結果、要素の列挙を含む工程、方法、物品、又は装置は、それらの要素を含むだけでなく、明示的に列挙されていないか又はそのような工程、方法、物品、若しくは装置に固有の、他の要素を含むことができる。「ａ」又は「ａｎ」が前に置かれる要素は、更なる制約が無ければ、その要素を含む工程、方法、物品、又は装置に追加の同一の又は類似の要素が存在することを排除するものではない。

本明細書で使用される用語「結合された」は、あるシステム要素によって生成された信号を別の「結合された」要素に伝える任意の論理的、物理的、又は電気的な接続、リンク等を指す。特に断りの無い限り、結合された要素又はデバイスは、必ずしも互いに直接的に接続されている必要はなく、信号を修正、操作、又は伝送することができる中間構成要素、要素、又は通信媒体によって分離されていてもよい。様々な結合のそれぞれは、別々の通信チャンネルとみなすことができる。

最良の形態及び／又は他の例と考えられるものについて前記で説明してきたが、その中では様々な修正を行うことができること、本明細書に開示する発明対象は様々な形態及び例で実施できること、及び、それらは多数の用途に応用することができ、その一部のみを本明細書で説明したこと、を理解されたい。本発明の概念の真の範囲内に該当する任意の及び全ての修正例及び変形例を、以降の特許請求の範囲によって特許請求することが意図されている。

Claims (33)

1. パワー半導体デバイス用のゲート駆動制御装置であって、
   トリガー信号を受信するように構成された入力端子と、前記パワー半導体デバイス用の駆動信号を供給する出力端子とを有するマスター制御部（ＭＣＵ）と、
   前記ＭＣＵに結合された出力端子と第１及び第２の入力端子とを有する比較器であって、前記第１の入力端子は前記半導体デバイスの出力信号を表す信号を受信するように結合され、前記第２の入力端子は前記ＭＣＵに結合されて前記パワー半導体デバイスの出力信号の期待値を表す目標値を受信し、前記出力端子は、前記パワー半導体デバイスの前記出力信号を表す前記信号が前記目標値よりも大きい場合には第１の値を有し、前記パワー半導体の前記出力信号を表す前記信号が前記目標値以下である場合には第２の値を有するブール出力信号を供給するように結合される、比較器と、を備え、
   前記ＭＣＵはプログラム命令を含み、前記プログラム命令は、前記ＭＣＵが、
   前記パワー半導体デバイスが第１の状態から第２の状態に変更されるべきであることを前記トリガー信号が示す場合に、前記パワー半導体デバイス用の第１の駆動信号及び前記比較器用の第１の目標値を生成し、
   前記ブール信号が前記第１の値と前記第２の値との間の第１の遷移を示すまで、前記第１の駆動信号を保持し、
   前記ブール信号の前記第１の値と前記第２の値との間の前記第１の遷移に応答して、前記第１の駆動信号とは異なる第２の駆動信号及び前記比較器への第２の目標値を供給し、
   前記ブール信号が前記第１の値と前記第２の値との間の第２の遷移を示すまで、前記第２の駆動信号を保持し、
   前記ブール信号の前記第２の遷移に応答して、前記第１及び前記第２の駆動信号とは異なる第３の駆動信号を供給するようにする、ゲート駆動制御装置。
2. 前記第１の状態は、電流が前記パワー半導体デバイスを流れるオン状態であり、前記第２の状態は、電流が前記パワー半導体デバイスを流れないオフ状態である、請求項１に記載のゲート駆動制御装置。
3. 前記第１の状態は、電流が前記パワー半導体デバイスを流れないオフ状態であり、前記第２の状態は、電流が前記パワー半導体デバイスを流れるオン状態である、請求項１に記載のゲート駆動制御装置。
4. 前記パワー半導体デバイスは、シリコンＩＧＢＴ、ＳｉＣ ＦＥＴ、ＧａＮ ＦＥＴ、ＡｌＮ ＦＥＴ、及びＢＮ ＦＥＴからなる群から選択される、請求項１に記載のゲート駆動制御装置。
5. 前記ＭＣＵに結合された出力端子と第１及び第２の入力端子とを有する更なる比較器であって、前記更なる比較器の前記第１の入力端子は前記パワー半導体デバイスの出力信号を表す信号を受信するように結合され、前記更なる比較器の前記第２の入力端子は前記パワー半導体デバイスの前記出力信号における電力変動が沈静化した後の前記パワー半導体デバイスの前記出力信号の更なる期待値を表す第１の更なる目標値を受信するように結合され、前記電力変動は前記駆動信号が変更されることから生じるものであり、前記出力端子は、前記パワー半導体デバイスの前記出力信号を表す前記信号が前記第１の更なる目標値未満である場合には第１の値を有し、前記パワー半導体の前記出力信号を表す前記信号が前記第１の更なる目標値以上である場合には第２の値を有する更なるブール出力信号を供給するように構成される、更なる比較器、を更に備え、
   前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すまで前記ＭＣＵに前記第１の駆動信号を保持させる前記プログラム命令は、更に、前記ブール信号及び前記更なるブール信号の両方が、前記第１の値と前記第２の値との間のそれぞれの第１の遷移を示すまで、前記ＭＣＵに前記第１の駆動信号を保持させ、
   前記ブール信号の前記第１の値と前記第２の値との間の前記第１の遷移に応答して、前記ＭＣＵに、前記第１の駆動信号とは異なる第２の駆動信号と前記比較器への第２の目標値とを供給させる前記プログラム命令は、更に、前記ＭＣＵに、第２の更なる目標信号を前記更なる比較器に供給させ、
   前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すまで前記ＭＣＵに前記第２の駆動信号を保持させる前記プログラム命令は、更に、前記ブール信号及び前記更なるブール信号の両方が、前記第１の値と前記第２の値との間のそれぞれの第２の遷移を示すまで、前記ＭＣＵに前記第２の駆動信号を保持させる、請求項１に記載のゲート駆動制御装置。
6. 前記ＭＣＵは第１、第２、及び第３の駆動出力端子を含み、前記第１の駆動出力端子は前記第１の駆動信号を供給し、前記第２の駆動出力端子は前記第２の駆動信号を供給し、前記第３の駆動出力端子は前記第３の駆動信号を供給し、
   前記ゲート駆動制御装置はマルチプレクサを更に備え、前記マルチプレクサは、前記ＭＣＵの前記第１、前記第２、及び前記第３の駆動出力端子にそれぞれ結合された第１、第２、及び第３の入力端子と、前記パワー半導体デバイスに前記駆動信号を供給するように結合された出力端子と、制御信号を受信するために前記ＭＣＵに結合された制御端子と、を有し、
   前記プログラム命令は、前記ＭＣＵが、
   前記ＭＣＵが前記トリガー信号を受信するのに応答して前記マルチプレクサを制御して前記第１の駆動信号を供給し、
   前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すときに、前記マルチプレクサを制御して前記第２の駆動信号を供給し、
   前記ブール信号の前記第１の値と前記第２の値との間の前記遷移に応答して、前記マルチプレクサを制御して前記第３の駆動信号を供給するようにする、請求項１に記載のゲート駆動制御装置。
7. 前記ＭＣＵによってカウントダウン値に設定されるように構成されたタイマーであって、前記カウントダウン値がゼロまでカウントダウンされたときに信号を前記ＭＣＵに供給するタイマー、を更に備え、
   前記ＭＣＵに前記第１の駆動信号及び前記第１の目標値を生成させる前記プログラム命令は、更に、前記ＭＣＵが第１のカウントダウン値を前記タイマーに供給するようにし、
   前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すまで前記ＭＣＵに前記第１の駆動信号を保持させる前記プログラム命令は、更に、前記タイマー値が前記第１のカウントダウン値をゼロまでカウントするのと、又は、前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すのとの、早い方が発生するまで、前記ＭＣＵに前記第１の駆動信号を保持させ、
   前記ＭＣＵに前記第２の駆動信号及び前記第２の目標値を供給させる前記プログラム命令は、更に、前記ＭＣＵが第２のカウントダウン値を前記タイマーに供給するようにし、
   前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すまで前記ＭＣＵに前記第２の駆動信号を保持させる前記プログラム命令は、更に、前記タイマー値が前記第２のカウントダウン値をゼロまでカウントするのと、又は、前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すのとの、早い方が発生するまで、前記ＭＣＵに前記第２の駆動信号を保持させる、請求項１に記載のゲート駆動制御装置。
8. パワー半導体デバイス用のゲート駆動制御装置であって、
   前記パワー半導体デバイスが非飽和（ＤＳＡＴ）状態を経験していることを示すＤＳＡＴ信号を受信するように構成された第１の入力端子と、前記パワー半導体デバイス用の駆動信号を供給する出力端子とを有するマスター制御部（ＭＣＵ）と、
   前記ＭＣＵに結合された出力端子と第１及び第２の入力端子とを有する比較器であって、前記第１の入力端子は前記パワー半導体デバイスの出力信号を表す信号を受信するように結合され、前記第２の入力端子は、前記ＭＣＵから前記パワー半導体デバイスの前記出力信号の期待値を表す目標値を受信し、かつ、前記パワー半導体デバイスの前記出力信号を表す前記信号が前記目標値よりも大きい場合には第１の値を有し、前記パワー半導体の前記出力信号を表す前記信号が前記目標値以下である場合には第２の値を有するブール出力信号を前記出力端子において供給するように結合される、比較器と、を備え、
   前記ＭＣＵはプログラム命令を含み、前記プログラム命令は、前記ＭＣＵが、
   前記パワー半導体デバイスがＤＳＡＴ状態を経験していることを前記ＤＳＡＴ信号が示す場合に、前記パワー半導体デバイス用の第１の駆動信号及び前記比較器用の第１の目標値を生成し、
   前記ブール信号が前記第１の値と前記第２の値との間の第１の遷移を示すまで、前記第１の駆動信号を保持し、
   前記ブール信号の前記第１の値と前記第２の値との間の前記第１の遷移に応答して、前記第１の駆動信号とは異なる第２の駆動信号及び前記比較器への第２の目標値を供給し、
   前記ブール信号が前記第１の値と前記第２の値との間の第２の遷移を示すまで、前記第２の駆動信号を保持し、
   前記ブール信号の前記第２の遷移に応答して、前記第１及び前記第２の駆動信号とは異なる第３の駆動信号を供給するようにする、ゲート駆動制御装置。
9. 前記パワー半導体デバイスは、シリコンＩＧＢＴ、ＳｉＣ ＦＥＴ、ＧａＮ ＦＥＴ、ＡｌＮ ＦＥＴ、及びＢＮ ＦＥＴからなる群から選択される、請求項８に記載のゲート駆動制御装置。
10. 更なる比較器であって、前記更なる比較器は前記ＭＣＵから第１の更なる目標値を受信するように結合され、前記第１の更なる目標値は前記パワー半導体デバイスの前記出力信号における電力変動が沈静化した後の前記パワー半導体デバイスの前記出力信号の第１の更なる期待値を表し、前記電力変動は前記駆動信号が変更されることから生じるものであり、また前記更なる比較器は、前記パワー半導体デバイスの前記出力信号が前記更なる期待値未満である場合には第１の値を有し、前記パワー半導体の前記出力信号が前記更なる期待値以上である場合には第２の値を有する更なるブール出力信号を供給するように結合される、更なる比較器、を更に備え、
    前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すまで前記ＭＣＵに前記第１の駆動信号を保持させる前記プログラム命令は、更に、前記ブール信号及び前記更なるブール信号の両方が、前記第１の値と前記第２の値との間のそれぞれの第１の遷移を示すまで、前記ＭＣＵに前記第１の駆動信号を保持させ、
    前記ブール信号の前記第１の値と前記第２の値との間の前記第１の遷移に応答して、前記ＭＣＵに、前記第１の駆動信号とは異なる第２の駆動信号と前記比較器への第２の目標値とを供給させる前記プログラム命令は、更に、前記ＭＣＵに、第２の更なる目標信号を前記更なる比較器に供給させ、
    前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すまで前記ＭＣＵに前記第２の駆動信号を保持させる前記プログラム命令は、更に、前記ブール信号及び前記更なるブール信号の両方が、前記第１の値と前記第２の値との間のそれぞれの第２の遷移を示すまで、前記ＭＣＵに前記第２の駆動信号を保持させる、請求項８に記載のゲート駆動制御装置。
11. 前記ＭＣＵは第１、第２、及び第３の駆動出力端子を含み、前記第１の駆動出力端子は前記第１の駆動信号を供給し、前記第２の駆動出力端子は前記第２の駆動信号を供給し、前記第３の駆動出力端子は前記第３の駆動信号を供給し、
    前記ゲート駆動制御装置はマルチプレクサを更に備え、前記マルチプレクサは、制御入力端子と、前記ＭＣＵの前記第１、前記第２、及び前記第３の駆動出力端子にそれぞれ結合された第１、第２、及び第３の信号入力端子と、前記マルチプレクサの前記制御端子に印加された選択制御信号に応答して、前記パワー半導体デバイスに前記第１、前記第２、及び前記第３の駆動信号のうちの選択された信号を供給するように結合された出力端子と、を有し、
    前記プログラム命令は、
    前記ＭＣＵが前記ＤＳＡＴ信号を受信するのに応答するときに、前記ＭＣＵが前記マルチプレクサを制御して前記第１の駆動信号を選択するようにし、
    前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すときに、前記ＭＣＵが前記マルチプレクサを制御して前記第２の駆動信号を選択するようにし、
    前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すときに、前記ＭＣＵが前記マルチプレクサを制御して前記第３の駆動信号を選択するようにする、請求項８に記載のゲート駆動制御装置。
12. 前記ＭＣＵによってカウントダウン値に設定されるように構成されたタイマーであって、前記カウントダウン値がゼロまでカウントダウンされたときに信号を前記ＭＣＵに供給するタイマー、を更に備え、
    前記ＭＣＵに前記第１の駆動信号及び前記第１の目標値を生成させる前記プログラム命令は、更に、前記ＭＣＵが第１のカウントダウン値を前記タイマーに供給するようにし、
    前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すまで前記ＭＣＵに前記第１の駆動信号を保持させる前記プログラム命令は、更に、前記タイマー値が前記第１のカウントダウン値をゼロまでカウントするのと、又は、前記ブール信号が前記第１の値と前記第２の値との間の前記第１の遷移を示すのとの、早い方が発生するまで、前記ＭＣＵに前記第１の駆動信号を保持させ、
    前記ＭＣＵに前記第２の駆動信号及び前記第２の目標値を供給させる前記プログラム命令は、更に、前記ＭＣＵが第２のカウントダウン値を前記タイマーに供給するようにし、
    前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すまで前記ＭＣＵに前記第２の駆動信号を保持させる前記プログラム命令は、更に、前記タイマー値が前記第２のカウントダウン値をゼロまでカウントするのと、又は、前記ブール信号が前記第１の値と前記第２の値との間の前記第２の遷移を示すのとの、早い方が発生するまで、前記ＭＣＵに前記第２の駆動信号を保持させる、請求項８に記載のゲート駆動制御装置。
13. パワー半導体デバイス用のゲート駆動制御装置であって、
    非飽和（ＤＳＡＴ）信号を受信するように構成された非飽和（ＤＳＡＴ）入力端子と、ＤＳＡＴ比較値を提供するように構成された出力端子と、前記パワー半導体デバイス用の駆動信号を供給する出力端子とを有するマスター制御部（ＭＣＵ）と、
    ＤＳＡＴ状態の発生を判定するために前記パワー半導体デバイスに結合されたＤＳＡＴ検出器と、を備え、
    前記ＭＣＵはプログラム命令を含み、前記プログラム命令は、前記ＭＣＵが、
    ＤＳＡＴ状態が発生した場合に前記パワー半導体デバイス用の第１の駆動信号を生成し、
    第１の所定の時間間隔の間、前記第１の駆動信号を保持し、
    前記第１の所定の時間間隔の終了時に、前記第１の駆動信号とは異なる第２の駆動信号を供給し、
    第２の所定の時間の間、前記第２の駆動信号を保持し、
    前記第２の所定の時間間隔の終了時に、前記第１及び前記第２の駆動信号とは異なる第３の駆動信号を供給するようにする、ゲート駆動制御装置。
14. 前記ＤＳＡＴ検出器は、前記パワー半導体デバイスの出力信号を表す信号を受信するように結合された第１の入力端子と、ＤＳＡＴ比較値を受信するために前記ＭＣＵに結合された第２の入力端子と、前記ＭＣＵのＤＳＡＴ入力端子に結合された出力端子と、を有する比較器を備える、請求項１３に記載のゲート駆動制御装置。
15. 前記ＤＳＡＴ検出器は、前記パワー半導体デバイスの前記出力信号を表す信号の連続するデジタルサンプルを供給するように結合されたアナログ／デジタル変換器（ＡＤＣ）を含み、前記プログラム命令は、前記ＭＣＵが、前記連続するサンプルの変化率を算出し、前記算出された変化率が閾値よりも大きい場合にＤＳＡＴ状態を示すようにする、請求項１３に記載のゲート駆動制御装置。
16. 前記パワー半導体デバイスは、シリコンＩＧＢＴ、ＳｉＣ ＦＥＴ、ＧａＮ ＦＥＴ、ＡｌＮ ＦＥＴ、及びＢＮ ＦＥＴからなる群から選択される、請求項１３に記載のゲート駆動制御装置。
17. パワー半導体デバイス用のゲート駆動制御装置であって、
    基準入力端子と、前記パワー半導体デバイスの出力信号を受信するように結合された信号入力端子と、出力端子と、を有する比較器であって、前記信号入力端子に印加された信号の値が前記基準入力端子に印加された基準値未満である場合には第１の状態になり、前記信号入力端子に印加された前記信号の前記値が前記基準入力端子に印加された前記基準値以上である場合には第２の状態になるブール出力信号を供給する、比較器と、
    ターンオフ・トリガー信号を受信するように構成された第１の入力端子と、前記比較器によって供給される前記ブール信号を受信するように構成された第２の入力端子と、非飽和（ＤＳＡＴ）信号を受信するように構成された第３の入力端子と、前記パワー半導体デバイス用の駆動信号を供給するように構成された第１の出力端子と、前記比較器の前記基準入力端子に前記基準値を供給するように構成された第２の出力端子と、を有するマスター制御部（ＭＣＵ）と、を備え、
    前記ＭＣＵはプログラム命令を含み、前記プログラム命令は、前記ＭＣＵが、
    前記パワー半導体デバイスがオフにされるべきであることを前記トリガー信号が示す場合、前記パワー半導体デバイス用の第１の中間駆動信号を生成し、
    前記パワー半導体デバイスが非飽和を経験していることを前記ＤＳＡＴ信号が示す場合、前記第１の駆動信号とは異なる第２の中間駆動信号を生成し、
    前記パワー半導体デバイスからの前記出力信号が変化したことを前記ブール信号が示す場合、前記パワー半導体用の最終駆動信号を生成するようにする、ゲート駆動制御装置。
18. 前記比較器の前記信号入力端子は前記パワー半導体デバイスの両端の電圧を表す電圧信号を受信するように結合され、前記プログラム命令は、前記パワー半導体の前記出力信号が前記基準値よりも大きい場合に、前記ＭＣＵが前記最終駆動信号を生成するようにする、請求項１７に記載のゲート駆動制御装置。
19. 前記比較器の前記信号入力端子は前記パワー半導体デバイスを流れる電流を表す電圧信号を受信するように結合され、前記プログラム命令は、前記パワー半導体の前記出力信号が前記基準値よりも小さい場合に、前記ＭＣＵが前記最終駆動信号を生成するようにする、請求項１７に記載のゲート駆動制御装置。
20. 更なる基準入力端子と、前記パワー半導体デバイスの両端の電圧を表す電圧信号を受信するように結合された更なる信号入力端子と、更なる出力端子と、を有する更なる比較器であって、前記半導体デバイスの両端の前記電圧が前記更なる基準入力端子に印加された値よりも小さくなる場合に、第１の値から第２の値に状態を変更する更なるブール出力信号を供給する、更なる比較器と、を更に備え、
    前記比較器の前記入力端子に印加された前記信号が前記基準値未満であることを前記ブール信号が示す場合、又は、前記更なる比較器の前記更なる入力端子に印加された更なる信号が前記更なる基準値よりも大きい場合、前記プログラム命令は更に、前記ＭＣＵが前記最終駆動信号を生成するようにする、請求項１９に記載のゲート駆動制御装置。
21. 前記プログラム命令は更に、前記ＭＣＵが、前記第１の中間駆動信号が生成される場合には第１の値にタイマーを設定し、前記第２の中間駆動信号が生成される場合には第２の値にタイマーを設定するようにし、また、前記ブール信号の前記状態に関わりなく、前記タイマーが満了すると、前記ＭＣＵが前記最終駆動信号を生成するようにする、請求項１７に記載のゲート駆動制御装置。
22. 前記ＭＣＵに前記パワー半導体デバイスの温度を表す信号を供給するように結合された温度センサを更に備え、
    前記プログラム命令は更に、前記パワー半導体デバイスの前記温度の変化に応答して、前記ＭＣＵが前記基準値を変更するようにする、請求項１７に記載のゲート駆動制御装置。
23. 前記パワー半導体デバイスは、シリコンＩＧＢＴ、ＳｉＣ ＦＥＴ、ＧａＮ ＦＥＴ、ＡｌＮ ＦＥＴ、及びＢＮ ＦＥＴからなる群から選択される、請求項１７に記載のゲート駆動制御装置。
24. パワー半導体デバイス用のゲート駆動制御装置であって、
    基準入力端子と、前記パワー半導体デバイスの出力信号を受信するように結合された信号入力端子と、出力端子と、を有する比較器であって、前記信号入力端子に印加された信号の値が前記基準入力端子に印加された基準値未満である場合には第１の状態になり、前記信号入力端子に印加された前記信号の前記値が前記基準入力端子に印加された前記基準値以上である場合には第２の状態になるブール出力信号を供給する、比較器と、
    立ち上がりエッジ及び立ち下がりエッジを有するトリガーパルスを受信するように構成された第１の入力端子と、前記比較器によって供給される前記ブール信号を受信するように構成された第２の入力端子と、前記パワー半導体デバイス用の駆動信号を供給するように構成された第１の出力端子と、前記比較器に前記基準値を供給するように構成された第２の出力端子と、を有するマスター制御部（ＭＣＵ）と、を備え、
    前記ＭＣＵはプログラム命令を含み、前記プログラム命令は、前記ＭＣＵが、
    前記トリガーパルスの前記立ち上がりエッジの検出に応答して、第１の基準値及び前記パワー半導体デバイス用の第１の駆動信号を生成し、前記第１の駆動信号は前記パワー半導体デバイスを部分的にオンにする傾向があり、
    前記ブール信号が前記第１の状態と前記第２の状態との間で変化する場合、前記パワー半導体デバイス用の第２の駆動信号を生成し、前記第２の駆動信号は前記パワー半導体デバイスを完全にオンにする傾向があり、
    前記トリガーパルスの前記立ち下がりエッジに応答して、第２の基準値及び前記パワー半導体デバイス用の第３の駆動信号を生成し、前記第３の駆動信号は前記パワー半導体デバイスを部分的にオフにする傾向があり、
    前記ブール信号が前記第２の状態と前記第１の状態との間で変化する場合、前記パワー半導体デバイス用の第４の駆動信号を生成するようにし、前記第４の駆動信号は前記パワー半導体デバイスを完全にオフにする傾向がある、ゲート駆動制御装置。
25. 前記比較器の前記信号入力端子は前記パワー半導体デバイスの両端の電圧を表す電圧信号を受信するように結合され、前記プログラム命令は、前記パワー半導体の前記出力信号が前記基準値よりも大きい場合に、前記ＭＣＵが前記第４の駆動信号を生成するようにする、請求項２４に記載のゲート駆動制御装置。
26. 前記比較器の前記信号入力端子は前記パワー半導体デバイスを流れる電流を表す電圧信号を受信するように構成され、前記プログラム命令は、前記パワー半導体の前記出力信号が前記基準値よりも小さい場合に、前記ＭＣＵが前記第４の駆動信号を生成するようにする、請求項２４に記載のゲート駆動制御装置。
27. 更なる基準入力端子と、前記パワー半導体デバイスの両端の電圧を表わす電圧信号を受信するように結合された更なる信号入力端子と、を有する更なる比較器であって、前記更なる信号入力端子に印加された電圧信号の値が前記更なる基準入力端子に印加された更なる値未満である場合には第１の状態になり、前記信号入力端子に印加された前記電圧信号の前記値が前記更なる基準入力端子に印加された前記更なる値以上である場合には第２の状態になる更なるブール出力信号を供給する、更なる比較器を更に備え、
    前記プログラム命令は更に、前記ＭＣＵが、
    前記ブール信号又は前記更なるブール信号のいずれかが前記第１の状態と前記第２の状態との間で変化する場合、前記第２の駆動信号を生成し、
    前記ブール信号又は前記更なるブール信号のいずれかが前記第２の状態と前記第１の状態との間で変化する場合、前記第４の駆動信号を生成するようにする、請求項２６に記載のゲート駆動制御装置。
28. 前記プログラム命令は更に、前記ＭＣＵが、
    前記第１の駆動信号が生成された場合にタイマーを第１の値に設定し、
    前記ブール信号の前記状態に関わりなく、前記タイマーが満了した場合に、前記第２の駆動信号を生成し、
    前記第３の駆動信号が生成された場合に、前記タイマーを第２の値に設定し、
    前記ブール信号の前記状態に関わりなく、前記タイマーが満了した場合に、前記第４の駆動信号を生成するようにする、請求項２４に記載のゲート駆動制御装置。
29. 前記ＭＣＵに前記パワー半導体デバイスの温度を表す信号を供給するように結合された温度センサを更に備え、
    前記プログラム命令は更に、前記パワー半導体デバイスの前記温度の変化に応答して、前記ＭＣＵが前記第１及び前記第２の基準値のうちの少なくとも１つを変更するようにする、請求項２４に記載のゲート駆動制御装置。
30. 前記パワー半導体デバイスは、シリコンＩＧＢＴ、ＳｉＣ ＦＥＴ、ＧａＮ ＦＥＴ、ＡｌＮ ＦＥＴ、及びＢＮ ＦＥＴからなる群から選択される、請求項２４に記載のゲート駆動制御装置。
31. 更なる基準入力端子と、前記パワー半導体デバイスの前記出力信号を受信するように結合された更なる信号入力端子と、更なる出力端子と、を有する更なる比較器であって、前記更なる信号入力端子に印加された信号の値が前記更なる基準入力端子に印加された基準値未満である場合には第１の状態になり、前記更なる信号入力端子に印加された前記信号の前記値が前記更なる基準入力端子に印加された前記基準値以上である場合には第２の状態になる更なるブール出力信号を供給する、更なる比較器を更に含み、
    前記プログラム命令は、前記更なるブール信号が前記第２の状態と前記第１の状態との間で変化する場合、前記ＭＣＵが、前記比較器に前記第１の基準値を印加し、前記更なる比較器に前記第２の基準値を印加し、かつ、前記第４の駆動信号を生成するようにする、請求項２４に記載のゲート駆動制御装置。
32. マスター制御部（ＭＣＵ）によってパワー半導体デバイスを制御する方法であって、該方法は、
    前記ＭＣＵによって、前記パワー半導体デバイスの両端の電圧又は前記パワー半導体デバイスを流れる電流を判定するステップと、
    前記パワー半導体デバイスの両端の前記電圧又は前記パワー半導体デバイスを流れる前記電流が所定のレベル以下であることに応答して、
    前記ＭＣＵによって、電圧レベルの第１のセットを含むマルチレベルターンオン/オフ（ＭＬＴＯ）信号の第１のセットを選択するステップと、
    前記ＭＣＵによって、前記ＭＬＴＯ信号の第１のセットで前記パワー半導体デバイスを駆動するステップであって、
    前記パワー半導体デバイスをオフにするために、第１の期間に渡って段階的に減少する、又は、
    前記パワー半導体デバイスをオンにするために、前記第１の期間に渡って段階的に増加するように行なわれるものである、駆動するステップと、
    前記パワー半導体デバイスの両端の前記電圧又は前記パワー半導体デバイスを流れる前記電流が所定のレベルよりも大きいことに応答して、
    前記ＭＣＵによって、電圧レベルの第２のセットを含むＭＬＴＯ信号の第２のセットを選択するステップと、
    前記ＭＣＵによって、前記ＭＬＴＯ信号の第２のセットで前記パワー半導体デバイスを駆動するステップであって、
    前記パワー半導体デバイスをオフにするために、第２の期間に渡って段階的に減少する、又は、
    前記パワー半導体デバイスをオンにするために、前記第２の期間に渡って段階的に増加するように行われるものである、駆動するステップと、を含み、
    前記ＭＬＴＯ信号の第１のセットは、前記ＭＬＴＯ信号の第２のセットとは異なる、方法。
33. パワー半導体デバイス用のゲート駆動制御装置であって、
    第１の信号プロファイルを記憶したメモリと、
    パワー半導体デバイスが非飽和動作を経験しているという指示に応答して、前記パワー半導体デバイスをオフにするために、前記第１の信号プロファイルによって指定された第１の電圧レベルを示す段階的に減少する駆動信号を生成するように構成された制御ロジックと、を備えるゲート駆動制御装置。

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