JP2021093889A

JP2021093889A - ゲート駆動回路

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Publication number: JP2021093889A
Application number: JP2019224747A
Authority: JP
Inventors: 卓司山田; Takuji Yamada
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-12-12
Filing date: 2019-12-12
Publication date: 2021-06-17
Anticipated expiration: 2039-12-12
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Abstract

【課題】サージ電圧を抑制するとともにスイッチング損失を低減する。【解決手段】ゲート駆動回路であって、ターンオフ前にスイッチング素子の主電極間に流れる主電流を検出する電流検出回路と、前記電流検出回路で検出された前記主電流に基づいて基準値を設定する基準値設定回路と、前記スイッチング素子のゲートの放電経路の電気抵抗を変更するゲート抵抗変更回路を有する。前記ゲート抵抗変更回路が、前記ゲート電圧と前記主電流のいずれかである参照値が基準値以上の期間では前記電気抵抗を第１値に制御し、前記参照値が前記基準値未満の期間では前記電気抵抗を前記第１値よりも低い第２値に制御する。前記基準値設定回路が、前記電流検出回路で検出された前記主電流が高いほど、前記基準値を高い値に設定する。【選択図】図２

Description

本明細書に開示の技術は、ゲート駆動回路に関する。

特許文献１に開示のゲート駆動回路は、スイッチング素子のゲートを放電してそのゲート電圧を低下させることによって、スイッチング素子をターンオフする。このゲート駆動回路は、ターンオフの初期にゲート電圧の低下速度を検出し、その低下速度に応じて放電経路の電気抵抗を変更する。これによって、スイッチング素子の主電極間に印加されるサージ電圧を適切に制御する。

特開２００９−２７３０７１号公報

特許文献１の技術では、サージ電圧が発生してから主電極間の電圧が安定するまでの期間に放電経路の電気抵抗を変更しない。このため、当該期間において主電極間に流れる電流の低下速度が遅く、スイッチング素子で生じるスイッチング損失が大きい。本明細書では、サージ電圧を抑制するとともにスイッチング損失を低減する技術を提案する。

本明細書が開示するゲート駆動回路は、スイッチング素子のゲートを放電して前記スイッチング素子のゲート電圧を低下させることによって前記スイッチング素子をターンオフする。このゲート駆動回路は、電流検出回路と、基準値設定回路と、ゲート抵抗変更回路を有する。前記電流検出回路は、ターンオフ前に前記スイッチング素子の主電極間に流れる主電流を検出する。前記基準値設定回路は、前記電流検出回路で検出された前記主電流に基づいて基準値を設定する。前記ゲート抵抗変更回路は、前記ゲートの放電経路の電気抵抗を変更する。前記ゲート抵抗変更回路は、前記スイッチング素子をターンオフするときに、前記ゲート電圧と前記主電流のいずれかである参照値が基準値以上の期間では前記電気抵抗を第１値に制御し、前記参照値が前記基準値未満の期間では前記電気抵抗を前記第１値よりも低い第２値に制御する。前記スイッチング素子をターンオフするときに、前記スイッチング素子の前記主電極間の主電圧が、第１電圧から第２電圧まで上昇し、その後、前記第２電圧から前記第１電圧よりも高い第３電圧まで低下して安定するように変化する。前記電気抵抗の前記第１値から前記第２値への切り換えが、前記主電圧が前記第２電圧となるタイミングと前記主電圧が前記第３電圧で安定するタイミングの間の期間内に実行される。前記基準値設定回路が、前記電流検出回路で検出された前記主電流が高いほど、前記基準値を高い値に設定する。

このゲート駆動回路では、放電経路の電気抵抗の第１値から第２値への切り換えが、主電圧が第２電圧となるタイミングと主電圧が第３電圧で安定するタイミングの間の期間内に実行される。このため、主電圧が第２電圧となるタイミング（すなわち、サージ電圧が発生するタイミング）では、放電経路の電気抵抗が第１値（すなわち、高い抵抗値）に設定されている。このため、過大なサージ電圧の発生が抑制される。また、その後、主電圧が第３電圧で安定するまでの間に、放電経路の電気抵抗が第１値から第２値（低い抵抗値）に切り換えられる。このため、サージ電圧の発生後に、主電流が速やかに減少する。このため、スイッチング損失が抑制される。また、上述した放電経路の電気抵抗の切り換えは、参照値（ゲート電圧と主電流のいずれか一方）と基準値とを比較することによって実行される。ターンオフ中に、参照値は減少する。基準値が適切な値に設定されていれば、参照値が基準値よりも低くなったときに放電経路の電気抵抗を切り換えることで、上述した期間内に放電経路の電気抵抗を切り換えることができる。ここで、スイッチング素子のターンオフ時に主電流が低下を開始するタイミングは、ターンオフ前の主電流の大きさによって変化する。ターンオフ前の主電流が大きいほど、主電流が早いタイミングで低下を開始する。このため、ターンオフ前の主電流が大きいほど、サージ電圧が発生するタイミングが早くなる。このゲート駆動回路では、ターンオフ前の主電流が大きいほど、基準値を高い値に設定する。このため、ターンオフ前の主電流が大きいほど、放電経路の電気抵抗を第１値から第２値に切り換えるタイミングが早くなる。このため、サージ電圧の発生するタイミングが早いほど、放電経路の電気抵抗を切り換えるタイミングが早くなる。このように、ターンオフ前の主電流の大きさに応じて基準値を設定することで、サージ電圧の発生タイミングに応じて放電経路の電気抵抗を切り換えるタイミングを設定することができる。したがって、このゲート駆動回路によれば、ターンオフ前の主電流の大きさが異なる場合であっても、適切なタイミングで放電経路の電気抵抗の切り換えを実行することができる。

インバータ回路の回路図。実施例１のゲート駆動回路の回路図。実施例１のターンオフ処理を示すフローチャート。実施例１のターンオフ処理における各値の変化を示すグラフ。基準値Ｖｇｂの算出方法を示す表。電流Ｉｄｓ１８とゲート電圧Ｖｇ１８の関係を示すグラフ。ゲート電圧Ｖｇ１８と電流Ｉｄｓ１８の温度特性を示すグラフ。実施例２のゲート駆動回路の回路図。実施例２のターンオフ処理における各値の変化を示すグラフ。

図１に示すインバータ回路１０は、高電位配線１２と低電位配線１４の間に接続された３つの直列回路１７を有している。各直列回路１７は、高電位配線１２と低電位配線１４の間に接続された２つのＦＥＴ（field effect transistor）１８を有している。各ＦＥＴ１８は、ｎチャネル型である。各直列回路１７において、ＦＥＴ１８ａのドレインが高電位配線１２に接続されており、ＦＥＴ１８ａのソースがＦＥＴ１８ｂのドレインに接続されており、ＦＥＴ１８ｂのソースが低電位配線１４に接続されている。インバータ回路１０は、３つの中間配線１６を有している。各中間配線１６の一端は、対応する直列回路１７のＦＥＴ１８ａのソース（すなわち、ＦＥＴ１８ｂのドレイン）に接続されている。各中間配線１６の他端は、モータ１１に接続されている。各ＦＥＴ１８のゲートに、ゲート駆動回路３０が接続されている。ゲート駆動回路３０は、ＦＥＴ１８を制御する。高電位配線１２と低電位配線１４の間には、外部から直流電圧が印加される。インバータ回路１０は、外部から供給される直流電力を交流電力に変換し、交流電力をモータ１１に供給する。

図２は、１つのＦＥＴ１８と、そのＦＥＴ１８を制御するゲート駆動回路３０を示している。図２に示すように、ゲート駆動回路３０は、電流センス抵抗３２と、温度センスダイオード３４と、制御ＩＣ４０と、ゲート充電回路４４と、ゲート放電回路５０を有している。

電流センス抵抗３２は、ＦＥＴ１８と同一の半導体基板内に設けられた電流センスＦＥＴ１９に接続されている。電流センスＦＥＴ１９のドレインはＦＥＴ１８のドレインに接続されている。電流センスＦＥＴ１９のゲートはＦＥＴ１８のゲートに接続されている。電流センスＦＥＴ１９のソースは、電流センス抵抗３２を介してＦＥＴ１８のソースに接続されている。電流センスＦＥＴ１９は、ＦＥＴ１８と同時にオン‐オフする。電流センスＦＥＴ１９は、ＦＥＴ１８よりも小型である。したがって、電流センスＦＥＴ１９には、ＦＥＴ１８に流れるドレイン‐ソース間電流Ｉｄｓ１８よりも小さく、電流Ｉｄｓ１８に比例する電流Ｉｄｓ１９が流れる。電流Ｉｄｓ１９は、電流センス抵抗３２に流れる。したがって、電流センス抵抗３２の両端間の電圧Ｖｓｅｎは、ＦＥＴ１８の電流Ｉｄｓ１８に比例する。

温度センスダイオード３４は、ＦＥＴ１８の近傍に配置されている。温度センスダイオード３４には、定電流源３６が接続されている。定電流源３６は、温度センスダイオード３４に一定電流を流す。温度センスダイオード３４の温度は、ＦＥＴ１８の温度Ｔ１８と略等しい。温度センスダイオード３４の順方向電圧降下は、ＦＥＴ１８の温度Ｔ１８によって変化する。なお、図２では、温度センスダイオード３４を１つのダイオードにより示しているが、温度センスダイオード３４が直列に接続された複数のダイオードによって構成されていてもよい。

制御ＩＣ４０には、外部からＰＷＭ信号が入力される。制御ＩＣ４０は、ＰＷＭ信号に基づいてＦＥＴ１８をオンするかオフするかを指令する指令値を生成し、その指令値をゲート充電回路４４とゲート放電回路５０に送信する。

ゲート充電回路４４は、制御ＦＥＴ４６とゲートオン抵抗４８を有している。制御ＦＥＴ４６は、ｎチャネル型である。制御ＦＥＴ４６のソースは、電圧ＶＨが印加された配線４９に接続されている。電圧ＶＨは、ＦＥＴ１８の低下開始閾値よりも高い電位である。制御ＦＥＴ４６のドレインは、ゲートオン抵抗４８を介してＦＥＴ１８のゲートに接続されている。制御ＦＥＴ４６のゲートは、制御ＩＣ４０に接続されている。制御ＦＥＴ４６は、制御ＩＣ４０から入力される指令値に応じてスイッチングする。制御ＦＥＴ４６がオンすると、配線４９から制御ＦＥＴ４６とゲートオン抵抗４８を介してＦＥＴ１８のゲートに向かってゲート電流が流れ、ＦＥＴ１８のゲートが充電される。

ゲート放電回路５０は、第１制御ＦＥＴ５２、第１ゲートオフ抵抗５４、コンデンサ５５、第２制御ＦＥＴ５６、第２ゲートオフ抵抗５８、ＡＮＤ回路６０、コンパレータ６２、及び、基準値算出部６４を有している。

第１制御ＦＥＴ５２は、ｎチャネル型である。第１制御ＦＥＴ５２のドレインは、第１ゲートオフ抵抗５４を介してＦＥＴ１８のゲートに接続されている。第１ゲートオフ抵抗５４に対して並列に、コンデンサ５５が接続されている。なお、コンデンサ５５は無くてもよい。第１制御ＦＥＴ５２のソースは、グランドに接続されている。なお、本実施例では、グランドは、ＦＥＴ１８のソースの電位を意味する。第１制御ＦＥＴ５２のゲートは、制御ＩＣ４０に接続されている。第１制御ＦＥＴ５２は、制御ＩＣ４０から入力される指令値に応じてスイッチングする。第１制御ＦＥＴ５２がオンすると、ＦＥＴ１８のゲートから第１ゲートオフ抵抗５４と第１制御ＦＥＴ５２を介してグランドへゲート電流が流れ、ＦＥＴ１８のゲートが放電される。

第２制御ＦＥＴ５６は、ｎチャネル型である。第２制御ＦＥＴ５６のドレインは、第２ゲートオフ抵抗５８を介してＦＥＴ１８のゲートに接続されている。第２制御ＦＥＴ５６のソースは、グランドに接続されている。第２制御ＦＥＴ５６のゲートには、ＡＮＤ回路６０の出力端子が接続されている。第２制御ＦＥＴ５６は、ＡＮＤ回路６０から入力される信号に応じてスイッチングする。第２制御ＦＥＴ５６がオンすると、ＦＥＴ１８のゲートから第２ゲートオフ抵抗５８と第２制御ＦＥＴ５６を介してグランドへゲート電流が流れ、ＦＥＴ１８のゲートが放電される。

基準値算出部６４は、電流センス抵抗３２の両端に接続されている。基準値算出部６４は、電流センス抵抗３２の両端間の電圧Ｖｓｅｎに基づいて、ＦＥＴ１８に流れる電流Ｉｄｓ１８を検出する。基準値算出部６４は、温度センスダイオード３４の両端に接続されている。基準値算出部６４は、温度センスダイオード３４の両端間の電圧（すなわち、順方向電圧降下）に基づいて、ＦＥＴ１８の温度Ｔ１８を検出する。基準値算出部６４は、電流Ｉｄｓ１８と温度Ｔ１８に基づいて、基準値Ｖｇｂを算出する。基準値算出部６４は、数式によって基準値Ｖｇｂを算出してもよいし、マップによって基準値Ｖｇｂを算出してもよい。基準値Ｖｇｂの算出方法は、後に詳述する。

コンパレータ６２の非反転入力端子は、基準値算出部６４の出力端子に接続されている。コンパレータ６２の非反転入力端子には、基準値Ｖｇｂが入力される。コンパレータ６２の反転入力端子には、ＦＥＴ１８のゲート電圧Ｖｇ１８が入力される。コンパレータ６２は、ゲート電圧Ｖｇ１８が基準値Ｖｇｂ以上のときは出力信号をＬｏｗに制御し、ゲート電圧Ｖｇ１８が基準値Ｖｇｂ未満のときは出力信号をＨｉｇｈに制御する。

ＡＮＤ回路６０の一方の入力端子には、コンパレータ６２の出力信号が入力される。ＡＮＤ回路６０の他方の入力端子には、制御ＩＣ４０から指令値が入力される。ＡＮＤ回路６０は、入力端子に入力される信号がいずれもＨｉｇｈの場合に自己の出力信号をＨｉｇｈに制御し、それ以外の場合に自己の出力信号をＬｏｗに制御する。ＡＮＤ回路６０の出力信号は、第２制御ＦＥＴ５６のゲートに入力される。

次に、ゲート駆動回路３０がＦＥＴ１８をターンオフする動作について説明する。図３は、ＦＥＴ１８をターンオフするときにゲート駆動回路３０が実行するステップを示している。また、図４は、ＦＥＴ１８をターンオフするときの各値の変化を示している。ターンオフ前の期間Ｔ０においては、制御ＦＥＴ４６がオンしており、第１制御ＦＥＴ５２と第２制御ＦＥＴ５６がオフしている。このため、ＦＥＴ１８のゲート電圧Ｖｇ１８が電圧ＶＨとなっており、ＦＥＴ１８はオンしている。したがって、期間Ｔ０では、ＦＥＴ１８のドレイン‐ソース間電圧Ｖｄｓ１８が略０Ｖであり、ＦＥＴ１８のドレイン‐ソース間電流Ｉｄｓ１８は大きい。

ゲート駆動回路３０は、期間Ｔ０の間（より詳細には、タイミングｔ１の直前）に、図３に示すステップＳ２、Ｓ４を実行する。ステップＳ２では、基準値算出部６４が、ＦＥＴ１８に流れる電流Ｉｄｓ１８とＦＥＴ１８の温度Ｔ１８を検出する。ステップＳ４では、基準値算出部６４が、検出した電流Ｉｄｓ１８と温度Ｔ１８に基づいて、基準値Ｖｇｂを算出する。基準値Ｖｇｂは電流Ｉｄｓ１８と温度Ｔ１８によって変化するが、いずれの場合でも、基準値Ｖｇｂは、電圧ＶＨよりも低く、０Ｖよりも高い。期間Ｔ０の間は、ＦＥＴ１８のゲート電圧Ｖｇ１８が電圧ＶＨ（すなわち、基準値Ｖｇｂよりも高い電圧）であるので、コンパレータ６２の出力電圧はＬｏｗとなる。このため、ＡＮＤ回路６０の出力電圧（すなわち、第２制御ＦＥＴ５６のゲート電圧Ｖｇ５６）がＬｏｗとなる。

ゲート駆動回路３０は、タイミングｔ１において、ステップＳ６を実行する。ステップＳ６では、制御ＩＣ４０が、制御ＦＥＴ４６をターンオフするとともに、第１制御ＦＥＴ５２をターンオンする。タイミングｔ１では、ＡＮＤ回路６０の出力電圧（すなわち、第２制御ＦＥＴ５６のゲート電圧Ｖｇ５６）がＬｏｗに維持されるので、第２制御ＦＥＴ５６はオフに維持される。タイミングｔ１においてこのように各制御ＦＥＴ４６、５２、５６が制御されると、ＦＥＴ１８のゲートが、制御ＦＥＴ４６によって配線４９（すなわち、電圧ＶＨ）から切り離されるとともに、第１制御ＦＥＴ５２と第１ゲートオフ抵抗５４によってグランドに接続される。すると、ＦＥＴ１８のゲートから第１制御ＦＥＴ５２と第１ゲートオフ抵抗５４を介してグランドへゲート電流が流れ、ＦＥＴ１８のゲートが放電される。したがって、タイミングｔ１以降にＦＥＴ１８のゲート電圧Ｖｇ１８が低下する。なお、第１ゲートオフ抵抗５４に対して並列にコンデンサ５５が接続されている場合には、タイミングｔ１においてコンデンサ５５を介した急速放電が行われるので、タイミングｔ１においてゲート電圧Ｖｇ１８が所定値まで急速に低下する。

タイミングｔ１の後のタイミングｔ２において、ゲート電圧Ｖｇ１８が所定電圧Ｖｇｔｈ（以下、低下開始閾値という）まで低下する。すると、ＦＥＴ１８に流れる電流Ｉｄｓ１８が低下し始める。また、ＦＥＴ１８のドレイン‐ソース間電圧Ｖｄｓ１８が上昇する。このとき、電流Ｉｄｓ１８の低下と回路の寄生インダクタンスとの影響によって、ＦＥＴ１８にサージ電圧が印加される。サージ電圧は、タイミングｔ２の直後に印加される。このため、タイミングｔ２の直後に、電圧Ｖｄｓ１８がピーク電圧Ｖｄｓｐ１まで上昇する。その後、電圧Ｖｄｓ１８は、タイミングｔ３まで減少する。上述したように、タイミングｔ１とタイミングｔ３の間の期間Ｔ１においては、ＦＥＴ１８のゲートが第１ゲートオフ抵抗５４を介して放電される。第１ゲートオフ抵抗５４の電気抵抗は比較的高い。このため、期間Ｔ１においては、電流Ｉｄｓ１８が極端に高い変化率で変化することが防止される。これによって、電圧Ｖｄｓ１８のピーク電圧Ｖｄｓｐ１が極端に高い値となることが防止される。

図３に示すように、ゲート駆動回路３０は、タイミングｔ１以降に、繰り返しステップＳ８を実行する。ステップＳ８では、コンパレータ６２が、ゲート電圧Ｖｇ１８が基準値Ｖｇｂ未満まで低下したか否かを判定する。図４では、タイミングｔ３において、ゲート電圧Ｖｇ１８が、基準値Ｖｇｂまで低下する。このため、タイミングｔ３において、ゲート駆動回路３０がステップＳ１０を実行する。ステップＳ１０では、コンパレータ６２が、出力電圧をＬｏｗからＨｉｇｈに切り換える。すると、ＡＮＤ回路６０の出力電圧（すなわち、第２制御ＦＥＴ５６のゲート電圧Ｖｇ５６）がＬｏｗからＨｉｇｈに切り換わる。このため、タイミングｔ３において、第２制御ＦＥＴ５６がターンオンする。このため、タイミングｔ３以降は、ＦＥＴ１８のゲートが、第１制御ＦＥＴ５２と第１ゲートオフ抵抗５４からなる放電経路だけでなく、第２制御ＦＥＴ５６と第２ゲートオフ抵抗５８からなる放電経路によっても放電される。その結果、ＦＥＴ１８のゲートを放電する放電経路の電気抵抗が低下する。このため、タイミングｔ３以降に、ゲートの放電速度（すなわち、ゲート電圧Ｖｇ１８の低下速度）が速くなる。その後、タイミングｔ４で電流Ｉｄｓ１８がゼロまで減少し、ＦＥＴ１８のターンオフが完了する。

図４の電流Ｉｄｓ１８のグラフにおいて、実線は本実施例の制御方法を実施した場合（タイミングｔ３において第２制御ＦＥＴ５６をターンオンする場合）を示しており、破線はタイミングｔ３において第２制御ＦＥＴ５６をターンオンしない場合を示している。破線のグラフに示すように、第２制御ＦＥＴ５６をターンオンしない場合には、時間の経過に伴って電流Ｉｄｓ１８の低下速度が遅くなる。このため、破線のグラフでは、電流Ｉｄｓ１８がゼロまで減少するのに要する時間が長く、ＦＥＴ１８で発生するスイッチング損失が大きい。これに対し、実線のグラフでは、第２制御ＦＥＴ５６をターンオンするタイミングｔ３以降に電流Ｉｄｓ１８の低下速度が速くなる。このため、電流Ｉｄｓ１８がゼロまで減少するのに要する時間が短く、ＦＥＴ１８で発生するスイッチング損失が小さい。このように、本実施例のゲート駆動回路３０によれば、ＦＥＴ１８をターンオフするときに発生するスイッチング損失を低減することができる。

また、タイミングｔ３において第２制御ＦＥＴ５６をターンオンすると、第２のサージ電圧が発生して電圧Ｖｄｓ１８が第２のピーク電圧Ｖｄｓｐ２まで上昇する。これは、タイミングｔ３において、電流Ｉｄｓ１８の低下速度が速くなるためである。図４では、タイミングｔ３以降に、電圧Ｖｄｓ１８にリンギング（振動）が生じている。電圧Ｖｄｓ１８の振動は、時間の経過とともに減衰する。振動が減衰すると、電圧Ｖｄｓ１８は、電圧ＶＭで安定する。電圧ＶＭは、ピーク電圧Ｖｄｓｐ１、Ｖｄｓｐ２より低く、期間Ｔ０における電圧Ｖｄｓ１８（すなわち、略０Ｖ）よりも高い値である。このように、電圧Ｖｄｓ１８は、タイミングｔ３以降に変動しながら電圧ＶＭまで変化する。タイミングｔ３においてはすでに電流Ｉｄｓ１８がある程度低い値まで減少しているので、タイミングｔ３において第２制御ＦＥＴ５６をターンオンして放電経路の電気抵抗を低下させても、それほど高いサージ電圧は発生しない。すなわち、電圧Ｖｄｓ１８の第２のピーク電圧Ｖｄｓｐ２は、それほど大きい値にはならない。

以上に説明したように、実施例１のゲート駆動回路３０によれば、高いサージ電圧の発生を抑制しながら、ＦＥＴ１８のスイッチング損失を抑制することができる。なお、図４では、電圧Ｖｄｓ１８にリンギングが生じている場合について説明したが、リンギングが生じない場合もある。

次に、ステップＳ４における基準値Ｖｇｂの算出方法について説明する。基準値算出部６４は、図５に示すように、ステップＳ２で検出される電流Ｉｄｓ１８と温度Ｔ１８に応じて基準値Ｖｇｂを算出する。基準値算出部６４は、電流Ｉｄｓ１８が大きいほど基準値Ｖｇｂを高くし、温度Ｔ１８が高いほど基準値Ｖｇｂを高くする。このように基準値Ｖｇｂを変更することで、より効果的にスイッチング損失を抑制することができる。以下に、詳細に説明する。

図４に示すように、基準値Ｖｇｂは、第２制御ＦＥＴ５６をターンオンするタイミングｔ３が、サージ電圧が発生するタイミングよりも遅くなるように設定されている必要がある。このためには、基準値Ｖｇｂが、低下開始閾値Ｖｇｔｈよりも低い必要がある。但し、基準値Ｖｇｂが低下開始閾値Ｖｇｔｈに対して低すぎると、第２制御ＦＥＴ５６をターンオンするタイミングｔ３が過度に遅くなり、スイッチング損失の抑制効果がほとんど得られない。低下開始閾値Ｖｇｔｈは、ＦＥＴ１８に流れる電流Ｉｄｓ１８、及び、ＦＥＴ１８の温度Ｔ１８によって変動する。したがって、変動する低下開始閾値Ｖｇｔｈに対して適切に基準値Ｖｇｂを設定すれば、より効果的にスイッチング損失を抑制することができる。

図６は、ＦＥＴ１８をターンオフするときのゲート電圧Ｖｇ１８と電流Ｉｄｓ１８の関係を示している。図６は、オン状態における電流Ｉｄｓ１８が約４６０Ａ、約２５０Ａ、約１５０Ａのそれぞれの場合を示している。図６において、電流Ｉｄｓ１８が低下を開始するときのゲート電圧Ｖｇ１８が、低下開始閾値Ｖｇｔｈである。図６から明らかなように、電流Ｉｄｓ１８が高いほど、低下開始閾値Ｖｇｔｈが高くなる。上述したように、基準値算出部６４は、電流Ｉｄｓ１８が高いほど、基準値Ｖｇｂを高くする。このため、低下開始閾値Ｖｇｔｈが高いほど、基準値Ｖｇｂが高くなる。このように、電流Ｉｄｓ１８による低下開始閾値Ｖｇｔｈの変動に合わせて基準値Ｖｇｂを変化させるので、低下開始閾値Ｖｇｔｈと基準値Ｖｇｂの差にばらつきが生じることが抑制される。したがって、図４において、第２制御ＦＥＴ５６をターンオンするタイミングｔ３が、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングよりも極端に遅くなったり、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングに極端に近くなることが防止される。したがって、効果的にＦＥＴ１８のスイッチング損失を抑制することができる。

図７は、ＦＥＴ１８の電流Ｉｄｓ１８とゲート電圧Ｖｇ１８の関係を示している。図７は、ＦＥＴ１８が高温、中温、低温のそれぞれの場合の関係を示している。図７から明らかなように、ゲート電圧Ｖｇ１８を一定速度で低下させた場合には、ＦＥＴ１８が低温の場合に、ＦＥＴ１８が高温の場合よりも、電流Ｉｄｓ１８がより速い段階（よりゲート電圧Ｖｇ１８が高い段階）で減少する。すなわち、低温の場合には高温の場合よりも、電流Ｉｄｓ１８が減少を開始するときのゲート電圧Ｖｇ１８（すなわち、低下開始閾値Ｖｇｔｈ）が高い。上述したように、基準値算出部６４は、温度Ｔ１８が高いほど、基準値Ｖｇｂを高くする。このため、低下開始閾値Ｖｇｔｈが高いほど、基準値Ｖｇｂが高くなる。このように、温度Ｔ１８による低下開始閾値Ｖｇｔｈの変動に合わせて基準値Ｖｇｂを変化させるので、低下開始閾値Ｖｇｔｈと基準値Ｖｇｂの差にばらつきが生じることが抑制される。したがって、第２制御ＦＥＴ５６をターンオンするタイミングｔ３が、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングよりも極端に遅くなったり、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングに極端に近くなることが防止される。したがって、効果的にＦＥＴ１８のスイッチング損失を抑制することができる。

以上に説明したように、実施例１のゲート駆動回路３０によれば、基準値Ｖｇｂを電流Ｉｄｓ１８及び温度Ｔ１８に応じて適切に設定できるので、より効果的にスイッチング損失を抑制することができる。

図８は、実施例２のゲート駆動回路１３０を示している。実施例２では、ゲート放電回路５０の構成が実施例１とは異なる。実施例２では、第２制御ＦＥＴ５６のドレインが、直接、ＦＥＴ１８のゲートに接続されている。また、実施例２では、ゲート放電回路５０が、コンデンサ５５を有さない。また、実施例２では、ゲート放電回路５０が、ローパスフィルタ１５１、サンプルホールド回路１５２、コンパレータ１５４、フリップフロップ回路１５６、ＯＲ回路１５８、オフ保持回路１６０を有している。サンプルホールド回路１５２には、ローパスフィルタ１５１を介して、電流センス抵抗３２の両端間のセンス電圧Ｖｓｅｎが入力される。サンプルホールド回路１５２は、入力されたセンス電圧Ｖｓｅｎを一定時間継続して出力する。したがって、サンプルホールド回路１５２の出力電圧は、所定時間前の電流Ｉｄｓ１８に比例する。サンプルホールド回路１５２の出力電圧は、抵抗Ｒ１、Ｒ２によって分圧される。実施例２では、抵抗Ｒ１、Ｒ２によって分圧された電圧が、基準値Ｖｓｅｎｂとして使用される。基準値Ｖｓｅｎｂは、コンパレータ１５４の非反転入力端子に入力される。コンパレータ１５４の反転入力端子には、センス電圧Ｖｓｅｎが入力される。コンパレータ１５４の出力信号は、フリップフロップ回路１５６のＳ端子に入力される。フリップフロップ回路１５６のＲ端子には、制御ＩＣ４０から指令値が入力される。フリップフロップ回路１５６のＱ端子は、ＯＲ回路１５８の入力端子に接続されている。ＯＲ回路１５８の他方の入力端子には、オフ保持回路１６０の出力端子が接続されている。ＯＲ回路１５８の出力端子は、第２制御ＦＥＴ５６のゲートに接続されている。オフ保持回路１６０の入力端子は、ＦＥＴ１８のゲートに接続されている。オフ保持回路１６０は、ＦＥＴ１８のゲートの電位が略０Ｖまで低下したか否かを示す信号を出力する。

次に、実施例２のゲート駆動回路１３０の動作について、図９を用いて説明する。図９の期間Ｔ１０では、制御ＦＥＴ４６がオンしており、第１制御ＦＥＴ５２がオフしている。また、期間Ｔ１０では、オフ保持回路１６０の出力信号はＬｏｗであり、フリップフロップ回路１５６の出力信号はＬｏｗである。したがって、期間Ｔ１０では、第２制御ＦＥＴ５６がオフしている。したがって、期間Ｔ１０では、ゲート電圧Ｖｇ１８が電圧ＶＨに維持されており、ＦＥＴ１８がオンしている。期間Ｔ１０の間（より詳細には、タイミングｔ１１の直前）に、サンプルホールド回路１５２がセンス電圧Ｖｓｅｎを読み取る。したがって、その後、サンプルホールド回路１５２の出力信号は、期間Ｔ１０におけるセンス電圧Ｖｓｅｎに維持される。このため、基準値Ｖｓｅｎｂは、期間Ｔ１０におけるセンス電圧Ｖｓｅｎを分圧した値となる。

タイミングｔ１１において、制御ＩＣ４０は、制御ＦＥＴ４６をターンオフし、第１制御ＦＥＴ５２をターンオンする。このため、タイミングｔ１１において、ＦＥＴ１８のゲートの放電が開始され、ゲート電圧Ｖｇ１８が低下を開始する。タイミングｔ１１以降において、コンパレータ１５４は、センス電圧Ｖｓｅｎが基準値Ｖｓｅｎｂを下回るか否かを監視する。すなわち、コンパレータ１５４は、電流Ｉｄｓ１８が、基準値Ｖｓｅｎｂに対応する電流値Ｉｄｓ１８ｂを下回るか否かを判定する。タイミングｔ１２において、電流Ｉｄｓ１８が減少を開始し、タイミングｔ１３において電流Ｉｄｓ１８が電流値Ｉｄｓ１８ｂを下回る。すると、コンパレータ１５４が出力信号をＬｏｗからＨｉｇｈに切り換える。すると、フリップフロップ回路１５６が、出力信号をＬｏｗからＨｉｇｈに切り換える。すると、ＯＲ回路１５８が、出力信号をＬｏｗからＨｉｇｈに切り換える。このため、タイミングｔ１３において、第２制御ＦＥＴ５６がターンオンし、放電経路の電気抵抗が低下する。したがって、タイミングｔ１３以降に、電流Ｉｄｓ１８の減少速度が速くなり、スイッチング損失が抑制される。タイミングｔ１４においてゲート電圧Ｖｇ１８が略０Ｖまで低下すると、オフ保持回路１６０の出力電圧がＨｉｇｈとなる。このため、タイミングｔ１４以降も、第２制御ＦＥＴ５６のオンが維持される。

上述した実施例２のオフ動作では、タイミングｔ１２においてはゲートオフ抵抗５４を介してゲートが放電されるので、ピーク電圧Ｖｄｓｐ１はそれほど大きい値とはならない。また、タイミングｔ１３における電流Ｉｄｓ１８が比較的小さいので、ピーク電圧Ｖｄｓｐ２はそれほど大きい値とはならない。このように、実施例２でも、高いサージ電圧の発生を抑制しながら、スイッチング損失を低減できる。

また、実施例２では、電流Ｉｄｓ１８が基準値Ｖｓｅｎｂに対応する電流値Ｉｄｓ１８ｂを下回ったときに、第２制御ＦＥＴ５６をターンオンする。電流値Ｉｄｓ１８ｂが固定値であると、期間Ｔ１０における電流Ｉｄｓ１８が大きいときに、電流Ｉｄｓ１８が低下を開始するタイミングｔ１２から電流Ｉｄｓ１８が電流値Ｉｄｓ１８ｂまで低下するタイミングｔ１３の間の時間差が大きくなり、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングとタイミングｔ１３の時間差が大きくなる。また、期間Ｔ１０における電流Ｉｄｓ１８が小さいときに、電流Ｉｄｓ１８が低下を開始するタイミングｔ１２から電流Ｉｄｓ１８が電流値Ｉｄｓ１８ｂまで低下するタイミングｔ１３の間の時間差が小さくなり、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングとタイミングｔ１３の時間差が小さくなる。このように、電流値Ｉｄｓ１８ｂが固定値であると、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングとタイミングｔ１３の時間差のばらつきが大きくなる。これに対し、実施例２のゲート駆動回路１３０では、基準値Ｖｓｅｎｂが、期間Ｔ１０におけるセンス電圧Ｖｓｅｎを分圧した値である。したがって、基準値Ｖｓｅｎｂは、期間Ｔ１０における電流Ｉｄｓ１８が大きいほど高くなる。すなわち、基準値Ｖｓｅｎｂに対応する電流値Ｉｄｓ１８ｂは、期間Ｔ１０における電流Ｉｄｓ１８が大きいほど大きくなる。このため、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングとタイミングｔ１３の時間差にばらつきが生じ難い。タイミングｔ１３が、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングよりも極端に遅くなったり、サージ電圧（ピーク電圧Ｖｄｓｐ１）が発生するタイミングに極端に近くなることが防止される。したがって、効果的にＦＥＴ１８のスイッチング損失を抑制することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１８：ＦＥＴ
１９：電流センスＦＥＴ
３０：ゲート駆動回路
３２：電流センス抵抗
３４：温度センスダイオード
３６：定電流源
４４：ゲート充電回路
４６：制御ＦＥＴ
４８：ゲートオン抵抗
４９：配線
５０：ゲート放電回路
５２：第１制御ＦＥＴ
５４：第１ゲートオフ抵抗
５５：コンデンサ
５６：第２制御ＦＥＴ
５８：第２ゲートオフ抵抗
６０：ＡＮＤ回路
６２：コンパレータ
６４：基準値算出部

Claims

スイッチング素子のゲートを放電して前記スイッチング素子のゲート電圧を低下させることによって前記スイッチング素子をターンオフするゲート駆動回路であって、
ターンオフ前に前記スイッチング素子の主電極間に流れる主電流を検出する電流検出回路と、
前記電流検出回路で検出された前記主電流に基づいて基準値を設定する基準値設定回路と、
前記ゲートの放電経路の電気抵抗を変更するゲート抵抗変更回路であって、前記スイッチング素子をターンオフするときに、前記ゲート電圧と前記主電流のいずれかである参照値が基準値以上の期間では前記電気抵抗を第１値に制御し、前記参照値が前記基準値未満の期間では前記電気抵抗を前記第１値よりも低い第２値に制御するゲート抵抗変更回路と、
を有し、
前記スイッチング素子をターンオフするときに、前記スイッチング素子の前記主電極間の主電圧が、第１電圧から第２電圧まで上昇し、その後、前記第２電圧から前記第１電圧よりも高い第３電圧まで低下して安定するように変化し、
前記電気抵抗の前記第１値から前記第２値への切り換えが、前記主電圧が前記第２電圧となるタイミングと前記主電圧が前記第３電圧で安定するタイミングの間の期間内に実行され、
前記基準値設定回路が、前記電流検出回路で検出された前記主電流が高いほど、前記基準値を高い値に設定する、
ゲート駆動回路。