JP4894430B2 - 電圧駆動型半導体素子の駆動方法、及び、ゲート駆動回路 - Google Patents
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Description
本発明は、電圧駆動型半導体素子の駆動方法に関し、より詳しくは、並列接続される前記半導体素子のターンオフ時の電流アンバランスを是正する技術に関する。
従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の電圧駆動型半導体素子の駆動に関する技術分野において、並列接続される前記半導体素子に流れる電流のアンバランスの是正を図る技術が知られている。
例えば、特許文献１では、ゲート駆動回路から並列接続された二つのＩＧＢＴを駆動する場合、温度が高くなる側のＩＧＢＴに流れる電流の微分値をコンパレータにより検出し、オフ指令が与えられたときのトランスの１次巻線を駆動することで、両ＩＧＢＴのゲート間に接続された二次巻線に電圧を誘起させ、温度が高くなる側のＩＧＢＴのゲート電圧を上げることにより、両ＩＧＢＴのコレクタ電流の電流アンバランスを是正する技術が開示されている。
また、前記ＩＧＢＴ等の電圧駆動型半導体素子は、大容量化のために列接続して使用することができるが、この場合、電流アンバランスに注意する必要がある。この電流アンバランスの要因としては、素子特性、主回路配線、駆動回路配線が考えられる。
そして、スイッチング時の電流アンバランスを駆動回路側で改善するには、ゲート抵抗を小さくする、駆動回路の出力インピーダンスの差を軽減する、駆動回路の配線を短くし、また、その長さを揃える、等の方法が一般的なものとされている。
そして、スイッチング時の電流アンバランスを駆動回路側で改善するには、ゲート抵抗を小さくする、駆動回路の出力インピーダンスの差を軽減する、駆動回路の配線を短くし、また、その長さを揃える、等の方法が一般的なものとされている。
ここで、前記特許文献１に開示される技術に関し、二つあるＩＧＢＴのうちの必ずしも特定の一つのＩＧＢＴが温度が高くなるとは限らず、他のＩＧＢＴが高温になることも考えられる。つまり、特許文献１では、冷却用ファンとＩＧＢＴの配置関係に基づく温度のアンバランスに着目したものであるが、この温度のアンバランスは、冷却用ファンによる風の流れ方向による他、ＩＧＢＴの特性によっても生じることが考えられる。例えば、並列ＩＧＢＴ間のゲート・エミッタ間閾値電圧差や、入力容量差が影響するため、この特性差によっては、冷却用ファンに近い素子が高温になってしまうことも考えられる。このようなケースでは、特許文献１の技術は適用できないものとなる。
また、特許文献１の技術では、回路にトランスが必要とされることになる。このトランスは、コストが高く、また、サイズも大きい部品であるため、装置の小型化や、低コスト化の妨げとなってしまう。
また、特許文献１に開示される構成においては、ＩＧＢＴのゲート・エミッタ間を低インピーダンスに保持する回路がないため、誤点弧してしまう危険性がある。
この誤点弧とは、オフ状態のＩＧＢＴの対向に位置するＩＧＢＴがターンオンするタイミングで、オフ状態のＩＧＢＴに逆並列接続されているダイオードにリカバリ・サージ電圧が発生し、このリカバリ・サージ電圧のｄＶ／ｄｔにより、オフ状態のＩＧＢＴの帰還容量Ｃｒｅｓに電流が流れてゲート電位が持ち上がり、瞬間的にアーム短絡してしまう現象である。
この誤点弧は、オフ状態のＩＧＢＴのゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、防止することができるものである。
この誤点弧とは、オフ状態のＩＧＢＴの対向に位置するＩＧＢＴがターンオンするタイミングで、オフ状態のＩＧＢＴに逆並列接続されているダイオードにリカバリ・サージ電圧が発生し、このリカバリ・サージ電圧のｄＶ／ｄｔにより、オフ状態のＩＧＢＴの帰還容量Ｃｒｅｓに電流が流れてゲート電位が持ち上がり、瞬間的にアーム短絡してしまう現象である。
この誤点弧は、オフ状態のＩＧＢＴのゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、防止することができるものである。
また、特許文献１に開示される構成においては、ターンオフサージ電圧を抑制する目的の回路がない。ゲート抵抗の微調整のみで、ターンオフサージ電圧抑制と、誤点弧防止というトレードオフを両立する必要があるため、ターンオフサージ電圧を効果的に抑制することができない構成となっているのである。
特開２００４−０１５９１０号公報
本発明の課題は、並列接続されるＩＧＢＴ等の電圧駆動型半導体素子の駆動に関連し、各電圧駆動型半導体素子間の電流アンバランスの是正、ターンオフサージ電圧の抑制、オフ状態での誤点弧防止を図ることができる新たな技術を提案することである。
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
即ち、請求項１に記載のごとく、
電圧駆動型半導体素子を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を微分回路にて検出し、
検出した各微分値の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更し、
前記各微分値の符号のいずれか一つが正であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は小さくなるように変更され、
前記各微分値の符号が全て負であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は大きくなるように変更されるものである。
電圧駆動型半導体素子を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を微分回路にて検出し、
検出した各微分値の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更し、
前記各微分値の符号のいずれか一つが正であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は小さくなるように変更され、
前記各微分値の符号が全て負であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は大きくなるように変更されるものである。
また、請求項２に記載のごとく、
前記各微分値の符号は、
前記各微分回路の出力を、前記各微分回路に対応するコンパレータにそれぞれ入力し、比較演算することで検出されることとするものである。
前記各微分値の符号は、
前記各微分回路の出力を、前記各微分回路に対応するコンパレータにそれぞれ入力し、比較演算することで検出されることとするものである。
また、請求項３に記載のごとく、
電圧駆動型半導体素子を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子のターンオフ時の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を微分回路にて検出し、
検出した各微分値を加算し、
加算結果の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更し、
前記各微分値の加算結果がゼロであるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は小さくなるように変更される、こととするものである。
電圧駆動型半導体素子を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子のターンオフ時の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を微分回路にて検出し、
検出した各微分値を加算し、
加算結果の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更し、
前記各微分値の加算結果がゼロであるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は小さくなるように変更される、こととするものである。
また、請求項４に記載のごとく、
前記各微分値の加算は、
前記微分回路の出力を統合して一つのコンパレータに入力し、比較演算することで行われる、こととするものである。
前記各微分値の加算は、
前記微分回路の出力を統合して一つのコンパレータに入力し、比較演算することで行われる、こととするものである。
また、請求項５に記載のごとく、
前記実効ゲート抵抗値の変更は、ゲート抵抗を複数個並列接続し、
いずれかのゲート抵抗の通電の有無を切り替えることにより行われる、こととするものである。
前記実効ゲート抵抗値の変更は、ゲート抵抗を複数個並列接続し、
いずれかのゲート抵抗の通電の有無を切り替えることにより行われる、こととするものである。
また、請求項６に記載のごとく、
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段と、
前記各コレクタ電流の微分値の符号を検出する手段と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段とを備え、
前記実効ゲート抵抗値を決定する手段は、
前記各微分値の符号のいずれか一つが正であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値を小さくなるように変更し、
前記各微分値の符号が全て負であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値が大きくなるように変更する、こととするものである。
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段と、
前記各コレクタ電流の微分値の符号を検出する手段と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段とを備え、
前記実効ゲート抵抗値を決定する手段は、
前記各微分値の符号のいずれか一つが正であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値を小さくなるように変更し、
前記各微分値の符号が全て負であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値が大きくなるように変更する、こととするものである。
また、請求項７に記載のごとく、
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段と、
前記各コレクタ電流の微分値を加算する手段と、
前記各微分値を加算した結果の符号を検出する手段と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段とを備え、
前記実効ゲート抵抗値を決定する手段は、
前記各微分値の加算結果がゼロであるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値が小さくなるように変更する、こととするものである。
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段と、
前記各コレクタ電流の微分値を加算する手段と、
前記各微分値を加算した結果の符号を検出する手段と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段とを備え、
前記実効ゲート抵抗値を決定する手段は、
前記各微分値の加算結果がゼロであるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値が小さくなるように変更する、こととするものである。
また、請求項８に記載のごとく、
前記実効ゲート抵抗値を変更する手段は、ゲート抵抗を複数個並列接続し、いずれかのゲート抵抗の通電の有無を切り替えることにより、前記実効ゲート抵抗値の変更を行う構成とするものである。
前記実効ゲート抵抗値を変更する手段は、ゲート抵抗を複数個並列接続し、いずれかのゲート抵抗の通電の有無を切り替えることにより、前記実効ゲート抵抗値の変更を行う構成とするものである。
本発明の効果として、以下に示すような効果を奏する。
請求項１、及び請求項２においては、実効ゲート抵抗値の変更による高速スイッチング／低速スイッチングの切り替えが可能となり、高速スイッチングでは、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。また、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。また、低速スイッチングでは、ターンオフサージ電圧を抑制することができる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
さらに、低速スイッチングが行われることとなり、ターンオフサージ電圧を抑制することができる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
さらに、低速スイッチングが行われることとなり、ターンオフサージ電圧を抑制することができる。
請求項３、及び請求項４においては、実効ゲート抵抗値の変更による高速スイッチング／低速スイッチングの切り替えが可能となり、高速スイッチングでは、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。また、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。また、低速スイッチングでは、ターンオフサージ電圧を抑制することができる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
請求項５においては、トランスを用いない回路構成により実効ゲート抵抗値を変更できるので、トランスを用いる従来構成と比較して、装置の小型化や、低コスト化を実現できる。
請求項６においては、実効ゲート抵抗値の変更による高速スイッチング／低速スイッチングの切り替えが可能となり、高速スイッチングでは、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。また、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。また、低速スイッチングでは、ターンオフサージ電圧を抑制することができる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
さらに、低速スイッチングが行われることとなり、ターンオフサージ電圧を抑制することができる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
さらに、低速スイッチングが行われることとなり、ターンオフサージ電圧を抑制することができる。
請求項７においては、実効ゲート抵抗値の変更による高速スイッチング／低速スイッチングの切り替えが可能となり、高速スイッチングでは、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。また、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。また、低速スイッチングでは、ターンオフサージ電圧を抑制することができる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
また、高速スイッチングが行われることとなり、ターンオフ遅延時間を短くして、スイッチング損失低減およびデッドタイム短縮を図ることができる。また、各電圧駆動型半導体素子間の電流アンバランスを是正することができる。さらに、ターンオフ時にゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止が図られる。
請求項８においては、トランスを用いない回路構成により実効ゲート抵抗値を変更できるので、トランスを用いる従来構成と比較して、装置の小型化や、低コスト化を実現できる。
発明の実施の形態は、図１乃至図６に示すごとく、
電圧駆動型半導体素子（ＩＧＢＴ１・２）を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流Ｉｃｅ１・Ｉｃｅ２の微分値ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔを微分回路にて検出し、
検出した各微分値の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更するものである。
電圧駆動型半導体素子（ＩＧＢＴ１・２）を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流Ｉｃｅ１・Ｉｃｅ２の微分値ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔを微分回路にて検出し、
検出した各微分値の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更するものである。
また、図１及び図２に示すごとく、
前記各微分値の符号は、
前記各微分回路２１の出力を、前記各微分回路２１に対応するコンパレータＣＭＰ１にそれぞれ入力し、比較演算することで検出されることとするものである。
前記各微分値の符号は、
前記各微分回路２１の出力を、前記各微分回路２１に対応するコンパレータＣＭＰ１にそれぞれ入力し、比較演算することで検出されることとするものである。
また、図３に示すごとく（矢印図４（ｂ）部分）、
前記各微分値の符号のいずれか一つが正であるときは、
前記実効ゲート抵抗値は小さくなるように変更されることとするものである。
前記各微分値の符号のいずれか一つが正であるときは、
前記実効ゲート抵抗値は小さくなるように変更されることとするものである。
また、図１乃至図６に示すごとく、
電圧駆動型半導体素子（ＩＧＢＴ１・２）を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流Ｉｃｅ１・Ｉｃｅ２の微分値ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔを微分回路にて検出し、
検出した各微分値を加算し、
加算結果の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更するものである。
電圧駆動型半導体素子（ＩＧＢＴ１・２）を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流Ｉｃｅ１・Ｉｃｅ２の微分値ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔを微分回路にて検出し、
検出した各微分値を加算し、
加算結果の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更するものである。
また、図５に示すごとく、
前記各微分値の加算は、
前記微分回路２２・２３の出力を統合して一つのコンパレータＣＭＰ２に入力し、比較演算することで行われることとするものである。
前記各微分値の加算は、
前記微分回路２２・２３の出力を統合して一つのコンパレータＣＭＰ２に入力し、比較演算することで行われることとするものである。
また、図３に示すごとく（矢印図４（ａ）部分）、
前記各微分値の加算結果がゼロであるときは、
前記実効ゲート抵抗値は小さくなるように変更されることとするものである。
前記各微分値の加算結果がゼロであるときは、
前記実効ゲート抵抗値は小さくなるように変更されることとするものである。
また、図３に示すごとく（矢印図４（ａ）（ｂ）部分）、
前記各微分値の符号が全て負であるときは、
前記実効ゲート抵抗値は大きくなるように変更され、前記各電圧駆動型半導体素子において、低速スイッチングが行われることとするものである。
前記各微分値の符号が全て負であるときは、
前記実効ゲート抵抗値は大きくなるように変更され、前記各電圧駆動型半導体素子において、低速スイッチングが行われることとするものである。
また、図１、図２、図５に示すごとく、
前記コレクタ電流の微分値の検出は、
前記各電圧駆動型半導体素子のセンスエミッタ端子から入力される電流値を、
微分回路によって微分することにより行われることとするものである。
前記コレクタ電流の微分値の検出は、
前記各電圧駆動型半導体素子のセンスエミッタ端子から入力される電流値を、
微分回路によって微分することにより行われることとするものである。
また、図１に示すごとく、
前記実効ゲート抵抗値の変更は、ゲート抵抗（抵抗Ｒ２・Ｒ３）を複数個並列接続し、
いずれかのゲート抵抗の通電の有無を切り替えることにより行われることとするものである。
前記実効ゲート抵抗値の変更は、ゲート抵抗（抵抗Ｒ２・Ｒ３）を複数個並列接続し、
いずれかのゲート抵抗の通電の有無を切り替えることにより行われることとするものである。
また、図１、図２に示すごとく、
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段（微分回路２１）と、
前記各コレクタ電流の微分値の符号を検出する手段（コンパレータＣＭＰ１）と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段（制御回路５）と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段（制御回路５、スイッチ素子Ｍ２・Ｍ３、ゲート抵抗Ｒ２・Ｒ３）と、
を備える構成とするものである。
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段（微分回路２１）と、
前記各コレクタ電流の微分値の符号を検出する手段（コンパレータＣＭＰ１）と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段（制御回路５）と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段（制御回路５、スイッチ素子Ｍ２・Ｍ３、ゲート抵抗Ｒ２・Ｒ３）と、
を備える構成とするものである。
また、図１、図５に示すごとく、
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段（微分回路２２・２３）と、
前記各コレクタ電流の微分値を加算する手段（加算回路２４）と、
前記各微分値を加算した結果の符号を検出する手段（符号検出回路７）と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段（制御回路５）と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段（制御回路５、スイッチ素子Ｍ２・Ｍ３）と、
を備える構成とするものである。
複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段（微分回路２２・２３）と、
前記各コレクタ電流の微分値を加算する手段（加算回路２４）と、
前記各微分値を加算した結果の符号を検出する手段（符号検出回路７）と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段（制御回路５）と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段（制御回路５、スイッチ素子Ｍ２・Ｍ３）と、
を備える構成とするものである。
前記実効ゲート抵抗値を変更する手段は、ゲート抵抗（Ｒ２・Ｒ３）を複数個並列接続し、いずれかのゲート抵抗（Ｒ３）の通電の有無を切り替えることにより、前記実効ゲート抵抗値の変更を行う構成とするものである。
以上の構成は、自動車メーカー、半導体メーカー、インバータメーカー等の業界において適用可能であり、以下、詳細の構成について説明する。
まず、本発明を適用する装置の一つとして、３相モータを駆動するインバータが考えられる。このインバータは、電圧駆動型半導体素子としてのＩＧＢＴ、ダイオード、ゲート駆動回路の組を６組具備するものであり、このインバータの大容量化の一般的な方法として、出力素子であるＩＧＢＴ、ダイオードの組を並列接続するものがある。この電圧駆動型半導体素子（ＩＧＢＴ）の並列接続について、本発明の適用が可能となるものである。
図１は、実施例１の駆動回路の回路図を示すものであり、同図において、１、２は並列接続される電圧駆動型半導体素子としてのＩＧＢＴである。このＩＧＢＴ１・２は、センスエミッタ端子を有するセンスＩＧＢＴである。また、各センスエミッタ端子は、抵抗Ｒ６・Ｒ７を介して、それぞれアース接続される。
３、４は前記各ＩＧＢＴ１・２のｄＩｃｅ／ｄｔを検出する手段であるｄＩｃｅ／ｄｔ符号検出回路である。ここでｄＩｃｅ／ｄｔは、ＩＧＢＴのコレクタ・エミッタ間に流れる電流（コレクタ電流）の時間変化率（微分値）である。
また、このｄＩｃｅ／ｄｔ符号検出回路３・４は、前記各ＩＧＢＴ１・２のセンスエミッタ端子に接続され、各ＩＧＢＴ１・２のｄＩｃｅ／ｄｔを検出するものである。
また、このｄＩｃｅ／ｄｔ符号検出回路３・４は、前記各ＩＧＢＴ１・２のセンスエミッタ端子に接続され、各ＩＧＢＴ１・２のｄＩｃｅ／ｄｔを検出するものである。
Ｄ１、Ｄ２は、前記各ＩＧＢＴ１・２に並列接続されるダイオードである。
５は、前記各ｄＩｃｅ／ｄｔ符号検出回路３・４の出力が入力される制御回路である。
また、この制御回路５は、図示せぬ制御装置から入力されるＩＧＢＴ制御信号Ｉｓに則って、前記ＩＧＢＴ１・２をターンオン／ターンオフするための信号Ｓ１〜Ｓ３をスイッチ素子Ｍ１・Ｍ２・Ｍ３に対して出力する。
また、この制御回路５は、図示せぬ制御装置から入力されるＩＧＢＴ制御信号Ｉｓに則って、前記ＩＧＢＴ１・２をターンオン／ターンオフするための信号Ｓ１〜Ｓ３をスイッチ素子Ｍ１・Ｍ２・Ｍ３に対して出力する。
Ｍ１・Ｍ２・Ｍ３は、前記制御回路５から出力される信号Ｓ１・Ｓ２・Ｓ３が入力されるスイッチ素子であり、前記信号Ｓ１・Ｓ２・Ｓ３に応じて、各スイッチ素子Ｍ１〜Ｍ３がオン／オフ動作し、ＩＧＢＴ１・２のターンオン／ターンオフが行われる。
より具体的には、スイッチ素子Ｍ１は、ＩＧＢＴ１・２のターンオン時にオン、ターンオフ時にオフされる。
また、スイッチ素子Ｍ２は、ＩＧＢＴ１・２のターンオン時にオフ、ターンオフ時にオンされる。
さらに、スイッチ素子Ｍ３は、ＩＧＢＴ１・２のターンオン時にオフされるが、ターンオフ時には、後述するＩＧＢＴ１・２のターンオフ時の高速スイッチングと低速スイッチングを切り替えるべく、オン、又は、オフされる。
また、これらスイッチ素子Ｍ１・Ｍ２・Ｍ３は、ＭＯＳトランジスタにて構成され、制御回路５からの信号によりオン／オフされ、抵抗Ｒ１・Ｒ２・Ｒ３の通電の有無を切り替えるものである。本例の場合、スイッチ素子Ｍ１はＰ−ｃｈ ＭＯＳトランジスタにて構成され、スイッチ素子Ｍ２・Ｍ３はＮ−ｃｈ ＭＯＳトランジスタにて構成されている。
また、スイッチ素子Ｍ２は、ＩＧＢＴ１・２のターンオン時にオフ、ターンオフ時にオンされる。
さらに、スイッチ素子Ｍ３は、ＩＧＢＴ１・２のターンオン時にオフされるが、ターンオフ時には、後述するＩＧＢＴ１・２のターンオフ時の高速スイッチングと低速スイッチングを切り替えるべく、オン、又は、オフされる。
また、これらスイッチ素子Ｍ１・Ｍ２・Ｍ３は、ＭＯＳトランジスタにて構成され、制御回路５からの信号によりオン／オフされ、抵抗Ｒ１・Ｒ２・Ｒ３の通電の有無を切り替えるものである。本例の場合、スイッチ素子Ｍ１はＰ−ｃｈ ＭＯＳトランジスタにて構成され、スイッチ素子Ｍ２・Ｍ３はＮ−ｃｈ ＭＯＳトランジスタにて構成されている。
Ｒ１〜Ｒ５は、ゲート抵抗である。このうちの抵抗Ｒ１〜Ｒ３は、前記スイッチ素子Ｍ１・Ｍ２・Ｍ３の状態によって通電の有無が切り替えられ、これにより、前記ＩＧＢＴ１・２における実効ゲート抵抗値が変更されるようになっている。
より具体的には、ＩＧＢＴ１・２のターンオン時には、抵抗Ｒ１・Ｒ４・Ｒ５によって実効ゲート抵抗値が決定される。
一方、ＩＧＢＴ１・２のターンオフ時には、抵抗Ｒ２・Ｒ４・Ｒ５に加え、スイッチ素子Ｍ３の動作に応じた抵抗Ｒ３の値によって、実効ゲート抵抗値が決定される。
つまり、ターンオフ時においては、スイッチ素子Ｍ３の制御によって、実効ゲート抵抗値が変更され、ＩＧＢＴ１・２のターンオフ時の高速スイッチングと低速スイッチングが切り替えられるようになっている。
より具体的には、ＩＧＢＴ１・２のターンオン時には、抵抗Ｒ１・Ｒ４・Ｒ５によって実効ゲート抵抗値が決定される。
一方、ＩＧＢＴ１・２のターンオフ時には、抵抗Ｒ２・Ｒ４・Ｒ５に加え、スイッチ素子Ｍ３の動作に応じた抵抗Ｒ３の値によって、実効ゲート抵抗値が決定される。
つまり、ターンオフ時においては、スイッチ素子Ｍ３の制御によって、実効ゲート抵抗値が変更され、ＩＧＢＴ１・２のターンオフ時の高速スイッチングと低速スイッチングが切り替えられるようになっている。
また、本明細書中において、ターンオフ時の高速スイッチングと、低速スイッチングとは、次のとおりである。
まず、高速スイッチングについて、前記スイッチ素子Ｍ２・Ｍ３を共にオンとする場合では、抵抗Ｒ２・抵抗Ｒ３が並列接続されることになるため、各ＩＧＢＴ１・２の実効ゲート抵抗値は小さくなる。これにより、各ＩＧＢＴ１・２の高速スイッチングが実現可能となる。
一方、低速スイッチングについて、前記スイッチ素子Ｍ２をオンとし、スイッチ素子Ｍ３をオフとする場合では、抵抗Ｒ３は実効ゲート抵抗値に影響しないため、各ＩＧＢＴ１・２の実効ゲート抵抗値は大きくなる。これにより、前記ＩＧＢＴ１・２において、前記高速スイッチングと比較して、スイッチング速度の遅い、低速スイッチングが実現可能となる。
まず、高速スイッチングについて、前記スイッチ素子Ｍ２・Ｍ３を共にオンとする場合では、抵抗Ｒ２・抵抗Ｒ３が並列接続されることになるため、各ＩＧＢＴ１・２の実効ゲート抵抗値は小さくなる。これにより、各ＩＧＢＴ１・２の高速スイッチングが実現可能となる。
一方、低速スイッチングについて、前記スイッチ素子Ｍ２をオンとし、スイッチ素子Ｍ３をオフとする場合では、抵抗Ｒ３は実効ゲート抵抗値に影響しないため、各ＩＧＢＴ１・２の実効ゲート抵抗値は大きくなる。これにより、前記ＩＧＢＴ１・２において、前記高速スイッチングと比較して、スイッチング速度の遅い、低速スイッチングが実現可能となる。
次に、図２を用いて、前記ｄＩｃｅ／ｄｔ符号検出回路３の構成例について説明する。
入力端子３ｉは、前記ＩＧＢＴ１（図１）のセンスエミッタ端子に接続され、出力端子３ｏは、前記制御回路５（図１）に接続される。
また、コンデンサＣ１、抵抗Ｒ８、アンプＡＭＰ１により、ｄＩｃｅ／ｄｔを検出する微分回路２１が構成される。
そして、コンパレータＣＭＰ１により、この微分回路２１の出力であるｄＩｃｅ／ｄｔの符号が検出され、その検出結果が、制御回路５（図１）に出力される。このようにして、ｄＩｃｅ／ｄｔ符号検出回路３が構成される。
ここで、本実施例においては、ｄＩｃｅ／ｄｔの符号が、負であるか、又は、負でないか、のいずれかを検出できればよいので、例えば、図において、電圧Ｖ１＜電圧Ｖ２と設定した場合では、ｄＩｃｅ／ｄｔが負のときに出力をＬｏ、負でないとき（正かゼロの時）に出力をＨｉとして、制御回路５に出力する形態にて実現できる。
入力端子３ｉは、前記ＩＧＢＴ１（図１）のセンスエミッタ端子に接続され、出力端子３ｏは、前記制御回路５（図１）に接続される。
また、コンデンサＣ１、抵抗Ｒ８、アンプＡＭＰ１により、ｄＩｃｅ／ｄｔを検出する微分回路２１が構成される。
そして、コンパレータＣＭＰ１により、この微分回路２１の出力であるｄＩｃｅ／ｄｔの符号が検出され、その検出結果が、制御回路５（図１）に出力される。このようにして、ｄＩｃｅ／ｄｔ符号検出回路３が構成される。
ここで、本実施例においては、ｄＩｃｅ／ｄｔの符号が、負であるか、又は、負でないか、のいずれかを検出できればよいので、例えば、図において、電圧Ｖ１＜電圧Ｖ２と設定した場合では、ｄＩｃｅ／ｄｔが負のときに出力をＬｏ、負でないとき（正かゼロの時）に出力をＨｉとして、制御回路５に出力する形態にて実現できる。
以上に説明した図１、図２に示される回路構成において、制御回路５にて行う制御について説明する。
図３は、図１、図２に示される回路構成において、ＩＧＢＴのターンオフ時に電流アンバランスが生じる例と、この電流アンバランスに対応すべく、実効ゲート抵抗値の変更による高速／低速スイッチング動作の切り替えを示すタイムチャートである。
図３は、図１、図２に示される回路構成において、ＩＧＢＴのターンオフ時に電流アンバランスが生じる例と、この電流アンバランスに対応すべく、実効ゲート抵抗値の変更による高速／低速スイッチング動作の切り替えを示すタイムチャートである。
このタイムチャートは、ＩＧＢＴをターンオフさせる場合につき、ＩＧＢＴの制御信号Ｉｓがオンからオフに切り替わった時点からの状況を示している。
ここで、ＩＧＢＴ制御信号Ｉｓがオンからオフに切り替わった直後の期間Ｔ１では、前記各ＩＧＢＴ１・２のｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔがゼロとなるターンオフ遅延時間が発生する。このターンオフ遅延時間が長いと、スイッチング損失の増加や、図示せぬ対向に配置されるＩＧＢＴとの関係におけるデッドタイムの増加といった問題が生じることになる。
ここで、ＩＧＢＴ制御信号Ｉｓがオンからオフに切り替わった直後の期間Ｔ１では、前記各ＩＧＢＴ１・２のｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔがゼロとなるターンオフ遅延時間が発生する。このターンオフ遅延時間が長いと、スイッチング損失の増加や、図示せぬ対向に配置されるＩＧＢＴとの関係におけるデッドタイムの増加といった問題が生じることになる。
そこで、この期間Ｔ１では、制御回路５は、スイッチ素子Ｍ２・Ｍ３をオンとする信号Ｓ２・Ｓ３を出力し、実効ゲート抵抗値を小さくすることで、高速スイッチングを行うこととする。
この高速スイッチングにより、ターンオフ遅延時間を短縮し、スイッチング損失低減や、デッドタイム短縮が図られる。また、このデッドタイム短縮により、より高精度のモータ制御が可能となる。
この高速スイッチングにより、ターンオフ遅延時間を短縮し、スイッチング損失低減や、デッドタイム短縮が図られる。また、このデッドタイム短縮により、より高精度のモータ制御が可能となる。
次に、図３における期間Ｔ２では、ＩＧＢＴ１のみが先にターンオフし、コレクタ電流Ｉｃｅ１が、ＩＧＢＴ２に流れ込むことによって、電流アンバランスが発生した状態となっている。
このような電流アンバランスは、例えば、ＩＧＢＴ１のゲート・エミッタ間閾値電圧が、ＩＧＢＴ２のものよりも高いことによって起こり得るものである。
このような電流アンバランスは、例えば、ＩＧＢＴ１のゲート・エミッタ間閾値電圧が、ＩＧＢＴ２のものよりも高いことによって起こり得るものである。
そして、この電流アンバランスの検出は、各ＩＧＢＴ１・２のコレクタ電流Ｉｃｅ１、Ｉｃｅ２の微分値ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔの符号につき、いずれかの一の微分値が正であることを検出することにより行うことができる。
これは、ターンオフのタイミングが遅れるＩＧＢＴに対し他のＩＧＢＴのコレクタ電流Ｉｃｅが流れ込み、電流値が増加して電流アンバランスが発生しているということを、タイミングの遅れたＩＧＢＴのコレクタ電流Ｉｃｅの微分値が正であるということから検出するものである。
これは、ターンオフのタイミングが遅れるＩＧＢＴに対し他のＩＧＢＴのコレクタ電流Ｉｃｅが流れ込み、電流値が増加して電流アンバランスが発生しているということを、タイミングの遅れたＩＧＢＴのコレクタ電流Ｉｃｅの微分値が正であるということから検出するものである。
ここで、本実施例は、ＩＧＢＴを二個並列接続した例であるが、仮に、ＩＧＢＴを三個以上並列した場合でも、上述したコレクタ電流Ｉｃｅの微分値につき、いずれか一つのものが正であることを検出することにより、電流アンバランスを検出することができるものである。加えて説明すると、最もターンオフのタイミングの遅いＩＧＢＴについては、コレクタ電流Ｉｃｅの微分値が必ず正になり、この微分値を検出することで、確実に電流アンバランスを検出することができるのである。
そして、図１・図２の構成において、前記各ＩＧＢＴ１・２についての前記微分値の符号の検出を、ｄＩｃｅ／ｄｔ符号検出回路３・４により行い、いずれか一方のｄＩｃｅ／ｄｔ符号検出回路３・４の検出結果が正である場合には、制御回路５はＩＧＢＴ１・２において電流アンバランスが発生していることを検出することができる。
また、この検出の方法について、各ＩＧＢＴについて、それぞれ、ｄＩｃｅ／ｄｔ符号検出回路を設ける構成としているため、例えば、三個以上のＩＧＢＴを並列接続した場合でも、何れのＩＧＢＴ、あるいは、複数のＩＧＢＴに電流アンバランスが生じているか、ということも、制御回路５によって検出することも可能である。
そして、この電流アンバランスが検出されるとき、つまりは、期間Ｔ２であることが検出されたときには、制御回路５は、スイッチ素子Ｍ２・Ｍ３をオンとする信号Ｓ２・Ｓ３を出力し、実効ゲート抵抗値を小さくすることで、高速スイッチングを行うこととする。
この高速スイッチングにより、電流アンバランスが発生する時間が短縮され、電流アンバランスを是正することができる。
この高速スイッチングにより、電流アンバランスが発生する時間が短縮され、電流アンバランスを是正することができる。
次に、図３における期間Ｔ３では、ＩＧＢＴが遅れてターンオフし始めることにより、ターンオフサージ電圧が発生する期間である。
この期間Ｔ３では、全てのＩＧＢＴのコレクタ電流Ｉｃｅが減少し、各コレクタ電流Ｉｃｅの微分値が負になることから、前記ｄＩｃｅ／ｄｔ符号検出回路により検出される微分値が全て負であることに基づいて、制御回路５は、期間Ｔ３であることを検出できる。
この期間Ｔ３では、全てのＩＧＢＴのコレクタ電流Ｉｃｅが減少し、各コレクタ電流Ｉｃｅの微分値が負になることから、前記ｄＩｃｅ／ｄｔ符号検出回路により検出される微分値が全て負であることに基づいて、制御回路５は、期間Ｔ３であることを検出できる。
また、この期間Ｔ３の検出の方法について、各ＩＧＢＴに、それぞれ、ｄＩｃｅ／ｄｔ符号検出回路を設ける構成としているため、例えば、三個以上のＩＧＢＴを並列接続した場合でも、全てのｄＩｃｅ／ｄｔ符号検出回路において、ｄＩｃｅ／ｄｔが負であることを検出することによって、制御回路５は期間Ｔ３を検出可能である。
そして、期間Ｔ３であることが検出されたときには、制御回路５は、スイッチ素子Ｍ２をオンとする信号Ｓ２、及び、スイッチ素子Ｍ３をオフとする信号Ｓ３を出力し、実効ゲート抵抗値を大きくすることで、低速スイッチングを行う。
そして、この低速スイッチングによって、ターンオフサージ電圧を抑制することができる。
そして、この低速スイッチングによって、ターンオフサージ電圧を抑制することができる。
また、この期間Ｔ３において、図１に示すごとく、スイッチ素子Ｍ２のみをオンとした場合には、抵抗Ｒ２・Ｒ３のうち、抵抗Ｒ３はＩＧＢＴ１・２の実効ゲート抵抗値に影響することなく、抵抗Ｒ２のみを実効ゲート抵抗値に影響させることができる。
このため、この抵抗Ｒ２について、ターンオフサージ電圧の抑制に特化した最適な抵抗値を選定することが可能となり、効果的にターンオフサージ電圧を抑制できることとなる。
このため、この抵抗Ｒ２について、ターンオフサージ電圧の抑制に特化した最適な抵抗値を選定することが可能となり、効果的にターンオフサージ電圧を抑制できることとなる。
次に、図３における期間Ｔ４では、全てのＩＧＢＴ１・２がターンオフしている状態であり、各ＩＧＢＴ１・２のコレクタ電流ＩｃｅのｄＩｃｅ／ｄｔがゼロとなる。
そして、制御回路５は、前記各ｄＩｃｅ／ｄｔ符号検出回路により検出される全てのｄＩｃｅ／ｄｔの値がゼロであることを認識することにより、期間Ｔ４であることを検出することができる。
そして、制御回路５は、前記各ｄＩｃｅ／ｄｔ符号検出回路により検出される全てのｄＩｃｅ／ｄｔの値がゼロであることを認識することにより、期間Ｔ４であることを検出することができる。
そして、この期間Ｔ４では、制御回路５は、スイッチ素子Ｍ２・Ｍ３の両方をオンとする信号Ｓ２・Ｓ３を出力し、実効ゲート抵抗値を小さくすることで、ＩＧＢＴ１・２のゲート・エミッタ間を低インピーダンスに保持することとする。これにより、ターンオフ実効ゲート抵抗値の誤点弧を防止できることになる。
ここで、前記誤点弧とは、例えば、図１に示す構成において、ターンオフ状態のＩＧＢＴ１・２の対向に位置する図示せぬＩＧＢＴがターンオンするタイミングで、ターンオフ状態のＩＧＢＴ１・２に逆並列接続されているダイオードＤ１・Ｄ２にリカバリ・サージ電圧が発生し、このリカバリ・サージ電圧の時間変化により、ターンオフ状態にあるＩＧＢＴ１・Ｄ２の帰還容量Ｃｒｅｓに電流が流れてゲート電位が持ち上がり、瞬間的にアーム短絡してしまう現象である。
そこで、ターンオフ時での期間Ｔ４において、ゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止を測るものである。
そこで、ターンオフ時での期間Ｔ４において、ゲート・エミッタ間を低インピーダンスに保持し、ゲート電位の持ち上がりを防ぐことで、誤点弧の防止を測るものである。
図４（ａ）は、図２に示すｄＩｃｅ／ｄｔ符号検出回路３の構成を用いずに、図３に示す期間Ｔ２、Ｔ３、Ｔ４の検出を可能とする構成例について示すものである。
ここで、図４（ｂ）は、図２に示すｄＩｃｅ／ｄｔ符号検出回路３（４）を用いた上記実施例のブロック図であるが、この図４（ｂ）のブロック図の構成では、各ＩＧＢＴ１・２のコレクタ電流Ｉｃｅ１・Ｉｃｅ２のｄＩｃｅ／ｄｔの符号が制御回路５に入力され、制御回路５では、個別にｄＩｃｅ／ｄｔの符号（正／負／ゼロ）が検出されるものである。そして、図３に示すごとく（矢印図４（ｂ）部分）、このｄＩｃｅ／ｄｔの符号と期間Ｔ２〜Ｔ４を対応づけることで、スイッチ素子Ｍ３のオン／オフを行うものである。
ここで、図４（ｂ）は、図２に示すｄＩｃｅ／ｄｔ符号検出回路３（４）を用いた上記実施例のブロック図であるが、この図４（ｂ）のブロック図の構成では、各ＩＧＢＴ１・２のコレクタ電流Ｉｃｅ１・Ｉｃｅ２のｄＩｃｅ／ｄｔの符号が制御回路５に入力され、制御回路５では、個別にｄＩｃｅ／ｄｔの符号（正／負／ゼロ）が検出されるものである。そして、図３に示すごとく（矢印図４（ｂ）部分）、このｄＩｃｅ／ｄｔの符号と期間Ｔ２〜Ｔ４を対応づけることで、スイッチ素子Ｍ３のオン／オフを行うものである。
一方、本実施例２では、図４（ａ）に示すごとく、各ＩＧＢＴ１・２のコレクタ電流Ｉｃｅ１・Ｉｃｅ２を一つのｄＩｃｅ／ｄｔ加算回路６に入力し、その加算結果の符号を符号検出回路７にて検出し、制御回路５Ａに符号を出力する構成とするものである。
図５は、ｄＩｃｅ／ｄｔ加算回路６と、符号検出回路７の構成例を示すものであり、コンデンサＣ２・Ｃ３、抵抗Ｒ８・Ｒ９、アンプＡＭＰ２・ＡＭＰ３で２つの微分回路２２・２３を構成する。そして、抵抗Ｒ１０〜Ｒ１２、アンプＡＭＰ４で加算回路２４を構成し、加算回路出力の符号をコンパレータＣＭＰ２で検出する構成とするものである。
図５は、ｄＩｃｅ／ｄｔ加算回路６と、符号検出回路７の構成例を示すものであり、コンデンサＣ２・Ｃ３、抵抗Ｒ８・Ｒ９、アンプＡＭＰ２・ＡＭＰ３で２つの微分回路２２・２３を構成する。そして、抵抗Ｒ１０〜Ｒ１２、アンプＡＭＰ４で加算回路２４を構成し、加算回路出力の符号をコンパレータＣＭＰ２で検出する構成とするものである。
図３に示すごとく（矢印図４（ａ）部分）、両ＩＧＢＴ１・２のｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔを加算した場合、期間Ｔ３の場合のみ、その加算結果は負となり、その他の期間Ｔ１、Ｔ２、Ｔ４はゼロとなる。これは、期間Ｔ２においては、両ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔが打ち消し合うため加算結果はゼロとなり、期間Ｔ３においては、両ＩＧＢＴ１・２がターンオフ状態のため、両ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔの加算結果は必ず負となるためである。尚、期間Ｔ４では、ｄＩｃｅ１／ｄｔ、ｄＩｃｅ２／ｄｔはゼロであるため、加算結果もゼロとなる。
このようにして、図４（ａ）の構成によっても、制御回路５Ａは期間Ｔ３を検出することができ、また、この期間Ｔ３の前を期間Ｔ２と認識でき、また、期間Ｔ３の後を期間Ｔ４と認識でき、図４（ｂ）による構成と同等の制御を実施することができる。
図６（ａ）（ｂ）は、ＩＧＢＴを３列並列接続する構成について、コレクタ電流ＩｃｅのｄＩｃｅ／ｄｔの符号を検出するための回路構成の例について示すものである。
図６（ａ）は、図４（ａ）と同様、各ＩＧＢＴのコレクタ電流Ｉｃｅ１〜３を一つのｄＩｃｅ／ｄｔ加算回路１０に入力し、その加算結果の符号を符号検出回路１１にて検出し、制御回路５Ｂに符号を出力する構成とするものである。
この図６（ａ）の構成では、コンデンサＣ４〜Ｃ６、抵抗Ｒ１３〜Ｒ１５、アンプＡＭＰ５〜７で３つの微分回路を構成する。そして、抵抗Ｒ１６〜Ｒ１９、アンプＡＭＰ８で加算回路を構成し、加算回路出力の符号をコンパレータＣＭＰ４で検出する構成とするものである。
図６（ａ）は、図４（ａ）と同様、各ＩＧＢＴのコレクタ電流Ｉｃｅ１〜３を一つのｄＩｃｅ／ｄｔ加算回路１０に入力し、その加算結果の符号を符号検出回路１１にて検出し、制御回路５Ｂに符号を出力する構成とするものである。
この図６（ａ）の構成では、コンデンサＣ４〜Ｃ６、抵抗Ｒ１３〜Ｒ１５、アンプＡＭＰ５〜７で３つの微分回路を構成する。そして、抵抗Ｒ１６〜Ｒ１９、アンプＡＭＰ８で加算回路を構成し、加算回路出力の符号をコンパレータＣＭＰ４で検出する構成とするものである。
一方、図６（ｂ）は、各ＩＧＢＴのコレクタ電流Ｉｃｅ１〜３を各ｄＩｃｅ／ｄｔ符号検出回路３Ａ・３Ｂ・３Ｃに入力し、その符号検出結果を、制御回路５Ｃに出力する構成とするものである。
各ｄＩｃｅ／ｄｔ符号検出回路３Ａ・３Ｂ・３Ｃの構成は、図２に示すものと同等である。
各ｄＩｃｅ／ｄｔ符号検出回路３Ａ・３Ｂ・３Ｃの構成は、図２に示すものと同等である。
ここで、図６の（ａ）（ｂ）の両構成を比較すると、（ａ）の構成では、アンプが４回路、コンパレータが１回路の合計５回路であるのに対し、（ｂ）の構成では、アンプが３回路、コンパレータが３回路の合計６回路であることから、（ａ）の構成の方が回路数を少なく構成でき、回路規模を小型化できるというメリットを有することになる。
したがって、３列以上のＩＧＢＴを並列接続する構成においては、図６（ａ）の構成を適用することにより、回路規模を小型化できるというメリットを得ることができる。
したがって、３列以上のＩＧＢＴを並列接続する構成においては、図６（ａ）の構成を適用することにより、回路規模を小型化できるというメリットを得ることができる。
１・２ ＩＧＢＴ
３・４ ｄＩｃｅ／ｄｔ符号検出回路
５ 制御回路
Ｒ１〜Ｒ７ 抵抗
Ｍ１〜Ｍ３ スイッチ素子
３・４ ｄＩｃｅ／ｄｔ符号検出回路
５ 制御回路
Ｒ１〜Ｒ７ 抵抗
Ｍ１〜Ｍ３ スイッチ素子
Claims (8)
- 電圧駆動型半導体素子を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を微分回路にて検出し、
検出した各微分値の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更し、
前記各微分値の符号のいずれか一つが正であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は小さくなるように変更され、
前記各微分値の符号が全て負であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は大きくなるように変更される、
電圧駆動型半導体素子の駆動方法。 - 前記各微分値の符号は、
前記各微分回路の出力を、前記各微分回路に対応するコンパレータにそれぞれ入力し、比較演算することで検出される、
ことを特徴とする請求項１に記載の電圧駆動型半導体素子の駆動方法。 - 電圧駆動型半導体素子を複数個並列接続して構成される回路における、前記電圧駆動型半導体素子をターンオフする際の、電圧駆動型半導体素子のターンオフ時の駆動方法であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を微分回路にて検出し、
検出した各微分値を加算し、
加算結果の符号に基づいて、
前記各電圧駆動型半導体素子の実効ゲート抵抗値を変更し、
前記各微分値の加算結果がゼロであるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値は小さくなるように変更される、
電圧駆動型半導体素子の駆動方法。 - 前記各微分値の加算は、
前記微分回路の出力を統合して一つのコンパレータに入力し、比較演算することで行われる、
ことを特徴とする請求項３に記載の電圧駆動型半導体素子の駆動方法。 - 前記実効ゲート抵抗値の変更は、ゲート抵抗を複数個並列接続し、
いずれかのゲート抵抗の通電の有無を切り替えることにより行われる、
ことを特徴とする、請求項１乃至請求項４のいずれか一項に記載の電圧駆動型半導体素子の駆動方法。 - 複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段と、
前記各コレクタ電流の微分値の符号を検出する手段と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段とを備え、
前記実効ゲート抵抗値を決定する手段は、
前記各微分値の符号のいずれか一つが正であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値を小さくなるように変更し、
前記各微分値の符号が全て負であるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値が大きくなるように変更する、
電圧駆動型半導体素子のゲート駆動回路。 - 複数個並列接続される電圧駆動型半導体素子のゲート駆動回路であって、
前記各電圧駆動型半導体素子のコレクタ電流の微分値を検出する手段と、
前記各コレクタ電流の微分値を加算する手段と、
前記各微分値を加算した結果の符号を検出する手段と、
前記各符号の検出結果に基づいて実効ゲート抵抗値を決定する手段と、
前記実効ゲート抵抗値の変更の決定に基づいて、前記実効ゲート抵抗値を変更する手段とを備え、
前記実効ゲート抵抗値を決定する手段は、
前記各微分値の加算結果がゼロであるときは、全ての前記電圧駆動型半導体素子の実効ゲート抵抗値が小さくなるように変更する、
電圧駆動型半導体素子のゲート駆動回路。 - 前記実効ゲート抵抗値を変更する手段は、ゲート抵抗を複数個並列接続し、いずれかのゲート抵抗の通電の有無を切り替えることにより、前記実効ゲート抵抗値の変更を行う、
ことを特徴とする、請求項６又は請求項７に記載の電圧駆動型半導体素子のゲート駆動回路。
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