JP2007089294A

JP2007089294A - 半導体電力変換装置

Info

Publication number: JP2007089294A
Application number: JP2005274351A
Authority: JP
Inventors: Kunio Matsubara; 邦夫松原; Kiyoaki Sasagawa; 清明笹川
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2007-04-05
Anticipated expiration: 2025-09-21
Also published as: JP4848714B2

Abstract

【課題】各アームに電圧駆動型半導体素子を複数個直列接続した電力変換装置の小型化，低コスト化を図る。
【解決手段】電力変換装置の或るアームを、例えば電圧駆動型半導体素子（素子）１と２の直列接続回路で構成し、ターンオフ時に素子１，２の内部インダクタンス３，８に発生する電圧を電圧検出回路１６により検出してスイッチングタイミング差を検出し、その検出信号に基き遅れている側の素子をターンオフすることで、素子間の電圧アンバランスを抑制する。スナバ回路を用いないので大型化せず、低コストになる。
【選択図】図２

Description

この発明は、各アームに電圧駆動型半導体素子が複数個直列接続された半導体電力変換装置に関する。

図４に、各アームに電圧駆動型半導体素子が複数個直列接続された電力変換装置の一般的な例を示す。図４において、２３は３相交流入力電源、２４は整流回路、２５は平滑用コンデンサ、２６〜３１は複数個直列接続された電圧駆動型半導体素子、３２はモータ負荷である。図４のように、各アームに電圧駆動型半導体素子を複数個直列接続する場合、ゲート駆動信号のばらつきなどによってスイッチングタイミングに差が生じ、電圧駆動型半導体素子に印加される電圧が不平衡になり、特にターンオフ時には電圧駆動型半導体素子に過電圧が印加され、素子破壊に至るおそれがある。

図５に、例えば特許文献１に開示された、ターンオフ時の電圧不平衡（アンバランス）を抑制する従来例を示す。図５は各アームに電圧駆動型半導体素子が複数個直列接続された電力変換装置における、１アーム分の回路構成を示す。ここでは、一例として電圧駆動型半導体素子としてＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用い、これを２直列接続した場合を示す。

図５において、１，６はＩＧＢＴ、２，７はフリーホイーリングダイオード（以下、ＦＷＤと略記する）、３，８はＩＧＢＴの内部インダクタンス、４は高圧側のＩＧＢＴモジュール（Ｑ１）、９は低圧側のＩＧＢＴモジュール（Ｑ２）、５はＱ１に接続するゲート駆動装置（ＧＤＵ１）、１０はＱ２に接続するゲート駆動装置（ＧＤＵ２）、３３，３６はスナバコンデンサ、３４，３７はスナバダイオード、３５，３８はスナバ抵抗である。

図５から明らかなように、ＩＧＢＴモジュール４はＩＧＢＴ１，ＦＷＤ２，内部インダクタンス３より、また、ＩＧＢＴモジュール９はＩＧＢＴ６，ＦＷＤ７，内部インダクタンス８よりそれぞれ構成されている。ＩＧＢＴモジュール４とＩＧＢＴモジュール９は直列に接続され、ＩＧＢＴモジュール４のゲート・エミッタ間にはゲート駆動装置５、コレクタ・エミッタ間にはスナバコンデンサ３３，スナバダイオード３４，スナバ抵抗３５からなるスナバ回路が接続されている。ＩＧＢＴモジュール９も同様に、ゲート・エミッタ間にはゲート駆動装置１０、コレクタ・エミッタ間にはスナバコンデンサ３６，スナバダイオード３７，スナバ抵抗３８からなるスナバ回路が接続されている。

図６に図５の動作波形を示す。これは、ＧＤＵ２の入力信号が、ＧＤＵ１の入力信号よりもΔＴ時間だけ遅れた場合を示す。
図６において、ＧＤＵ１にオフ信号が入力されると、Ｑ１がターンオフ動作を開始するが、この開始時点からΔＴの期間はＱ２はまだオン状態であるため、Ｑ１のコレクタ・エミッタ間電圧ＶＣＥ１のみが上昇し、電圧アンバランスが発生する。

そこで、図５のようにスナバ回路を接続することで、Ｑ１のコレクタ・エミッタ間電圧ＶＣＥ１の電圧上昇率ｄｖ／ｄｔを低減することができ、スナバ回路を接続しない場合（図６の破線参照）と比べて、ΔＴの期間での電圧アンバランスを抑制することができる。また、電圧上昇率ｄｖ／ｄｔはスナバコンデンサ容量に依存しているため、最適なコンデンサ容量を選定することで、電圧アンバランス抑制効果を増大させることが可能となる。

特開平０４−１２５０７１号公報

以上のように、スイッチングタイミング差による電圧アンバランスを抑制することができるが、特に高電圧大容量の電力変換装置の場合は、スナバ回路に容量の大きなコンデンサを必要とするため、スイッチング時間の増加，装置の大型化，高コスト化という問題が発生する。
したがって、この発明の課題は、スイッチング時間の短縮化，装置の小型化，低コスト化を図ることにある。

このような課題を解決するため、請求項１の発明では、各アームに電圧駆動型半導体素子が複数個直列接続された半導体電力変換装置において、
最も高圧側に接続された電圧駆動型半導体素子のコレクタ端子と、最も低圧側に接続された電圧駆動型半導体素子のエミッタ端子との間にコンデンサを接続するとともに、電圧駆動型半導体素子に接続されている内部インダクタンスに発生する電圧を検出する検出手段を有し、その検出結果に応じて対応する電圧駆動型半導体素子にゲート駆動信号を与えるゲート駆動回路を電圧駆動型半導体素子にそれぞれ接続し、前記検出結果に基づきスイッチングタイミング差を調整することを特徴とする。

この発明によれば、各アームに電圧駆動型半導体素子を複数個直列接続する場合に、最も高圧側に接続された電圧駆動型半導体素子のコレクタ端子と、最も低圧側に接続された電圧駆動型半導体素子のエミッタ端子との間にコンデンサを接続し、電圧駆動型半導体素子に接続されている内部インダクタンスに発生する電圧からスイッチングタイミング差を検出し、遅れている側の素子をターンオフさせることで、特にターンオフ時のスイッチングタイミング差による電圧アンバランスが抑制される。スナバ回路を用いないので大型化せず、低コスト化を実現できる。

図１はこの発明の実施の形態を示す回路図である。同図からも明らかなように、主回路的には図５のスナバ回路を省略し、最も高圧側に接続された電圧駆動型半導体素子１のコレクタ端子Ｃと、最も低圧側に接続された電圧駆動型半導体素子６のエミッタ端子Ｅ１との間にコンデンサ１１を接続した点が特徴である。その他は図５と全く同様なので、詳細は省略する。

図２にゲート駆動装置の具体例を示す。これは、図１の低電圧側のＩＧＢＴモジュール９に接続されたゲート駆動装置１０の例であるが、高電圧側のＩＧＢＴモジュール４に接続されたゲート駆動装置５も同様に構成されるのは、言うまでもない。
図２に示すように、ゲート駆動装置１０は、ＩＧＢＴ６をターンオンまたはターンオフさせるためのスイッチ素子１２，１５、ゲートオン抵抗１３、ゲートオフ抵抗１４、ターンオフ時にＩＧＢＴの内部インダクタンス８に発生する電圧を検出する電圧検出回路１６、この電圧検出回路１６からの信号を一定期間保持するホールド回路１７、このホールド回路１７をリセットするリセット回路１８、ロジック回路１９，２０，２１およびオン信号またはオフ信号を出力するインターフェイス回路２２等から構成される。

図３に動作波形を示す。これも図６と同じく、ＧＤＵ２の入力信号が、ＧＤＵ１の入力信号よりもΔＴ時間だけ遅れた場合を示す。
図２および図３より、ＧＤＵ１にオフ信号が入力されると、Ｑ１がターンオフ動作を開始し、そのコレクタ・エミッタ間電圧ＶＣＥ１が上昇し始める。このとき、ＧＤＵ２にはオフ信号が入力されていないため、Ｑ２はオン状態のままとなっている。

Ｑ１がターンオフ動作を開始すると、コンデンサ１１に電流が流れ込み、Ｑ１，Ｑ２に流れる電流Ｉｃが減少する。Ｑ２に流れる電流Ｉｃが減少すると、Ｑ２の内部インダクタンス８に電圧ＶＬｉｎが発生する。この電圧ＶＬｉｎを電圧検出回路１６が検出すると、その検出信号はホールド回路１７で保持され、ホールド回路１７から補正信号が出力される。

ホールド回路１７から補正信号が出力されると、ロジック回路１９を介してスイッチ素子１５がオンし、ロジック回路２１，２０を介してスイッチ素子１２がオフするため、Ｑ２はターンオフ動作を開始する。そして、ΔＴ時間後にＧＤＵ２にオフ信号が入力されると、予め設定した時間後にリセット回路１８が動作し、ホールド回路１７がリセットされることになる。

以上のことから、図３に示すように、遅れ時間ΔＴよりも短い時間（ＧＤＵ２にオフ信号が入力される前に）で、Ｑ２をターンオフ動作させることができる。これにより、従来（図５，図６参照）に比べてスイッチング時間が短くなるだけでなく、スナバ回路によって装置が大型化することもなく、スイッチングタイミング差による電圧アンバランスを抑制することが可能となる。

この発明の実施の形態を示す回路図図１のゲート駆動回路の具体例を示す構成図図２の動作説明図各アームに電圧駆動型半導体素子が複数個直列接続された電力変換装置の一般的な例を示す回路図ゲート駆動回路の従来例を示す回路図図５の動作説明図

符号の説明

１，６…電圧駆動型半導体素子（ＩＧＢＴ）、２，７…フリーホイーリングダイオード（ＦＷＤ）、３，８…ＩＧＢＴの内部インダクタンス、４，９…ＩＧＢＴモジュール（Ｑ１，Ｑ２）、５，１０…ゲート駆動装置（ＧＤＵ１，２）、１１…コンデンサ、１２，１５…スイッチ素子、１３…ゲートオン抵抗、１４…ゲートオフ抵抗、１６…電圧検出回路、１７…ホールド回路、１８…リセット回路、１９，２０，２１…ロジック回路、２２…インターフェイス回路。

Claims

各アームに電圧駆動型半導体素子が複数個直列接続された半導体電力変換装置において、
最も高圧側に接続された電圧駆動型半導体素子のコレクタ端子と、最も低圧側に接続された電圧駆動型半導体素子のエミッタ端子との間にコンデンサを接続するとともに、電圧駆動型半導体素子に接続されている内部インダクタンスに発生する電圧を検出する検出手段を有し、その検出結果に応じて対応する電圧駆動型半導体素子にゲート駆動信号を与えるゲート駆動回路を電圧駆動型半導体素子にそれぞれ接続し、前記検出結果に基づいてスイッチングタイミング差を調整することを特徴とする半導体電力変換装置。