JP7427925B2 - ゲート電位制御装置 - Google Patents
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Description
12 :PMOS
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18 :AND回路
20 :遅延回路
22 :積算回路
24 :時間差算出回路
30 :タイミング検出回路
32 :タイミング検出回路
34 :信号配線
62 :ゲートオン抵抗
64 :ゲートオフ抵抗
70 :メインスイッチング素子
72 :高電位配線
74 :低電位配線
76 :センス抵抗
Claims (1)
- メインスイッチング素子のゲート電位を制御するゲート電位制御装置であって、
一方の主端子がゲートオン電位に接続されており、他方の主端子が前記メインスイッチング素子のゲートに接続されているオン用スイッチング素子と、
一方の主端子が前記ゲートに接続されており、他方の主端子が前記ゲートオン電位よりも低いゲートオフ電位に接続されているオフ用スイッチング素子と、
前記オフ用スイッチング素子を制御する制御回路、
を有しており、
前記制御回路が、前記メインスイッチング素子をオフするオフ動作において、第1タイミングにおいて前記オフ用スイッチング素子をオンし、前記第1タイミングから第1基準時間が経過した第2タイミングにおいて前記オフ用スイッチング素子をオフし、前記第2タイミングから第2基準時間が経過した第3タイミングにおいて前記オフ用スイッチング素子をオンし、
前記オフ動作において、前記メインスイッチング素子の主電極間の主電圧が、オン電圧からサージ電圧のピーク値まで上昇し、その後、前記ピーク値よりも低く前記オン電圧よりも高いオフ電圧に低下するように変化し、
前記オフ動作において、前記メインスイッチング素子に流れる主電流が減少し、
前記第2タイミングから前記第3タイミングまでの期間が、前記主電流が減少を開始する第4タイミングから前記主電圧が前記ピーク値に達する第5タイミングまでの期間の一部であり、
前記制御回路が、各オフ動作において、前記第4タイミングと前記第2タイミングの間の時間差を検出し、
前記制御回路が、以前に行った複数回の前記オフ動作において検出された複数の前記時間差に基づいて、前記第1基準時間を調整する、
ゲート電位制御装置。
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