JP6836342B2 - 駆動装置および電力供給システム - Google Patents

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Description

本発明は、駆動装置および電力供給システムに関し、例えば、インバータやスイッチング電源などのシステムにおいて、パワートランジスタのオン・オフを制御する技術に関する。
例えば、非特許文献１には、アクティブゲートドライバの構成として、オープンループ型の構成や、アナログフィードバック型の構成が示される。前者の構成では、予め、ゲートの充放電期間が複数の区間に分割され、各区間の長さと各区間の充放電電流が固定的に定められた状態でゲートが駆動される。後者の構成では、ｄｉ／ｄｔやｄｖ／ｄｔの観測結果と目標値との誤差が高速にアナログアンプに反映され、当該アナログアンプによってゲートが駆動される。
Y. Lobsiger, J. W. Kolar, "Closed-loop IGBT gate drive featuring highly dynamic di/dt and dv/dt control," 2012 IEEE Energy Conversion Congress and Exposition (ECCE)
例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）といったパワートランジスタを駆動する際には、そのスイッチング速度を考慮する必要がある。具体的には、スイッチング速度を速くすると、スイッチング損失を低減できる代わりに、電圧波形や電流波形のオーバシュートやアンダーシュートに伴い、ノイズの増大やパワートランジスタの耐圧超過等が生じ得る。逆に、スイッチング速度を遅くすると、ノイズの低減等が図れる代わりに、スイッチング損失の増大等が生じ得る。したがって、このようなトレードオフの関係を考慮して、スイッチング速度を適切に制御することが求められる。
スイッチング速度の制御方式として、一般的に、ゲート抵抗の抵抗値を調整する方式が知られている。ただし、当該方式は、言うなれば前述したトレードオフの関係の妥協点を見つける方式であり、スイッチング速度が速い場合と遅い場合のそれぞれのメリットを活かせるような方式ではない。そこで、非特許文献１に示されるようなアクティブゲートドライバを用いる方式が有益となる。しかし、前述したオープンループ型の構成では、製造プロセスや外部環境のばらつき（所謂ＰＶＴ（Process Voltage and Temperature）ばらつき）が生じると、所望の性能を得られない場合がある。一方、アナログフィードバック型の構成では、例えば、高速アナログアンプによる電力消費の増大等が懸念される。
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による駆動装置は、複数のレジスタと、可変電流ドライバ回路と、第１の検出回路と、電流切り替え回路とを有する。複数のレジスタは、それぞれ、電流値をディジタル値で保持する。可変電流ドライバ回路は、複数のレジスタのいずれかのディジタル値が入力され、当該ディジタル値に基づく駆動電流でパワートランジスタを駆動する。第１の検出回路は、パワートランジスタのスイッチング期間で、その端子間電圧または端子間電流を監視し、端子間電圧または端子間電流が所定の基準値に到達したことを検出する。電流切り替え回路は、複数のレジスタの中から可変電流ドライバ回路へ出力するレジスタを選択し、スイッチング期間で、第１の検出回路の検出結果をトリガとして選択するレジスタを切り替えることで可変電流ドライバ回路の駆動電流を遷移させる。
前記一実施の形態によれば、パワートランジスタを、製造プロセスや外部環境のばらつきを反映しつつ、低電力で駆動することが可能になる。
本発明の実施の形態１による電力供給システムにおいて、全体の構成例を示す概略図である。 （ａ）および（ｂ）は、図１とは異なる電力供給システムの全体の構成例を示す概略図である。 本発明の実施の形態１による駆動装置において、各ゲートドライバの構成例および動作例を示す概略図である。 図３の駆動装置による、パワートランジスタの概略的な駆動波形の一例を示す図である。 （ａ）は、図４において、パワートランジスタのターンオン時の詳細な駆動波形の一例を示す図であり、（ｂ）は、図４において、パワートランジスタのターンオフ時の詳細な駆動波形の一例を示す図である。 図４の駆動装置において、電流切り替え回路の動作シーケンスの一例を示す状態遷移図である。 本発明の実施の形態１による電力供給システムにおいて、トリガ検出に着目した主要部の構成例を示す回路ブロック図である。 本発明の実施の形態１による電力供給システムにおいて、傾き検出に着目した主要部の構成例を示す回路ブロック図である。 （ａ）および（ｂ）は、図８におけるパワートランジスタの構成例を示す概略図である。 （ａ）は、図３の駆動装置における電流値調整回路の主要部の構成例を示す概略図であり、（ｂ）および（ｃ）は、（ａ）の動作例を説明する補足図である。 （ａ）は、図１０（ａ）の電流値調整回路による動作方式を表す概念図であり、（ｂ）は、（ａ）の比較例となる動作方式を表す概念図である。 図３のゲートドライバを用いてパワートランジスタを駆動した場合のシミュレーション結果を示す波形図である。 本発明の実施の形態２による電力供給システムにおいて、トリガ検出に着目した主要部の構成例を示す回路ブロック図である。 （ａ）は、図１３において、パワートランジスタのターンオン時の詳細な駆動波形の一例を示す図であり、（ｂ）は、図１３において、パワートランジスタのターンオフ時の詳細な駆動波形の一例を示す図である。 本発明の実施の形態３による電力供給システムにおいて、主要部の構成例を示す回路ブロック図である。 図１５における発熱制御回路の概略的な動作例を示す説明図である。 （ａ）は、図１５における発熱制御回路の詳細な処理内容の一例を示すフロー図であり、（ｂ）は、（ａ）の補足図である。 図１５において、可変電流ドライバ回路内の各トランジスタの配置構成例を示す概念図である。 本発明の第１の比較例となるゲートドライバを用いた場合のパワートランジスタの駆動波形の一例を示す図である。 図１９におけるゲートドライバ周りの構成例を示す概略図である。 図１９および図２０におけるゲート抵抗の抵抗値と各種特性との関係の一例を纏めた図である。 本発明の第１の比較例となるゲートドライバを用いた場合とアクティブゲートドライバを用いた場合とで、パワートランジスタの駆動波形の一例を比較した図である。 （ａ）および（ｂ）のそれぞれは、本発明の第２の比較例となるゲートドライバの構成例を示す概略図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《電力供給システム全体の概略構成》
図１は、本発明の実施の形態１による電力供給システムにおいて、全体の構成例を示す概略図である。図１に示す電力供給システムは、マイクロコントローラＭＣＵと、駆動装置ＤＶＩＣと、インバータ回路ＩＶＣとを有するインバータシステムである。インバータ回路ＩＶＣは、ＰＷＭ（Pulse Width Modulation）制御によってモータＭＴ等の負荷に３相（ｕ相、ｖ相、ｗ相）の交流電力を供給する。
インバータ回路ＩＶＣは、電源電圧ＶＢＵＳと３相出力端子Ｕ，Ｖ，Ｗとの間にそれぞれ結合されるハイサイドトランジスタＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗと、接地電源電圧ＰＧＮＤと３相出力端子Ｕ，Ｖ，Ｗとの間にそれぞれ結合されるロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗとを有する。ハイサイドトランジスタおよびロウサイドトランジスタのそれぞれは、パワートランジスタである。本明細書では、各パワートランジスタを総称して、パワートランジスタＴＲと称する。また、本明細書では、パワートランジスタＴＲは、ＩＧＢＴである場合を例とするが、ＭＯＳＦＥＴ等であってもよい。この場合、コレクタおよびエミッタが、それぞれドレインおよびソースに置き換わる。
電源電圧ＶＢＵＳは、例えば、数百Ｖや、場合によっては数千Ｖといった電圧であり、ハイサイドトランジスタＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗのコレクタに供給される。接地電源電圧ＰＧＮＤは、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗのエミッタに供給される。ハイサイドトランジスタＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗには、それぞれ、還流ダイオードＤｈｕ，Ｄｈｖ，Ｄｈｗが並列に結合され、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗにも、それぞれ、還流ダイオードＤｌｕ，Ｄｌｖ，Ｄｌｗが並列に結合される。
駆動装置ＤＶＩＣは、ハイサイドトランジスタＴＲｈｕ，ＴＲｈｖ，ＴＲｈｗをそれぞれ駆動するゲートドライバＧＤＶｈｕ，ＧＤＶｈｖ，ＧＤＶｈｗと、ロウサイドトランジスタＴＲｌｕ，ＴＲｌｖ，ＴＲｌｗをそれぞれ駆動するゲートドライバＧＤＶｌｕ，ＧＤＶｌｖ，ＧＤＶｌｗとを備える。例えば、ゲートドライバＧＤＶｈｕは、ハイサイドトランジスタＴＲｈｕのエミッタを接地電源電圧として動作し、マイクロコントローラＭＣＵからのＰＷＭ信号ＰＷＭｈｕに基づいて、ハイサイドトランジスタＴＲｈｕのゲートを駆動する。同様に、ゲートドライバＧＤＶｈｖ，ＧＤＶｈｗも、それぞれ、マイクロコントローラＭＣＵからのＰＷＭ信号ＰＷＭｈｖ，ＰＷＭｈｗに基づいて、ハイサイドトランジスタＴＲｈｖ，ＴＲｈｗのゲートを駆動する。
一方、例えば、ゲートドライバＧＤＶｌｕは、ロウサイドトランジスタＴＲｌｕのエミッタを接地電源電圧として動作し、マイクロコントローラＭＣＵからのＰＷＭ信号ＰＷＭｌｕに基づいて、ロウサイドトランジスタＴＲｌｕのゲートを駆動する。同様に、ゲートドライバＧＤＶｌｖ，ＧＤＶｌｗも、それぞれ、マイクロコントローラＭＣＵからのＰＷＭ信号ＰＷＭｌｖ，ＰＷＭｌｗに基づいて、ロウサイドトランジスタＴＲｌｖ，ＴＲｌｗのゲートを駆動する。マイクロコントローラＭＣＵは、例えば、３相出力端子Ｕ，Ｖ，Ｗにおける相電流Ｉｕ，Ｉｖ，Ｉｗの検出結果や、回転角センサＰＳＥＮによるモータＭＴの回転角度の検出結果等を反映して、ＰＷＭ信号ＰＷＭｈｕ，ＰＷＭｈｖ，ＰＷＭｈｗ，ＰＷＭｌｕ，ＰＷＭｌｖ，ＰＷＭｌｗのデューティを適宜定める。
図２（ａ）および図２（ｂ）は、図１とは異なる電力供給システムの全体の構成例を示す概略図である。図２（ａ）および図２（ｂ）に示す電力供給システムは、ＰＷＭ制御によって所定の電源を生成するスイッチングレギュレータであり、図２（ａ）は、降圧コンバータであり、図２（ｂ）は、昇圧コンバータである。図２（ａ）の降圧コンバータは、ゲートドライバＧＤＶ１、電圧源ＶＣ１、パワートランジスタＴＲ１、還流ダイオードＤ１、コイルＬ１、およびコンデンサＣ１を備える。
ゲートドライバＧＤＶ１は、図示しないフィードバック制御回路からのＰＷＭ信号ＰＷＭｉに基づきパワートランジスタＴＲ１を駆動する。パワートランジスタＴＲ１がオンの期間では、電圧源ＶＣ１→パワートランジスタＴＲ１→コイルＬ１→コンデンサＣ１の経路で駆動電流が流れ、パワートランジスタＴＲ１がオフの期間では、コイルＬ１→コンデンサＣ１→還流ダイオードＤ１の経路で還流電流が流れる。これによって、電圧源ＶＣ１の電圧を降圧した出力電圧ＶＯ１が負荷ＬＤ１に供給される。
図２（ｂ）の昇圧コンバータは、ゲートドライバＧＤＶ２、電圧源ＶＣ２、パワートランジスタＴＲ２、昇圧ダイオードＤ２、コイルＬ２、およびコンデンサＣ２を備える。ゲートドライバＧＤＶ２は、図示しないフィードバック制御回路からのＰＷＭ信号ＰＷＭｉに基づきパワートランジスタＴＲ２を駆動する。パワートランジスタＴＲ２がオンの期間では、電圧源ＶＣ２→コイルＬ２→パワートランジスタＴＲ２の経路でコイルＬ２に電力が蓄積され、パワートランジスタＴＲ２がオフの期間では、コイルＬ２の電流が昇圧ダイオードＤ２を介してコンデンサＣ２に流れる。これによって、電圧源ＶＣ２の電圧を昇圧した出力電圧ＶＯ２が負荷ＬＤ２に供給される。
このような電力供給システムでは、パワートランジスタＴＲは、ＰＷＭ信号に基づき、例えば、数ｋＨｚから数十ｋＨｚといったスイッチング周波数でオン・オフが頻繁に制御される。したがって、電力変換効率の向上や発熱の抑制等を図るためには、特に、スイッチング損失を低減することが重要となる。また、パワートランジスタＴＲを安全動作領域で使用する観点から、スイッチングに伴う各種スパイクノイズ等を抑制することも重要となる。
《ゲートドライバ（比較例）の概要》
図１９は、本発明の第１の比較例となるゲートドライバを用いた場合のパワートランジスタの駆動波形の一例を示す図であり、図２０は、図１９におけるゲートドライバ周りの構成例を示す概略図である。一般的に、パワートランジスタＴＲを駆動する際には、図２０に示すような駆動方式が用いられる。図２０では、ゲートドライバＧＤＶ’は、ゲート抵抗Ｒｇを介してパワートランジスタ（ＩＧＢＴ）ＴＲのゲートを駆動する。このゲート抵抗Ｒｇの抵抗値を調整することで、パワートランジスタＴＲのスイッチング速度が調整される。
図１９に示すように、スイッチング速度が遅い場合（すなわちゲート抵抗Ｒｇの抵抗値が高く、ゲートの充放電速度が遅い場合）、パワートランジスタＴＲがハーフオン（言い換えれば抵抗として振舞う）状態の時間が長くなり、パワートランジスタＴＲで発生するスイッチング損失Ｐｌｏｓｓは増大する。その結果、システムの電力変換効率の低下や、パワートランジスタＴＲの放熱対策に伴うコストの増加等が生じ得る。
逆に、スイッチング速度が速い場合（すなわちゲート抵抗Ｒｇの抵抗値が低く、ゲートの充放電速度が速い場合）、コレクタ・エミッタ間電流Ｉｃｅの傾き（ｄＩ／ｄｔ）や、コレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶ／ｄｔ）が大きくなる。“ｄＩ／ｄｔ”が大きくなると、パッケージや配線等の寄生インダクタンス（Ｌｓ）により、コレクタ・エミッタ間電圧Ｖｃｅに大きなサージ電圧（Ｌｓ×（ｄＩ／ｄｔ））が生じる。この場合、パワートランジスタＴＲの耐圧超過等が生じる恐れがある。また、磁場の変動が大きくなるため、外部回路で生じる誘起電圧、つまり放射ノイズも大きくなり得る。
一方、“ｄＶ／ｄｔ”が大きくなると、コレクタ・エミッタ間電流Ｉｃｅに重畳するリカバリ電流が大きくなる事態や、容量結合によって誤動作を引き起こすような事態が生じ得る。リカバリ電流とは、例えば、図１の還流ダイオードＤｌｕが還流動作を行っている状態でハイサイドトランジスタＴＲｈｕをターンオンした際の、還流ダイオードＤｌｕの逆バイアスへの回復に伴う電流である。このターンオンの速度が速いほど、リカバリ電流は大きくなる。
このように、ゲート抵抗Ｒｇの抵抗値でスイッチング速度を調整する場合、図２１に示されるようなトレードオフの関係が生じる。図２１は、図１９および図２０におけるゲート抵抗の抵抗値と各種特性との関係の一例を纏めた図であり、前述した説明内容を纏めたものである。ゲート抵抗Ｒｇの抵抗値を定めるということは、このトレードオフの関係を考慮して妥協点を見つけるということになる。
そこで、このようなトレードオフに制約される状況を打開するため、アクティブゲートドライバを用いることが有益となる。図２２は、本発明の第１の比較例となるゲートドライバを用いた場合とアクティブゲートドライバを用いた場合とで、パワートランジスタの駆動波形の一例を比較した図である。アクティブゲートドライバは、図２２に示すように、サージ電圧や放射ノイズの原因となる電流の傾き（ｄＩ／ｄｔ）や、リカバリ電流や容量結合による誤動作の原因となる電圧の傾き（ｄＶ／ｄｔ）を適切な値に抑制しつつ、スイッチング損失Ｐｌｏｓｓを低減する。
具体的には、パワートランジスタＴＲのゲートの充放電期間（言い換えればスイッチング期間）には、“ｄＩ／ｄｔ”や“ｄＶ／ｄｔ”に影響する期間［１］と、“ｄＩ／ｄｔ”や“ｄＶ／ｄｔ”に影響せずにスイッチング損失に影響する期間［２］とがある。アクティブゲートドライバは、前者の期間［１］では、ゲートの充放電速度を適度に抑え、後者の期間［２］では、できるだけ速くゲートの充放電を行うことで電力が消費される期間を短縮し、スイッチング損失Ｐｌｏｓｓを低減する。このように、能動的にゲート電流を変えることで、図２１に示したゲート抵抗Ｒｇの抵抗値が高い場合と低い場合のメリットを両立することが可能となる。
アクティブゲートドライバの構成として、例えば、図２３（ａ）および図２３（ｂ）に示されるような構成が考えられる。図２３（ａ）および図２３（ｂ）のそれぞれは、本発明の第２の比較例となるゲートドライバの構成例を示す概略図である。図２３（ａ）のゲートドライバは、オープンループ型（フィードフォワード型）の構成であり、図２３（ｂ）のゲートドライバは、アナログフィードバック型の構成である。
オープンループ型の構成では、図２３（ａ）に示されるように、予め、パワートランジスタＴＲのゲートＧの充放電期間が複数の区間（ｔ０〜ｔ１，ｔ１〜ｔ２，ｔ２〜）に分割され、各区間の長さと各区間の充放電電流が固定的に定められる。この構成は、フィードバックを行うための電圧・電流の検出回路や、フィードバックの演算回路等が不要であるため、簡素かつ低コストで実現可能である。しかし、ゲートの充放電電流の波形が決め打ちのため、部品の製造ばらつき、電圧の変動、温度の変動といったＰＶＴばらつきに起因するパワートランジスタＴＲの特性変動に追従することが困難であり、所望の性能を得られない場合がある。
アナログフィードバック型の構成では、図２３（ｂ）に示されるように、パワートランジスタＴＲの“ｄＩ／ｄｔ”や“ｄＶ／ｄｔ”の観測結果と目標値（Ｖｒｅｆ）との誤差が高速にアナログアンプＡＭＰに反映され、当該アナログアンプＡＭＰによってパワートランジスタＴＲが駆動される。この構成は、実際の観測結果をフィードバックするため、ＰＶＴばらつきに追従することが可能である。しかし、この構成は、高速のアナログフィードバックを必要とするので、高速のアナログアンプＡＭＰが必要となり、特に、消費電力の増大が懸念される。
例えば、数百Ｖ・数百Ａをオン・オフする比較的大きなパワートランジスタＴＲでも、電流がゼロから数百Ａまでスイッチングするのに、通常、数百ｎｓ程度で足りる。したがって、“ｄＩ／ｄｔ”や“ｄＶ／ｄｔ”を観測しながら、それらを目標値に制御するためには、数十ｎｓ以下で応答するような高速なフィードバックループを構築する必要がある。一般に高速なアナログフィードバックループを構成するには、高速なアンプが必要なため、消費電力が大きくなる。消費電力が大きくなると、ドライバ自身の発熱が大きくなるため、周囲温度の高い環境で使い難くなる。例えば、図１に示したようなモータＭＴを駆動するシステムは、高温環境下で使われることが多く、ドライバの消費電力が大きくなることは望ましくない。
また、このような高速・大電流のアナログ回路は、半導体チップ上で大きな面積を占有するため、ゲートドライバを含んだ駆動装置ＤＶＩＣのコストが高くなる。さらに、実際の設計の観点で、フィードバックループの応答速度を速めると、ループの安定性を確保することが困難となる恐れがある。
《駆動装置（実施の形態１）の概略》
図３は、本発明の実施の形態１による駆動装置において、各ゲートドライバの構成例および動作例を示す概略図である。図３に示すゲートドライバＧＤＶは、コントローラＣＴＲと、複数のレジスタＲＥＧ１〜ＲＥＧｎと、選択回路ＳＥＬと、可変電流ドライバ回路ＩＤＶＣと、トリガ検出回路ＴＤＥＴと、傾き検出回路ＳＤＥＴとを有する。コントローラＣＴＲは、電流切り替え回路ＩＳＷＣと、電流値調整回路ＩＴＲＭＣとを備える。
複数のレジスタＲＥＧ１〜ＲＥＧｎのそれぞれは、例えば、８ビット等のレジスタであり、電流値をディジタル値で保持する。この例では、複数のレジスタＲＥＧ１〜ＲＥＧｎは、それぞれ、電流値Ｉ１〜Ｉｎを保持する。可変電流ドライバ回路ＩＤＶＣは、選択回路ＳＥＬを介して複数のレジスタＲＥＧ１〜ＲＥＧｎのいずれかのディジタル値（電流値）が入力され、当該ディジタル値に基づく駆動電流（ゲート電流Ｉｇ）でパワートランジスタＴＲを駆動する。
トリガ検出回路ＴＤＥＴは、パワートランジスタＴＲのスイッチング期間（言い換えればゲートの充放電期間）で、パワートランジスタＴＲの端子間電圧または端子間電流を監視し、当該端子間電圧または端子間電流が所定の基準値に到達したことを検出する。具体的には、トリガ検出回路ＴＤＥＴは、パワートランジスタＴＲのコレクタ・エミッタ間電圧Ｖｃｅと、コレクタ・エミッタ間電流Ｉｃｅと、ゲート・エミッタ間電圧Ｖｇｅの中の少なくとも一つ、望ましくは全てを検出する。なお、パワートランジスタＴＲがＭＯＳＦＥＴの場合、コレクタ・エミッタ間電圧Ｖｃｅ、コレクタ・エミッタ間電流Ｉｃｅ、ゲート・エミッタ間電圧Ｖｇｅは、それぞれ、ドレイン・ソース間電圧Ｖｄｓ、ドレイン・ソース間電流Ｉｄｓ、ゲート・ソース間電圧Ｖｇｓとなる。
この例では、トリガ検出回路ＴＤＥＴは、比較回路ＣＭＰ１〜ＣＭＰ３を備える。比較回路ＣＭＰ１は、ゲート・エミッタ間電圧Ｖｇｅが所定の基準値Ｖｒｆ１に到達したことを検出する。同様に、比較回路ＣＭＰ２は、コレクタ・エミッタ間電流Ｉｃｅが所定の基準値Ｖｒｆ２に到達したことを検出し、比較回路ＣＭＰ３は、コレクタ・エミッタ間電圧Ｖｃｅが所定の基準値Ｖｒｆ３に到達したことを検出する。
傾き検出回路ＳＤＥＴは、パワートランジスタＴＲのスイッチング期間で、パワートランジスタＴＲの端子間電圧または端子間電流の傾きを検出する。具体的には、傾き検出回路ＳＤＥＴは、パワートランジスタＴＲのコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）と、コレクタ・エミッタ間電流Ｉｃｅの傾き（ｄＩｃｅ／ｄｔ）の中の少なくとも一つ、望ましくは全てを検出する。この例では、傾き検出回路ＳＤＥＴは、比較回路ＣＭＰ４，ＣＭＰ５を備える。比較回路ＣＭＰ４は、傾き（ｄＩｃｅ／ｄｔ）と予め定めた目標値Ｖｔｇ１との大小関係を検出し、比較回路ＣＭＰ５は、傾き（ｄＶｃｅ／ｄｔ）と予め定めた目標値Ｖｔｇ２との大小関係を検出する。
電流切り替え回路ＩＳＷＣは、選択回路ＳＥＬへ電流切り替え信号ＩＳＷを出力することで、複数のレジスタＲＥＧ１〜ＲＥＧｎの中から可変電流ドライバ回路ＩＤＶＣへ出力するレジスタを選択する。具体的には、電流切り替え回路ＩＳＷＣは、例えば、ステートマシンで構成され、パワートランジスタＴＲのスイッチング期間で、トリガ検出回路ＴＤＥＴの検出結果をトリガとして選択するレジスタを切り換えることで可変電流ドライバ回路ＩＤＶＣの駆動電流（ゲート電流Ｉｇ）を遷移させる。また、電流切り替え回路ＩＳＷＣは、選択するレジスタを切り換える際のトリガとして、トリガ検出回路ＴＤＥＴの検出結果に加えて、外部からのＰＷＭ信号ＰＷＭも用いている。
電流値調整回路ＩＴＲＭＣは、傾き検出回路ＳＤＥＴの検出結果が予め定めた目標値に近づくように、電流値調整信号ＴＲＭを用いて、複数のレジスタＲＥＧ１〜ＲＥＧｎの中の所定のレジスタ（例えばＲＥＧ２，ＲＥＧ５）の電流値（Ｉ２，Ｉ５）をフィードバック制御する。この際に、電流値調整回路ＩＴＲＭＣは、特に限定はされないが、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ２，ＣＭＰ３）の検出結果をトリガとして、傾き検出回路ＳＤＥＴの検出結果を取り込むタイミング（すなわち、電流および電圧の立ち上がり／立ち下がり期間のタイミング）を得ている。
このように、電流切り替え回路ＩＳＷＣは、実質的に、オープンループ（フィードフォワード制御）によって、ゲート電流Ｉｇを高速に切り替えている。すなわち、検出結果と目標値との誤差を反映して制御量（アナログ値）を定めるような一般的なフィードバック制御でなく、検出結果を単にトリガとして用いる制御であるため、実質的に、フィードフォワード制御となる。このゲート電流Ｉｇの切り替えは、パワートランジスタＴＲの一回のターンオン期間またはターンオフ期間（例えば、数百ｎｓ）内に複数回行われるため、高速動作が可能なオープンループが用いられる。
一方、電流値調整回路ＩＴＲＭＣは、傾き（Ｖｃｅ／ｄｔ）や傾き（Ｉｃｅ／ｄｔ）と、それぞれの目標値との誤差を反映して、所定のレジスタの電流値をフィードバック制御によって調整する。つまり、このレジスタの値によってゲート電流Ｉｇの大小が決まり、これに応じて、“Ｖｃｅ／ｄｔ”や“Ｉｃｅ／ｄｔ”が変化し、その検出結果と目標値との誤差を反映してレジスタの値が調整されるというフィードバックループが形成される。
このレジスタの値は、一度適切な値に調整されると、その後は微修正だけでよいので、高速に値を変化させる必要は無く、フィードバックの速度は低速でよい。具体的には、パワートランジスタＴＲのＰＷＭ信号のスイッチング周波数は、数十ｋＨｚ程度（例えば２０ｋＨｚ）であり、オンとオフは、５０μｓ（＝１／２０ｋＨｚ）の周期で行われる。フィードバックループのトラッキング時間は、その数倍以上、例えば１ｍｓ程度でもよく、フィードバックループのバンド幅は、１ｋＨｚ程度でも良い。
なお、図３の構成例は、見方によっては、電流切り替え回路ＩＳＷＣの動作に伴う内ループと、電流値調整回路ＩＴＲＭＣの動作に伴う外ループからなる二重ループの制御系として見ることができる。一般的に、二重ループでは、安定したフィードバック制御を行うためには、外ループのループ帯域は、内ループのループ帯域の１／３以下に定められる。したがって、電流値調整回路ＩＴＲＭＣによるフィードバック制御のループ帯域は、パワートランジスタＴＲのスイッチング周波数の１／３以下に定められることが望ましく、実際には、１／１００や１／１０００等であってもよい。また、図３における基準値Ｖｒｆ１〜Ｖｒｆ３、目標値Ｖｔｇ１，Ｖｔｇ２、および電流値Ｉ１〜Ｉｎの初期値などを、外部からプログラミングできるように構成することも可能である。
図４は、図３の駆動装置による、パワートランジスタの概略的な駆動波形の一例を示す図である。電流切り替え回路ＩＳＷＣは、図４に示すように、一回のターンオン期間内および一回のターンオフ期間内で検出される複数のトリガに基づいてゲート電流Ｉｇの電流値を高速に切り替える。トリガは、入力されたＰＷＭ信号ＰＷＭの遷移に基づくターンオン指示およびターンオフ指示や、トリガ検出回路ＴＤＥＴによる、端子間電圧（Ｖｇｅ，Ｖｃｅ）および端子間電流（Ｉｃｅ）と基準値との比較結果である。
このように、電流切り替え回路ＩＳＷＣは、図２３（ａ）の場合のフィードフォワード制御とは異なり、予め固定されたタイミングでゲート電流Ｉｇを切り替えるのではなく、トリガ検出回路ＴＤＥＴ等からのトリガに基づいてゲート電流Ｉｇを切り替える。このトリガが生じるタイミングは、パワートランジスタＴＲのＰＶＴばらつき等に応じて変化する。したがって、電流切り替え回路ＩＳＷＣは、図２３（ａ）の場合と異なり、パワートランジスタＴＲのＰＶＴばらつき等を反映したタイミングで電流を切り替えることが可能になる。
また、図４において、特に重要なのは、コレクタ・エミッタ間電圧Ｖｃｅおよびコレクタ・エミッタ間電流Ｉｃｅが変化している最中に、ゲート電流Ｉｇを抑制するように電流の切り替えを行うことである。この電流の切り替え処理は、電流切り替え回路ＩＳＷＣによって高速に行われる。一方、この切り替え後の電流値（例えばＩ２，Ｉ５）は、電流値調整回路ＩＴＲＭＣによって低速に調整される。
具体的には、傾き検出回路ＳＤＥＴは、ターンオン期間とターンオフ期間のコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）およびコレクタ・エミッタ間電流Ｉｃｅの傾き（Ｉｃｅ／ｄｔ）と目標値との大小関係を検出する。電流値調整回路ＩＴＲＭＣは、傾き検出回路ＳＤＥＴによる複数の検出結果（すなわち大小関係）を蓄積し、その集計値に基づいて所定のレジスタ（例えば、ＲＥＧ２，ＲＥＧ５）の電流値を調整する。つまり、電流値調整回路ＩＴＲＭＣは、過去の複数回（例えば、１０回、１００回、１０００回等）のターンオン期間およびターンオフ期間を対象とした検出結果を反映して、時間をかけて電流値を調整する。
このように、電流値の調整に際しては、図２３（ｂ）の場合のように、現在の傾き（“ｄＶｃｅ／ｄｔ”および“Ｉｃｅ／ｄｔ”）を検出し、それと目標値との誤差を即座に現在のゲート電流Ｉｇに反映させるような高速なフィードバック制御は行われず、低速なフィードバック制御が行われる。低速なフィードバック制御を用いることで、図２３（ｂ）の場合と異なり、高速なアンプは必要とされず、消費電力の低減やチップ面積の低減等が可能になる。さらに、フィードバックループの安定性の確保が容易となる。
《駆動装置（実施の形態１）の詳細》
図５（ａ）は、図４において、パワートランジスタのターンオン時の詳細な駆動波形の一例を示す図であり、図５（ｂ）は、図４において、パワートランジスタのターンオフ時の詳細な駆動波形の一例を示す図である。
図５（ａ）において、電流切り替え回路ＩＳＷＣは、外部からのＰＷＭ信号ＰＷＭに基づくターンオン指示ＴＯＮをトリガとしてステート１（ＳＴ１）へ遷移し、当該ステート１（ＳＴ１）の処理として、レジスタＲＥＧ１を選択する処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ１のゲート電流（ここではソース／シンクのソース電流）ＩｇでパワートランジスタＴＲのゲートを充電し、パワートランジスタＴＲのゲート・エミッタ間電圧Ｖｇｅが立ち上がる。レジスタＲＥＧ１が保持する電流値Ｉ１は、例えば、予め定めた固定値に基づく最大ソース電流値である。
次いで、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ１）は、ゲート・エミッタ間電圧Ｖｇｅが基準値Ｖｒｆ１（例えば３Ｖ等）まで上がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ１として、ステート２（ＳＴ２）へ遷移し、当該ステート２（ＳＴ２）の処理として、選択するレジスタを、レジスタＲＥＧ１からレジスタＲＥＧ２に切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ２（｜Ｉ２｜＜｜Ｉ１｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを充電し、パワートランジスタＴＲのコレクタ・エミッタ間電流Ｉｃｅが立ち上がる際の傾きを制御する。
このように、電流切り替え回路ＩＳＷＣは、ゲート・エミッタ間電圧Ｖｇｅが所定のトランジスタしきい値（Ｖｔｈ）に達するまでは、主にゲート・エミッタ間容量（Ｃｇｅ）を、大きな電流で高速に充電する。そして、電流切り替え回路ＩＳＷＣは、トランジスタしきい値（Ｖｔｈ）に達する頃に（例えば達する直前に）、電流値を小さくすることでコレクタ・エミッタ間電流Ｉｃｅの傾き（ｄＩｃｅ／ｄｔ）を抑制し、リカバリ電流等によるオーバシュートを低減する。なお、ここでは、ステート２（ＳＴ２）へのトリガ条件ＣＮＤ１として、ゲート・エミッタ間電圧Ｖｇｅを用いたが、代わりに、コレクタ・エミッタ間電流Ｉｃｅの上がり始めを検出し、それをトリガ条件ＣＮＤ１とすることも可能である。
その後、対向サイドの還流ダイオード（例えば、図１のＴＲｈｕをターンオンする場合のＤｌｕ）が逆バイアスに回復し、コレクタ・エミッタ間電圧Ｖｃｅが立ち下がる。このコレクタ・エミッタ間電圧Ｖｃｅの立ち下がりに伴い、電流値Ｉ２のゲート電流Ｉｇは、主に、ゲート・コレクタ間容量（ミラー容量）Ｃｇｃの充電に用いられる。その結果、ゲート・エミッタ間電圧Ｖｇｅがほぼフラットとなる所謂ミラープラトー期間が生じる。
続いて、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ３）は、コレクタ・エミッタ間電圧Ｖｃｅが基準値Ｖｒｆ３（例えば７Ｖ等）まで下がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ２として、ステート３（ＳＴ３）へ遷移し、当該ステート３（ＳＴ３）の処理として、選択するレジスタを、レジスタＲＥＧ２からレジスタＲＥＧ３に切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ３（｜Ｉ３｜＞｜Ｉ２｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを高速に充電する。
このように、ステート３（ＳＴ３）では、電流切り替え回路ＩＳＷＣは、ミラー容量の充電期間（ミラープラトー期間）を短縮し、コレクタ・エミッタ間電圧Ｖｃｅを迅速に０Ｖレベルへ近づけることで電力損失を低減する。なお、ステート３（ＳＴ３）において、ゲート電流（ソース電流）Ｉｇが減少している期間は、電流を能動的に制御している期間ではなく、充電完了間近に伴い電流が受動的に制御される期間である。
一方、図５（ｂ）において、電流切り替え回路ＩＳＷＣは、外部からのＰＷＭ信号ＰＷＭに基づくターンオフ指示ＴＯＦＦをトリガとしてステート４（ＳＴ４）へ遷移し、当該ステート４（ＳＴ４）の処理として、レジスタＲＥＧ４を選択する処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ４のゲート電流（ここではソース／シンクのシンク電流）ＩｇでパワートランジスタＴＲのゲートを放電し、パワートランジスタＴＲのゲート・エミッタ間電圧Ｖｇｅが立ち下がる。これに応じて、パワートランジスタＴＲのコレクタ・エミッタ間電圧Ｖｃｅは立ち上がる。レジスタＲＥＧ４が保持する電流値Ｉ４は、例えば、予め定めた固定値に基づく最大シンク電流値である。
次いで、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ３）は、コレクタ・エミッタ間電圧Ｖｃｅが基準値Ｖｒｆ３（例えば７Ｖ等）まで上がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ３として、ステート５（ＳＴ５）へ遷移し、当該ステート５（ＳＴ５）の処理として、選択するレジスタを、レジスタＲＥＧ４からレジスタＲＥＧ５に切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ５（｜Ｉ５｜＜｜Ｉ４｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを放電し、パワートランジスタＴＲのコレクタ・エミッタ間電圧Ｖｃｅが立ち上がる際の傾きを制御する。
このように、電流切り替え回路ＩＳＷＣは、コレクタ・エミッタ間電圧Ｖｃｅが上がり始めるまでは、大きな電流でゲート・エミッタ間容量（Ｃｇｅ）およびゲート・コレクタ間容量（Ｃｇｃ）を高速に放電する。そして、コレクタ・エミッタ間電圧Ｖｃｅが上がり始めると、電流切り替え回路ＩＳＷＣは、電流値を小さくすることでコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）を小さくし、サージ電圧等によるオーバシュートを低減する。
その後、コレクタ・エミッタ間電圧Ｖｃｅが十分に立ち上がると、対向サイドの還流ダイオードが順バイアスに切り替わり、コレクタ・エミッタ間電流Ｉｃｅの立ち下がりが始まる。ここで、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ２）は、コレクタ・エミッタ間電流Ｉｃｅが基準値Ｖｒｆ２（例えば１Ａ等）まで下がったことを検出する。または、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ１）は、ゲート・エミッタ間電圧Ｖｇｅが基準値Ｖｒｆ１（例えば３Ｖ等）まで下がったことを検出する。
電流切り替え回路ＩＳＷＣは、当該検出結果のいずれか一方あるいは両方をトリガ条件ＣＮＤ４として、ステート６（ＳＴ６）へ遷移し、当該ステート６（ＳＴ６）の処理として、選択するレジスタを、レジスタＲＥＧ５からレジスタＲＥＧ６に切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ６（｜Ｉ６｜＞｜Ｉ５｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを高速に放電する。これにより、電流切り替え回路ＩＳＷＣは、ゲート・エミッタ間電圧Ｖｇｅを高速に０Ｖレベルへ近づけると共に、ゲートのインピーダンスを等価的に下げ、パワートランジスタＴＲの誤オン等を防止する。
なお、ステート６（ＳＴ６）において、ゲート電流（シンク電流）Ｉｇが減少している期間は、電流を能動的に制御している期間ではなく、放電完了間近に伴い電流が受動的に制御される期間である。また、電流値調整回路ＩＴＲＭＣは、ステート２（ＳＴ２）およびステート５（ＳＴ５）の期間で、コレクタ・エミッタ間電流Ｉｃｅの傾き（ｄＩｃｅ／ｄｔ）やコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）と目標値との比較結果を取り込み、当該比較結果を以降のサイクルの電流値Ｉ２，Ｉ５に反映する。
図６は、図４の駆動装置において、電流切り替え回路の動作シーケンスの一例を示す状態遷移図である。電流切り替え回路ＩＳＷＣは、例えば、図６に示すような動作を行うステートマシンによって構成される。図６において、各ステート１〜６（ＳＴ１〜ＳＴ６）の処理内容や、ステートを遷移する際のトリガ条件は、図５（ａ）および図５（ｂ）で述べた通りである。
加えて、図６において、電流切り替え回路ＩＳＷＣは、電源投入等による動作開始の指示ＩＮＩＴを受けた場合、例えば、ステート６（ＳＴ６）へ遷移し、パワートランジスタＴＲをオフに駆動した状態から動作を開始する。また、必ずしも限定はされないが、電流切り替え回路ＩＳＷＣは、ステート１，２，３（ＳＴ１，ＳＴ２，ＳＴ３）でターンオフ指示ＴＯＦＦを受信した際には、それぞれ、ステート６，５，４（ＳＴ６，ＳＴ５，ＳＴ４）へ遷移する。逆に、電流切り替え回路ＩＳＷＣは、ステート６，５，４（ＳＴ６，ＳＴ５，ＳＴ４）でターンオン指示ＴＯＮを受信した際には、それぞれ、ステート１，２，３（ＳＴ１，ＳＴ２，ＳＴ３）へ遷移する。
なお、電流切り替え回路ＩＳＷＣは、図５（ａ）および図５（ｂ）、図６の例では、６個のステート１〜６（ＳＴ１〜ＳＴ６）で動作したが、必ずしもこれに限定されるものではなく、ターンオン期間およびターンオフ期間のそれぞれで２以上のステートで動作すればよい。例えば、最大ソース電流値を用いるステートとして、ステート１（ＳＴ１）とステート３（ＳＴ３）を共通化することや、最大シンク電流値を用いるステートとして、ステート４（ＳＴ４）とステート６（ＳＴ６）を共通化することも場合によっては可能である。
また、各ステートで使用するレジスタも適宜変更することが可能である。例えば、レジスタＲＥＧ３はレジスタＲＥＧ１と共通化され、ステート１（ＳＴ１）とステート３（ＳＴ３）とでレジスタＲＥＧ１の電流値Ｉ１を共通で用いることが可能である。同様に、レジスタＲＥＧ６はレジスタＲＥＧ４と共通化され、ステート４（ＳＴ４）とステート６（ＳＴ６）とでレジスタＲＥＧ４の電流値Ｉ４を共通で用いることが可能である。
《電力供給システムの主要部の詳細》
図７は、本発明の実施の形態１による電力供給システムにおいて、トリガ検出に着目した主要部の構成例を示す回路ブロック図である。図７には、パワートランジスタＴＲと、駆動装置ＤＶＩＣに含まれるゲートドライバＧＤＶと、パワートランジスタＴＲとゲートドライバＧＤＶとの間の各種回路とが示される。パワートランジスタＴＲは、所定の負荷に電力を供給し、ゲートドライバＧＤＶは、例えば、一つの半導体チップで構成され、ＰＷＭ信号ＰＷＭに基づきパワートランジスタＴＲを駆動する。
ゲートドライバＧＤＶは、複数の外部端子ＰＮ１〜ＰＮ６を備える。外部端子ＰＮ６には、ＰＷＭ信号ＰＷＭが入力される。コントローラＣＴＲは、前述したように、各ステート１〜６（ＳＴ１〜ＳＴ６）に応じて選択回路ＳＥＬｃ，ＳＥＬｄを制御し、所定のレジスタの電流値を可変電流ドライバ回路ＩＤＶＣへ出力する。この例では、選択回路ＳＥＬｃは、充電（ステート１〜３（ＳＴ１〜ＳＴ３））に伴う電流値を出力し、選択回路ＳＥＬｄは、放電（ステート４〜６（ＳＴ４〜ＳＴ６））に伴う電流値を出力する。また、この例では、ステート１（ＳＴ１）とステート３（ＳＴ３）とでレジスタＲＥＧ１の電流値Ｉ１が共通に用いられ、ステート４（ＳＴ４）とステート６（ＳＴ６）とでレジスタＲＥＧ４の電流値Ｉ４が共通に用いられる。
外部端子ＰＮ１は、比較回路ＣＭＰ３と、パワートランジスタＴＲのコレクタとに結合される。ただし、パワートランジスタＴＲのコレクタは、例えば、プリント配線基板等に実装されるブロッキングダイオードＤｓａｔおよびロウパスフィルタＬＰＦ１を順に介して外部端子ＰＮ１に結合される。ブロッキングダイオードＤｓａｔは、高耐圧ダイオードである。
コレクタ・エミッタ間電圧Ｖｃｅは、パワートランジスタＴＲのオン・オフに応じて、略０ＶレベルとパワートランジスタＴＲの電源電圧（例えば４００Ｖ等）レベルとの間で推移する。一方、ゲートドライバＧＤＶは、例えば、１５Ｖ等の電源電圧ＶＤＤで動作する。したがって、ゲートドライバＧＤＶの耐圧により、４００Ｖ等の電源電圧レベルを比較回路ＣＭＰ３へ直接入力することはできない。そこで、ブロッキングダイオードＤｓａｔが設けられると共に、ゲートドライバＧＤＶ内の比較回路ＣＭＰの入力ノードに、当該ブロッキングダイオードＤｓａｔに微小なバイアス電流を流すためのバイアス回路が設けられる。
コレクタ・エミッタ間電圧ＶｃｅがゲートドライバＧＤＶの電源電圧ＶＤＤよりも低い場合には、コレクタ・エミッタ間電圧ＶｃｅにブロッキングダイオードＤｓａｔの順方向電圧（ＶＦ）を加えた電圧が比較回路ＣＭＰ３の入力電圧になる。これにより、比較回路ＣＭＰ３は、コレクタ・エミッタ間電圧Ｖｃｅが７Ｖ等の基準値Ｖｒｆ３に達したことを検出することができる。一方、コレクタ・エミッタ間電圧Ｖｃｅが電源電圧ＶＤＤよりも高い場合には、ブロッキングダイオードＤｓａｔが逆バイアスとなる。その結果、比較回路ＣＭＰ３の入力ノードには、電源電圧ＶＤＤ以上の電圧は印加されなくなる。ロウパスフィルタＬＰＦ１は、ブロッキングダイオードＤｓａｔのリカバリ電流を吸収し、ゲートドライバＧＤＶに過電圧が印加されないように保護する役割を担う。
外部端子ＰＮ２は、可変電流ドライバ回路ＩＤＶＣと、パワートランジスタＴＲのゲートとに結合される。可変電流ドライバ回路ＩＤＶＣは、電源電圧ＶＤＤと外部端子ＰＮ２との間に並列に設けられる複数のチャージ用トランジスタＣＴ０〜ＣＴｍと、接地電源電圧ＧＮＤと外部端子ＰＮ２との間に並列に設けられる複数のディスチャージ用トランジスタＤＴ０〜ＤＴｍとを有する。本明細書では、複数のチャージ用トランジスタＣＴ０〜ＣＴｍを総称して、チャージ用トランジスタＣＴと称し、複数のディスチャージ用トランジスタＤＴ０〜ＤＴｍを総称して、ディスチャージ用トランジスタＤＴと称する。例えば、チャージ用トランジスタＣＴは、ｐチャネル型のＭＯＳＦＥＴで構成され、ディスチャージ用トランジスタＤＴは、ｎチャネル型のＭＯＳＦＥＴで構成される。
複数のチャージ用トランジスタＣＴ０〜ＣＴｍは、選択回路ＳＥＬｃからの電流値（ディジタル値）に基づいてオンの数が制御され、複数のディスチャージ用トランジスタＤＴ０〜ＤＴｍは、選択回路ＳＥＬｄからの電流値（ディジタル値）に基づいてオンの数が制御される。より詳細には、例えば、選択回路ＳＥＬｃは、ディジタル値をデコードすることで、チャージ用トランジスタＣＴ０〜ＣＴｍのそれぞれのオン・オフ信号を生成し、選択回路ＳＥＬｄも、ディジタル値をデコードすることで、ディスチャージ用トランジスタＤＴ０〜ＤＴｍのそれぞれのオン・オフ信号を生成する。
ここで、外部端子ＰＮ２は、例えば、プリント配線基板等に実装されるゲート抵抗Ｒｇを介してパワートランジスタＴＲのゲートに結合される。実施の形態１の方式を用いると、前述したように、ゲート抵抗Ｒｇの代わりに電圧および電流の傾きを制御できるため、この観点では、ゲート抵抗Ｒｇを削除することが可能である。ただし、以下の理由でゲート抵抗Ｒｇを別途設けることも有益である。
ゲート抵抗Ｒｇは、（１）電圧および電流の傾きを調整する役割に加えて、（２）パワートランジスタＴＲおよびその接続配線の寄生容量および寄生インダクタに伴う発振を防止するためのダンピング抵抗としての役割と、（３）半導体チップの発熱を外に逃がす役割とを担うことができる。（３）に関して、例えば、チャージ用トランジスタＣＴをオンに制御する場合を想定する。この場合、電源電圧ＶＤＤは、チャージ用トランジスタＣＴのオン抵抗と、チップ外のゲート抵抗Ｒｇとで分圧されるため、チャージ用トランジスタＣＴの発熱を低減することができる。
そこで、ゲート抵抗Ｒｇに前述した（２）および（３）の役割を担わせるため、ゲート抵抗Ｒｇを別途設けることが有益となる。ただし、ゲート抵抗Ｒｇの抵抗値は、実施の形態１の方式を用いない場合（すなわち、ゲート抵抗Ｒｇに、加えて（１）の役割を担わせる場合）には５〜１０Ω等に定められるが、実施の形態１の方式を用いる場合には、例えば、その半分以下の値（１〜２Ω等）に定められる。
外部端子ＰＮ３は、パワートランジスタＴＲのメインエミッタＥに結合され、ゲートドライバＧＤＶの接地電源電圧ＧＮＤ用の端子として使用される。外部端子ＰＮ４は、比較回路ＣＭＰ１と、パワートランジスタＴＲのゲートとに結合され、ゲート・エミッタ間電圧Ｖｇｅの検出端子となる。外部端子ＰＮ５は、比較回路ＣＭＰ２に結合され、コレクタ・エミッタ間電流Ｉｃｅの検出端子となる。
詳細には、例えば、パワートランジスタＴＲがセンスエミッタＳＥを有するマルチエミッタ型のＩＧＢＴの場合、センスエミッタＳＥからのセンス電流が、センス抵抗Ｒｓｅｎによって電圧に変換された上で外部端子ＰＮ５へ入力される。この際に、センス抵抗Ｒｓｅｎによって変換された電圧は、ノイズを緩和するためのロウパスフィルタＬＰＦ２を介して外部端子ＰＮ５へ入力されてもよい。コレクタ・エミッタ間電流Ｉｃｅの検出方法は、このようなセンスエミッタＳＥによる方法に限らず、メインエミッタＥの電流をセンス抵抗でセンスする方法や、ホール素子や磁気抵抗効果素子（ＭＲ素子）を用いる方法や、カレントトランスを用いる方法等であってもよい。
図８は、本発明の実施の形態１による電力供給システムにおいて、傾き検出に着目した主要部の構成例を示す回路ブロック図である。図８に示すゲートドライバＧＤＶは、一部図示は省略されているが、図７に示した外部端子ＰＮ１〜ＰＮ６およびその各周辺回路を備え、加えて外部端子ＰＮ７，ＰＮ８を備える。外部端子ＰＮ７は、比較回路ＣＭＰ５ｐと、パワートランジスタＴＲのコレクタとに結合される。ただし、パワートランジスタＴＲのコレクタは、例えば、プリント配線基板等に実装される微分回路ＤＦＣを介して外部端子ＰＮ７に結合される。
微分回路ＤＦＣは、外部端子ＰＮ７とパワートランジスタＴＲのコレクタとの間に直列に挿入されるコンデンサＣｄと、並列に挿入される抵抗Ｒｄ１，Ｒｄ２とを備え、コレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）を反映した電圧を外部端子ＰＮ７へ出力する。特に限定はされないが、コンデンサＣｄの大きさは数十ｐＦ程度であり、抵抗Ｒｄ１，Ｒｄ２の抵抗値は、数Ω程度である。比較回路ＣＭＰ５ｐは、当該微分回路ＤＦＣの出力電圧となるコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）と、予め定めた立ち上がりスロープの目標値Ｖｔｇ２ｐ（Ｖ＋）との大小関係を検出する。
外部端子ＰＮ８は、比較回路ＣＭＰ４ｐと、パワートランジスタＴＲのパワーエミッタ（パワー端子）ＰＥとに結合される。また、外部端子ＰＮ３は、パワートランジスタＴＲのケルビンエミッタ（ケルビン端子）ＫＥに結合される。ケルビンエミッタＫＥとパワーエミッタＰＥとの間には、プリント配線基板の配線や、パワートランジスタＴＲのパッケージ内のリードフレームまたはボンディングワイヤ等に起因する寄生インダクタンス成分（Ｌｓ）が存在する。
したがって、パワーエミッタＰＥには、ケルビンエミッタＫＥを基準として、コレクタ・エミッタ間電流Ｉｃｅの傾き（ｄＩｃｅ／ｄｔ）を反映した電圧（Ｌｓ×（ｄＩｃｅ／ｄｔ））が生じる。比較回路ＣＭＰ４ｐは、当該ケルビンエミッタＫＥの電圧を接地電源電圧ＧＮＤとして動作し、パワーエミッタＰＥに生じた電圧（Ｌｓ×（ｄＩｃｅ／ｄｔ））と、予め定めた立ち上がりスロープの目標値Ｖｔｇ１ｐ（Ｉ＋）との大小関係を検出する。
図９（ａ）および図９（ｂ）は、図８におけるパワートランジスタの構成例を示す概略図である。図９（ａ）に示すように、パワートランジスタ（ＩＧＢＴ）ＴＲは、半導体チップＣＨＰに形成され、半導体チップＣＨＰの表面には、エミッタパッドＥＰ、ゲートパッドＧＰ、センスエミッタパッドＳＥＰが形成される。当該半導体チップＣＨＰは、外部端子（リードまたはリードフレーム）ＰＮ＿ＧＴ，ＰＮ＿ＰＥ，ＰＮ＿ＳＥ，ＰＮ＿ＫＥ，ＰＮ＿ＣＲを備えるパッケージＰＫＧによって封止される。
外部端子ＰＮ＿ＧＴ，ＰＮ＿ＰＥ，ＰＮ＿ＳＥは、それぞれ、ゲート端子、パワーエミッタ端子（ＰＥ）、センスエミッタ端子（ＳＥ）であり、ゲートパッドＧＰ、エミッタパッドＥＰ、センスエミッタパッドＳＥＰにボンディングワイヤＢＷを介して結合される。外部端子ＰＮ＿ＫＥは、ケルビンエミッタ端子（ＫＥ）であり、エミッタパッドＥＰにボンディングワイヤＢＷを介して結合される。外部端子ＰＮ＿ＣＲは、コレクタ端子であり、半導体チップＣＨＰの裏面に形成されるコレクタパッドに結合される。
パワーエミッタ端子（ＰＥ）は、所定の負荷へ電力を供給するための端子であり、コレクタ・エミッタ間電流Ｉｃｅのほぼ全てが流れる端子となる。一方、ケルビンエミッタ端子（ＫＥ）は、ゲートドライバＧＤＶに接地電源電圧ＧＮＤを供給するための端子であり、実質的に、コレクタ・エミッタ間電流Ｉｃｅが流れない端子となる。したがって、ボンディングワイヤＢＷや外部端子等に起因する寄生インダクタンス成分であって、コレクタ・エミッタ間電流Ｉｃｅに寄与する寄生インダクタンス成分（Ｌｓ）に関しては、等価的に、パワーエミッタ端子（ＰＥ）が有し、ケルビンエミッタ端子（ＫＥ）は有しないことになる。
また、パワートランジスタ（ＩＧＢＴ）ＴＲは、通常、図９（ｂ）に示されるように、半導体チップＣＨＰ内に形成される複数の単位ＩＧＢＴによって構成され、当該複数の単位ＩＧＢＴのコレクタ間やゲート間をそれぞれ共通に結合することで構成される。この複数の単位ＩＧＢＴの一部（例えば１／１０００等）は、センス用パワートランジスタＴＲｓとなり、残りはメイン用パワートランジスタＴＲｍとなる。センス用パワートランジスタＴＲｓのエミッタは、センスエミッタＳＥとなる外部端子ＰＮ＿ＳＥに結合され、メイン用パワートランジスタＴＲｍのエミッタは、パワーエミッタＰＥとなる外部端子ＰＮ＿ＰＥに結合される。
なお、例えば、ケルビンエミッタＫＥを備えないパワートランジスタＴＲを用いる場合には、例えば、プリント配線基板上に、ケルビンエミッタＫＥに相当するような配線を別途設ければよい。例えば、プリント配線基板上で、パワートランジスタＴＲのエミッタ端子から接地用の配線と主電流経路用の配線とを引き出し、前者の配線をゲートドライバＧＤＶに結合し、後者の配線を、所定の長さだけ引き出した先から分岐する形でゲートドライバＧＤＶに結合すればよい。
《電流値調整回路の詳細》
図１０（ａ）は、図３の駆動装置における電流値調整回路の主要部の構成例を示す概略図であり、図１０（ｂ）および図１０（ｃ）は、図１０（ａ）の動作例を説明する補足図である。図１０（ａ）に示す電流値調整回路ＩＴＲＭＣは、例えば、ＦＩＦＯ（First In First Out）等のメモリＭＥＭ１，ＭＥＭ２と、メモリ制御回路ＭＣＴＬと、乗算器ＭＵＬ１，ＭＵＬ２と、加算器ＡＤＤとを備える。
まず、電流値調整回路ＩＴＲＭＣの動作方式について説明する。図３の比較回路ＣＭＰ４，ＣＭＰ５による比較結果は、大小関係を表す２値（‘０’または‘１’）である。また、毎回のターンオン、ターンオフ時の電圧傾き（ｄＶｃｅ／ｄｔ）や電流傾き（ｄＩｃｅ／ｄｔ）は、図１０（ｂ）に示されるように、ある程度のばらつきを持っており、図１０（ｃ）に示されるように、“ｄＶｃｅ／ｄｔ”や“ｄＩｃｅ／ｄｔ”の値と発生頻度との関係には分布が生じる。さらに、比較回路ＣＭＰ４，ＣＭＰ５においても、熱雑音や１／ｆ雑音により、時間によって２つの入力間にオフセット電圧が生じ、そのオフセット電圧は、正規分布になる。例えば、２つの入力に全く同じ電圧を印加した場合、出力は、５０％の確率で‘０’になり、５０％の確率で‘１’になる。
そこで、この現象を応用し、比較回路ＣＭＰ４，ＣＭＰ５による比較結果から２値ではなくリニアリティを得る。例えば、“ｄＶｃｅ／ｄｔ”や“ｄＩｃｅ／ｄｔ”が目標値と一致している場合、比較回路ＣＭＰ４，ＣＭＰ５は、５０％の確率で‘０’を、５０％の確率で‘１’を出力する。“ｄＶｃｅ／ｄｔ”や“ｄＩｃｅ／ｄｔ”が目標値から僅かにずれると、この‘０’と‘１’の割合に変化が生じる。これを統計的に処理すると、ずれの量に応じたアナログ量を得ることができる。例えば、比較回路ＣＭＰ４，ＣＭＰ５が‘０’を出力する回数と‘１’を出力する回数とが等しくなるようにフィードバック制御を行うと、“ｄＶｃｅ／ｄｔ”や“ｄＩｃｅ／ｄｔ”の平均値が目標値とほぼ等しくなるように制御される。
図１０（ａ）では、例えば、電流値調整回路ＩＴＲＭＣが、図８の比較回路ＣＭＰ５ｐの検出結果（目標値との大小関係）に基づきコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）を制御する場合を想定する。この場合、コレクタ・エミッタ間電圧Ｖｃｅの立ち上がりが生じる毎に、比較回路ＣＭＰ５ｐによる検出結果がメモリＭＥＭ１，ＭＥＭ２に蓄えられる。具体的には、目標値オーバー場合には、その旨を表す１ビット情報がメモリＭＥＭ１に蓄えられ、目標値アンダーの場合には、その旨を表す１ビット情報がメモリＭＥＭ２に蓄えられる。
メモリ制御回路ＭＣＴＬは、メモリＭＥＭ１，ＭＥＭ２に所定の回数（例えば数十回や数百回等）の検出結果が蓄積される毎に、メモリＭＥＭ１，ＭＥＭ２を読み出し、メモリＭＥＭ１に基づく目標値オーバーの発生回数Ｎ１を乗算器ＭＵＬ１へ出力し、メモリＭＥＭ２に基づく目標値アンダーの発生回数Ｎ２を乗算器ＭＵＬ２へ出力する。乗算器ＭＵＬ１は、‘Ｎ１’に重み係数Ｗ１を乗算し、乗算器ＭＵＬ２は、‘Ｎ２’に重み係数Ｗ２を乗算する。加算器ＡＤＤは、“Ｎ１×Ｗ１”と“Ｎ２×Ｗ２”の差分を算出する。
電流値調整回路ＩＴＲＭＣは、加算器ＡＤＤからの差分値（言い換えれば、比較回路ＣＭＰ５ｐによる複数回の検出結果の集計値）に基づいて、電流値を増加させるか、または減少させるか、あるいは維持するかを定める。そして、電流値調整回路ＩＴＲＭＣは、電流値の増加指示ＵＰ、減少指示ＤＮ、維持指示ＨＬＤのいずれかを表す電流値調整信号ＴＲＭを所定のレジスタへ出力する。
ここで、仮に、重み係数Ｗ１と重み係数Ｗ２が等しい場合、“ｄＶｃｅ／ｄｔ”は、５０％の確率で目標値を超えてしまう。例えば、目標値を、サージ電圧や放射ノイズを許容できる上限値に定めた場合、“ｄＶｃｅ／ｄｔ”は、５０％の確率でこの上限値を超えてしまうことになる。そこで、重み係数Ｗ１は、重み係数Ｗ２よりも大きい値に設定される。この場合、目標値オーバーの回数Ｎ１に‘Ｗ１’を乗算した値と、目標値アンダーの回数Ｎ２に‘Ｗ２’（＜Ｗ１）を乗算した値とが釣り合うようにフィードバック制御が行われる。その結果、図１０（ｃ）に示されるように、“ｄＶｃｅ／ｄｔ”が目標値（上限値）を超える頻度を極力下げることが可能になる。なお、ここでは、“ｄＶｃｅ／ｄｔ”を制御する場合を想定したが、“ｄＩｃｅ／ｄｔ”を制御する場合も同様である。
図１１（ａ）は、図１０（ａ）の電流値調整回路による動作方式を表す概念図であり、図１１（ｂ）は、図１１（ａ）の比較例となる動作方式を表す概念図である。図１１（ｂ）に示されるように、比較回路による１回の検出結果に基づいて電流値を調整する方式（所謂、ｂａｎｇ−ｂａｎｇ型の方式）を用いた場合、本来、電流値を維持すべき状況であっても定常的に電流値の増減が行われる。
この場合、電圧および電流の傾きが定常的にばらつくことになる。そうすると、例えば、ＰＷＭデューティもばらつき、図１のインバータシステムを例とすると、ＰＷＭ信号に基づき生成される各相の正弦波に歪みが生じる恐れや、ノイズ成分が増大する恐れなどがある。また、フィードバックループの安定性とトラッキング速度を両立することが困難となる恐れがあり、制御の収束性が低下する場合がある。
一方、図１０（ａ）の方式を用いた場合、図１１（ａ）に示されるように、複数回の検出結果と目標値との誤差に応じて、電流値の増加／減少に維持を加えた３種類の調整を行うことができる。例えば、図１０（ａ）の加算器ＡＤＤの算出結果がゼロか、あるいはゼロを中心とする所定の範囲（例えば±２以内等）の場合、電流値を維持するようなことが可能になる。その結果、図１１（ｂ）で述べたような傾きのばらつきの問題を解決できる。
また、加算器ＡＤＤの算出結果の値に応じて、電流値を増加／減少する量（例えば、ΔＩ増加、（２×ΔＩ）増加等）を調整することも可能である。具体的には、加算器ＡＤＤの算出結果の値が範囲［１］（例えば＋３〜＋６等）であった場合にはΔＩ増加させ、範囲［１］に続く範囲［２］（例えば＋７〜＋１０等）であった場合には（２×ΔＩ）増加させるといったこともできる。さらに、複数回の検出結果を蓄積したのち反映するという低速なフィードバック制御を行っているため、安定したフィードバックループを容易に構築することができ、制御の収束性を向上させることも可能になる。
図１２は、図３のゲートドライバを用いてパワートランジスタを駆動した場合のシミュレーション結果を示す波形図である。図１２には、比較例として、点線で示されるように、図２０のゲート抵抗方式でパワートランジスタＴＲの駆動した場合の波形図も併せて示されている。実施の形態１の方式を用いると、ゲート抵抗方式の場合と同等のコレクタ・エミッタ間電流Ｉｃｅの傾き（ｄＩｃｅ／ｄｔ）およびコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）を保ちながら、スイッチング時間を大幅に短縮することが可能になる。これにより、パワートランジスタＴＲでの電力損失が低減され、電力変換効率の向上や、放熱コストの削減等が図れる。
《実施の形態１の代表的な効果》
以上、実施の形態１の駆動装置および電力供給システムを用いることで、サージ電圧や放射ノイズ等の原因となる電流の傾き、リカバリ電流や容量結合等による誤動作の原因となる電圧の傾きを適切な値に抑制しつつ、スイッチング損失を低減するアクティブゲートドライバが実現できる。さらに、当該アクティブゲートドライバによって、図２３（ａ）や図２３（ｂ）の場合と比較して、パワートランジスタを、ＰＶＴばらつきを反映しつつ、低電力で駆動することが可能になる。この低電力化により、アクティブゲートドライバを高温環境下で用いられるシステムに適用することも容易となる。
具体的に説明すると、図２３（ａ）のようなオープンループ型の構成は、ディジタル制御が可能であるため低電力化等が図れるが、ＰＶＴばらつきを反映することは困難となる。逆に、図２３（ｂ）のようなアナログフィードバック型の構成は、ＰＶＴばらつきを反映できるが、アナログ回路が主体となるため低電力化等が図り難い。そこで、実施の形態１では、図３等に示したように、パワートランジスタＴＲの端子間電圧や端子間電流が基準値に達したことをトリガとして電流を切り替える、ディジタル制御の高速なオープンループ系が設けられる。これにより、図２３（ａ）の構成と異なり、ＰＶＴばらつきを反映したタイミングで電流を高速に切り替えることができる。
さらに、実施の形態１では、図３等に示したように、端子間電圧や端子間電流の傾きを反映して電流値を調整するディジタル制御の低速なフィードバック系が設けられる。これにより、図２３（ａ）の場合と異なりＰＶＴばらつきを反映した電流値でパワートランジスタＴＲを駆動できる。さらに、オープンループ系に加えてフィードバック系にもディジタル制御を用いることで、図２３（ｂ）の場合と異なり低電力化等が図れる。なお、フィードバック系に関しては、ディジタル制御を適用するため、アナログアンプではなく比較回路が用いられる。そして、比較回路による複数回の検出結果に基づいてフィードバック制御を行うことで、アナログアンプのようなリニアな制御が可能になる。
なお、傾き検出回路ＳＤＥＴは、このように消費電力や回路面積等の観点から比較回路で構成することが望ましいが、必ずしもこれに限定されない。例えば、アナログアンプやアナログディジタル変換器等のアナログ回路で構成し、そのディジタル出力を低速にフィードバックするような構成を用いることも場合によっては可能である。すなわち、実施の形態１の方式では、図２３（ｂ）の方式と異なり、オープンループ制御を併用しているため、高速アンプを含んだ高速なフィードバック回路は不要であり、低速なフィードバック回路を用いることができるため、消費電力をある程度抑制することができる。
（実施の形態２）
《電力供給システム（応用例［１］）の主要部の詳細》
図１３は、本発明の実施の形態２による電力供給システムにおいて、トリガ検出に着目した主要部の構成例を示す回路ブロック図である。図１３に示す電力供給システムは、図８の構成例と比較して、比較回路ＣＭＰ４ｎ，ＣＭＰ５ｎが追加される点と、レジスタＲＥＧ２がレジスタＲＥＧ２ａ，ＲＥＧ２ｂに変更され、レジスタＲＥＧ５がレジスタＲＥＧ５ａ，ＲＥＧ５ｂに変更される点とが異なっている。
比較回路ＣＭＰ５ｎは、前述した比較回路ＣＭＰ５ｐと共に外部端子ＰＮ７に結合され、微分回路ＤＦＣの出力電圧となるコレクタ・エミッタ間電圧Ｖｃｅの傾き（ｄＶｃｅ／ｄｔ）と、予め定めた立ち下がりスロープの目標値Ｖｔｇ２ｎ（Ｖ−）との大小関係を検出する。また、比較回路ＣＭＰ４ｎも、前述した比較回路ＣＭＰ４ｐと共に外部端子ＰＮ８に結合され、パワーエミッタＰＥに生じた電圧（Ｌｓ×（ｄＩｃｅ／ｄｔ））と、予め定めた立ち下がりスロープの目標値Ｖｔｇ１ｎ（Ｉ−）との大小関係を検出する。
図１４（ａ）は、図１３において、パワートランジスタのターンオン時の詳細な駆動波形の一例を示す図であり、図１４（ｂ）は、図１３において、パワートランジスタのターンオフ時の詳細な駆動波形の一例を示す図である。図１４（ａ）では、図５（ａ）の場合と比較して、ステート２（ＳＴ２）がステート２Ａ（ＳＴ２ａ）とステート２Ｂ（ＳＴ２ｂ）とに分割されている。
図５（ａ）の場合と同様に、電流切り替え回路ＩＳＷＣは、トリガ条件ＣＮＤ１に応じて、ステート１（ＳＴ１）からステート２Ａ（ＳＴ２ａ）へ遷移し、当該ステート２Ａ（ＳＴ２ａ）の処理として、選択するレジスタを、レジスタＲＥＧ１からレジスタＲＥＧ２ａに切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ２ａ（｜Ｉ２ａ｜＜｜Ｉ１｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを充電し、パワートランジスタＴＲのコレクタ・エミッタ間電流Ｉｃｅが立ち上がる際の傾きを制御する。
次いで、トリガ検出回路ＴＤＥＴ（図１３では省略）は、コレクタ・エミッタ間電流Ｉｃｅが所定の基準値（例えば、立ち上がりの完了直前の値）まで上がったことを検出する。または、トリガ検出回路ＴＤＥＴは、コレクタ・エミッタ間電圧Ｖｃｅが所定の基準値（例えば、立ち下がりの開始直後の値）まで下がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ２ａとして、ステート２Ｂ（ＳＴ２ｂ）へ遷移し、当該ステート２Ｂ（ＳＴ２ｂ）の処理として、選択するレジスタを、レジスタＲＥＧ２ａからレジスタＲＥＧ２ｂに切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ２ｂ（例えば、｜Ｉ１｜＞｜Ｉ２ｂ｜＞｜Ｉ２ａ｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを充電し、パワートランジスタＴＲのコレクタ・エミッタ間電圧Ｖｃｅが立ち下がる際の傾きを制御する。
その後、図５（ａ）のトリガ条件ＣＮＤ２の場合と同様に、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ３）は、コレクタ・エミッタ間電圧Ｖｃｅが基準値Ｖｒｆ３（例えば７Ｖ等）まで下がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ２ｂとして、ステート３（ＳＴ３）へ遷移し、当該ステート３（ＳＴ３）の処理として、選択するレジスタを、レジスタＲＥＧ２ｂからレジスタＲＥＧ３に切り替える処理を実行する。
一方、図１４（ｂ）でも、図５（ｂ）の場合と比較して、ステート５（ＳＴ５）がステート５Ａ（ＳＴ５ａ）とステート５Ｂ（ＳＴ５ｂ）とに分割されている。図５（ｂ）のトリガ条件ＣＮＤ３の場合と同様に、トリガ検出回路ＴＤＥＴ（具体的には比較回路ＣＭＰ３）は、コレクタ・エミッタ間電圧Ｖｃｅが基準値Ｖｒｆ３（例えば７Ｖ等）まで上がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ３ａとして、ステート５Ａ（ＳＴ５ａ）へ遷移し、当該ステート５Ａ（ＳＴ５ａ）の処理として、選択するレジスタを、レジスタＲＥＧ４からレジスタＲＥＧ５ａに切り替える処理を実行する。これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ５ａ（｜Ｉ５ａ｜＜｜Ｉ４｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを放電し、パワートランジスタＴＲのコレクタ・エミッタ間電圧Ｖｃｅが立ち上がる際の傾きを制御する。
次いで、トリガ検出回路ＴＤＥＴ（図１３では省略）は、コレクタ・エミッタ間電流Ｉｃｅが所定の基準値（例えば、立ち下がりの開始直後の値）まで下がったことを検出する。または、トリガ検出回路ＴＤＥＴは、コレクタ・エミッタ間電圧Ｖｃｅが所定の基準値（例えば、立ち上がりの完了直前の値）まで上がったことを検出する。電流切り替え回路ＩＳＷＣは、当該検出結果をトリガ条件ＣＮＤ３ｂとして、ステート５Ｂ（ＳＴ５ｂ）へ遷移し、当該ステート５Ｂ（ＳＴ５ｂ）の処理として、選択するレジスタを、レジスタＲＥＧ５ａからレジスタＲＥＧ５ｂに切り替える処理を実行する。
これに応じて、可変電流ドライバ回路ＩＤＶＣは、電流値Ｉ５ｂ（例えば、｜Ｉ４｜＞｜Ｉ５ｂ｜＞｜Ｉ５ａ｜）のゲート電流ＩｇでパワートランジスタＴＲのゲートを放電し、パワートランジスタＴＲのコレクタ・エミッタ間電流Ｉｃｅが立ち下がる際の傾きを制御する。その後は、図５（ｂ）の場合と同様に、電流切り替え回路ＩＳＷＣは、トリガ条件ＣＮＤ４に応じて、ステート６（ＳＴ６）へ遷移し、当該ステート６（ＳＴ６）の処理として、選択するレジスタを、レジスタＲＥＧ５ｂからレジスタＲＥＧ６に切り替える処理を実行する。
ここで、図１３の電流値調整回路ＩＴＲＭＣは、ステート２Ａ（ＳＴ２ａ）での比較回路ＣＭＰ４ｐの検出結果に基づき、レジスタＲＥＧ２ａの電流値Ｉ２ａを調整し、ステート２Ｂ（ＳＴ２ｂ）での比較回路ＣＭＰ５ｎの検出結果に基づき、レジスタＲＥＧ２ｂの電流値Ｉ２ｂを調整する。また、電流値調整回路ＩＴＲＭＣは、ステート５Ａ（ＳＴ５ａ）での比較回路ＣＭＰ５ｐの検出結果に基づき、レジスタＲＥＧ５ａの電流値Ｉ５ａを調整し、ステート５Ｂ（ＳＴ５ｂ）での比較回路ＣＭＰ４ｎの検出結果に基づき、レジスタＲＥＧ５ｂの電流値Ｉ５ｂを調整する。
《実施の形態２の代表的な効果》
以上、実施の形態２の駆動装置および電力供給システムを用いることで、実施の形態１で述べた各種効果に加えて、さらに、電圧および電流の立ち上がり／立ち下がりの傾きをそれぞれ独立に制御でき、スイッチング特性の更なる向上を図れる場合がある。具体的に説明すると、図５（ａ）では、電流値Ｉ２によってコレクタ・エミッタ間電流Ｉｃｅの立ち上がりの傾きが制御され、この電流値Ｉ２のままコレクタ・エミッタ間電圧Ｖｃｅの立ち下がりの傾きが制御された。同様に、図５（ｂ）では、電流値Ｉ５によってコレクタ・エミッタ間電圧Ｖｃｅの立ち上がりの傾きが制御され、この電流値Ｉ５のままコレクタ・エミッタ間電流Ｉｃｅの立ち下がりの傾きが制御された。
一方、コレクタ・エミッタ間電圧Ｖｃｅやコレクタ・エミッタ間電流Ｉｃｅの立ち下がりの傾きを積極的に制御したい場合がある。これにより、例えば、オーバーシュートのみならずアンダーシュートの大きさを制御でき、また、アンダーシュートがさほど問題とならない場合には、電圧および電流の立ち下がり時間（すなわち、図１４（ａ）および図１４（ｂ）のＳＴ２ｂ，ＳＴ５ｂの期間）を可能な限り短縮することで、スイッチング損失の更なる低減が図れる。
このような効果を得るため、実施の形態２のように、電圧および電流の立ち上がり／立ち下がりの傾きをそれぞれ独立に制御できるような構成を用いることが有益となる。ただし、ステートの数が増えると、その分、比較回路の数が増大し、回路面積の増大や、動作の複雑化等を招く恐れがある。この観点では、実施の形態１のように、スイッチング期間毎に３個のステート等を用いることが有益となる。
（実施の形態３）
《電力供給システム（応用例［２］）の主要部の詳細》
図１５は、本発明の実施の形態３による電力供給システムにおいて、主要部の構成例を示す回路ブロック図である。図１５は、前述した図７の構成例と図１３の構成例とを組み合わせた構成例となっている。これに加えて、図１５のゲートドライバＧＤＶは、外部端子ＰＮ９と、ロウパスフィルタＬＰＦｉ１，ＬＰＦｉ４，ＬＰＦｉ５，ＬＰＦｉ７，ＬＰＦｉ８と、比較回路ＣＭＰ６と、アクティブミラークランプ用スイッチＳＷｃｌｐと、発熱制御回路ＨＣＴＲｃ，ＨＣＴＲｄとを備える。
ロウパスフィルタＬＰＦｉ１，ＬＰＦｉ４，ＬＰＦｉ５，ＬＰＦｉ７，ＬＰＦｉ８は、それぞれ、外部端子ＰＮ１，ＰＮ４，ＰＮ５，ＰＮ７，ＰＮ８に結合され、各比較回路の入力におけるノイズを除去する。比較回路ＣＭＰ６は、ロウパスフィルタＬＰＦｉ５を介して外部端子ＰＮ５に結合され、外部端子ＰＮ５で検出されるコレクタ・エミッタ間電流Ｉｃｅに応じた電圧を基準値（例えば、０．５Ｖ）と比較することで過電流を検出する。外部端子ＰＮ９には、過電流が所定の期間継続的に検出された場合に、過電流検出信号ＯＣＤが出力される。また、電流切り替え回路ＩＳＷＣは、過電流検出信号ＯＣＤを受けて、パワートランジスタＴＲを強制的にターンオフする等の所定の保護動作を行う。
また、ここでは、前述した電流値調整回路ＩＴＲＭＣ、各レジスタＲＥＧおよび選択回路ＳＥＬは、ゲート制御回路ＧＣＴＲに搭載されている。アクティブミラークランプ用スイッチＳＷｃｌｐは、外部端子ＰＮ４と接地電源電圧ＧＮＤとの間に結合される。ゲート制御回路ＧＣＴＲは、電流切り替え回路ＩＳＷＣからの電流切り替え信号ＩＳＷに基づきパワートランジスタＴＲをターンオフし、当該ターンオフが完了する際に、アクティブミラークランプ用スイッチＳＷｃｌｐをオンに制御する。これにより、パワートランジスタＴＲのゲートは、ゲート抵抗Ｒｇを介さずに接地電源電圧ＧＮＤに結合され、パワートランジスタＴＲの誤点弧等がより確実に防止される。
発熱制御回路ＨＣＴＲｃは、ゲート制御回路ＧＣＴＲからチャージ用トランジスタＣＴ０〜ＣＴｍのオン数を受け、チャージ用トランジスタＣＴ０〜ＣＴｍのそれぞれのオン・オフを制御する。同様に、発熱制御回路ＨＣＴＲｄは、ゲート制御回路ＧＣＴＲからディスチャージ用トランジスタＤＴ０〜ＤＴｍのオン数を受け、ディスチャージ用トランジスタＤＴ０〜ＤＴｍのそれぞれのオン・オフを制御する。
《発熱制御回路の動作》
図１６は、図１５における発熱制御回路の概略的な動作例を示す説明図である。図１５および図１６において、例えば、可変電流ドライバ回路ＩＤＶＣの複数（ｍ＋１個）のチャージ用トランジスタＣＴ０〜ＣＴｍは、同じトランジスタサイズで構成され、複数（ｍ＋１個）のディスチャージ用トランジスタＤＴ０〜ＤＴｍも、同じトランジスタサイズで構成される。発熱制御回路ＨＣＴＲｃ，ＨＣＴＲｄのそれぞれは、複数のチャージ用トランジスタＣＴ０〜ＣＴｍをオンに制御する毎に、当該オンに制御するチャージ用トランジスタの位置を変更し、複数のディスチャージ用トランジスタＤＴ０〜ＤＴｍをオンに制御する毎に、当該オンに制御するディスチャージ用トランジスタの位置を変更する。
例えば、図１６のＰＷＭサイクルＴ１におけるタイミングｔ１（図５（ａ）のステート１（ＳＴ１））では、複数のチャージ用トランジスタＣＴ０〜ＣＴｍが全てオンに制御されることで４Ａ等のゲート電流（ソース電流）Ｉｇが流れる。一方、タイミングｔ１に続くタイミングｔ２（図５（ａ）のステート２（ＳＴ２））では、複数のチャージ用トランジスタＣＴ０〜ＣＴｍの中の２５％をオンに制御することで、ゲート電流Ｉｇが１Ａ等に制御される。
ここで、仮に、次のＰＷＭサイクルＴ２のタイミングｔ８（ステート２（ＳＴ２））でも、タイミングｔ２の場合と同じ位置のトランジスタをオンに制御すると、可変電流ドライバ回路ＩＤＶＣの一部に発熱が集中することになり、特性の変動や寿命の低下などにつながる。そこで、発熱制御回路ＨＣＴＲｃは、タイミングｔ８では、タイミングｔ２の場合とは異なる位置のチャージ用トランジスタＣＴをオンに制御する。同様に、発熱制御回路ＨＣＴＲｄは、ＰＷＭサイクルＴ１のタイミングｔ５（図５（ｂ）のステート５（ＳＴ５））とＰＷＭサイクルＴ２のタイミングｔ１１（ステート５（ＳＴ５））とで、異なる位置のディスチャージ用トランジスタＤＴをオンに制御する。これにより、熱の発生が分散され、温度上昇による特性変動の軽減や、長寿命化（信頼性の向上）等が図れる。
図１７（ａ）は、図１５における発熱制御回路の詳細な処理内容の一例を示すフロー図であり、図１７（ｂ）は、図１７（ａ）の補足図である。ここでは、可変電流ドライバ回路ＩＤＶＣは、２５６個のチャージ用トランジスタＣＴ０〜ＣＴ２５５と、２５６個のディスチャージ用トランジスタＤＴ０〜ＤＴ２５５を備える場合を想定する。図１７（ａ）において、発熱制御回路ＨＣＴＲｃ（発熱制御回路ＨＣＴＲｄも同様）は、Ｋを０に定め（ステップＳ１０１）、ゲート制御回路ＧＣＴＲからトランジスタのオン数Ｎ（例えば、Ｎ＝０〜２５６の中の整数）を新たに受信するのを待つ（ステップＳ１０２）。
発熱制御回路ＨＣＴＲｃ（ＨＣＴＲｄ）は、トランジスタのオン数Ｎを新たに受信すると、Ｋ番目〜（Ｋ＋（Ｎ−１））番目のチャージ用トランジスタＣＴ（ディスチャージ用トランジスタＤＴ）をオンに制御する（ステップＳ１０３）。続いて、発熱制御回路ＨＣＴＲｃ（ＨＣＴＲｄ）は、Ｋを（Ｋ＋Ｎ）で更新する（ステップＳ１０４）。その結果、Ｋ＞２５５の場合には、発熱制御回路ＨＣＴＲｃ（ＨＣＴＲｄ）は、Ｋを（Ｋ−２５６）に定める。そして、発熱制御回路ＨＣＴＲｃ（ＨＣＴＲｄ）は、エラーやリセット等による動作終了の指示が無い限り、ステップＳ１０２へ戻り、処理を継続する（ステップＳ１０５）。
このような処理内容を用いると、図１７（ｂ）に示されるように、複数のトランジスタ（チャージ用トランジスタＣＴまたはディスチャージ用トランジスタＤＴ）をオンに制御する毎に、当該オンに制御するトランジスタの位置が変更される。これによって、各オンサイクル毎に、熱の発生を分散することができる。ただし、図１７（ｂ）の例では、互いに隣接するトランジスタがオンに制御されるため、各オンサイクルの中では、２５６個のトランジスタ領域内の局所的なエリアに発熱が集中してしまう。
図１８は、図１５において、可変電流ドライバ回路内の各トランジスタの配置構成例を示す概念図である。図１８に示すように、０番目〜ｍ番目のトランジスタ（チャージ用トランジスタＣＴまたはディスチャージ用トランジスタＤＴ）は、連続する番号のトランジスタが隣接しないように配置される。これにより、図１７（ａ）のステップＳ１０３の処理が行われると、図１８に示されるように、オンに制御されるトランジスタの位置がトランジスタ領域内で広く分散され、局所的な発熱の集中を抑制することが可能になる。その結果、温度上昇による特性変動を更に軽減すること等が可能になる。
《実施の形態３の代表的な効果》
以上、実施の形態３の駆動装置および電力供給システムを用いることで、実施の形態１や実施の形態２で述べた各種効果に加えて、さらに、可変電流ドライバ回路ＩＤＶＣにおける特性変動の軽減や、長寿命化（信頼性の向上）等が図れる。なお、発熱の分散方法は、必ずしも図１７（ａ）や図１８のような方式に限定されず、その他様々な方法で実現することが可能である。例えば、トランジスタをオンに制御する毎に擬似乱数発生回路等を用いたランダムな方法でオンに制御するトランジスタを定めてもよい。ただし、この場合、短期的には、発熱が集中する可能性があるため、この観点では、図１７（ａ）や図１８に示したような規則的な方法を用いることが望ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
《付記》
（１）本実施の形態の駆動装置は、複数のレジスタと、可変電流ドライバ回路と、第１の検出回路と、電流切り替え回路と、第２の検出回路と、電流値調整回路とを有する。複数のレジスタは、それぞれ、電流値をディジタル値で保持する。可変電流ドライバ回路は、複数のレジスタのいずれかのディジタル値が入力され、当該ディジタル値に基づく駆動電流でパワートランジスタを駆動する。第１の検出回路は、パワートランジスタのスイッチング期間で、その端子間電圧または端子間電流を監視し、端子間電圧または端子間電流が所定の基準値に到達したことを検出する。電流切り替え回路は、複数のレジスタの中から可変電流ドライバ回路へ出力するレジスタを選択し、スイッチング期間で、第１の検出回路の検出結果をトリガとして選択するレジスタを切り替えることで可変電流ドライバ回路の駆動電流を遷移させる。第２の検出回路は、スイッチング期間で、パワートランジスタの端子間電圧または端子間電流の傾きを検出する。電流値調整回路は、第２の検出回路の検出結果が予め定めた目標値に近づくように、複数のレジスタの中の所定のレジスタの電流値をフィードバック制御する。
（２）電流切り替え回路は、第１、第２および第３の処理を実行する。第１の処理において、電流切り替え回路は、外部からのパワートランジスタのターンオン指示をトリガとして、複数のレジスタに含まれる第１のレジスタを選択する。第２の処理において、電流切り替え回路は、第１の検出回路による第２の端子間電圧（ゲート・エミッタ間電圧またはゲート・ソース間電圧）または第１の端子間電流（コレクタ・エミッタ間電流またはドレイン・ソース間電流）の検出結果をトリガとして、選択するレジスタを、第１のレジスタから第２のレジスタに切り替える。第３の処理において、電流切り替え回路は、第１の検出回路による第１の端子間電圧（コレクタ・エミッタ間電圧またはドレイン・ソース間電圧）の検出結果をトリガとして、選択するレジスタを、第２のレジスタから第３のレジスタに切り替える。
（３）電流切り替え回路は、第２の処理において、第２Ａの処理と第２Ｂの処理とを実行する。第２Ａの処理において、電流切り替え回路は、第１の検出回路による第２の端子間電圧または第１の端子間電流の検出結果をトリガとして、選択するレジスタを、第１のレジスタから第２Ａのレジスタに切り替える。第２Ｂの処理において、電流切り替え回路は、第１の検出回路による第１の端子間電流または第１の端子間電圧の検出結果をトリガとして、選択するレジスタを、第２Ａのレジスタから第２Ｂのレジスタに切り替える。
（４）第３のレジスタは、第１のレジスタと共通化される。
（５）電流切り替え回路は、第４、第５および第６の処理を実行する。第４の処理において、電流切り替え回路は、外部からのパワートランジスタのターンオフ指示をトリガとして、複数のレジスタに含まれる第４のレジスタを選択する。第５の処理において、電流切り替え回路は、第１の検出回路による第１の端子間電圧の検出結果をトリガとして、選択するレジスタを、第４のレジスタから第５のレジスタに切り替える。第６の処理において、電流切り替え回路は、第１の検出回路による第２の端子間電圧または第１の端子間電流の検出結果をトリガとして、選択するレジスタを、第５のレジスタから第６のレジスタに切り替える。
（６）電流切り替え回路は、第５の処理において、第５Ａの処理と第５Ｂの処理とを実行する。第５Ａの処理において、電流切り替え回路は、第１の検出回路による第１の端子間電圧の検出結果をトリガとして、選択するレジスタを、第４のレジスタから第５Ａのレジスタに切り替える。第５Ｂの処理において、電流切り替え回路は、第１の検出回路による第１の端子間電流または第１の端子間電圧の検出結果をトリガとして、選択するレジスタを、第５Ａのレジスタから第５Ｂのレジスタに切り替える。
（７）第６のレジスタは、第４のレジスタと共通化される。
（８）第２の検出回路は、端子間電圧または端子間電流の傾きと予め定めた目標値との大小関係を検出する比較回路であり、電流値調整回路は、当該比較回路による複数回の検出結果の集計値に基づいて所定のレジスタの電流値を増加させるか、または減少させるか、あるいは維持するかを定める。
（９）電流値調整回路は、比較回路による複数回の検出結果から得られる、目標値よりも大きかった回数と、目標値よりも小さかった回数とにそれぞれ重み付けを行った結果の差分値に基づき、所定のレジスタの電流値を定める。
（１０）可変電流ドライバ回路は、電源電圧とパワートランジスタのゲートとの間に並列に設けられ、同一のトランジスタサイズで構成される複数のチャージ用トランジスタと、接地電源電圧とパワートランジスタのゲートとの間に並列に設けられ、同一のトランジスタサイズで構成される複数のディスチャージ用トランジスタとを有する。駆動装置は、複数のチャージ用トランジスタをオンに制御する毎に、当該オンに制御するチャージ用トランジスタの位置を変更し、複数のディスチャージ用トランジスタをオンに制御する毎に、当該オンに制御するディスチャージ用トランジスタの位置を変更する発熱制御回路を有する。
（１１）複数のチャージ用トランジスタまたは複数のディスチャージ用トランジスタは、０番目〜Ｍ番目のトランジスタで構成され、発熱制御回路は、０番目〜Ｍ番目のトランジスタの中からＮ（Ｎは０以上、（Ｍ＋１）以下の整数）個のトランジスタをオンに制御する毎に、Ｋ番目〜Ｋ＋（Ｎ−１）番目のトランジスタをオンに制御する処理と、Ｋの値を（Ｋ＋Ｎ）の値で更新する処理とを実行する。
（１２）０番目〜Ｍ番目のトランジスタは、連続する番号のトランジスタが隣接しないように配置される。
ＡＤＤ 加算器
ＣＭＰ 比較回路
ＣＮＤ トリガ条件
ＣＴ チャージ用トランジスタ
ＣＴＲ コントローラ
ＤＦＣ 微分回路
ＤＴ ディスチャージ用トランジスタ
ＤＶＩＣ 駆動装置
ＧＣＴＲ ゲート制御回路
ＧＤＶ ゲートドライバ
ＨＣＴＲ 発熱制御回路
ＩＤＶＣ 可変電流ドライバ回路
ＩＳＷＣ 電流切り替え回路
ＩＴＲＭＣ 電流値調整回路
ＩＶＣ インバータ回路
ＫＥ ケルビンエミッタ
ＬＰＦ ロウパスフィルタ
ＭＣＴＬ メモリ制御回路
ＭＣＵ マイクロコントローラ
ＭＥＭ メモリ
ＭＵＬ 乗算器
ＰＥ パワーエミッタ
ＰＮ 外部端子
ＲＥＧ レジスタ
Ｒｇ ゲート抵抗
ＳＤＥＴ 傾き検出回路
ＳＥ センスエミッタ
ＳＥＬ 選択回路
ＳＴ ステート
ＴＤＥＴ トリガ検出回路
ＴＯＦＦ ターンオフ指示
ＴＯＮ ターンオン指示
ＴＲ パワートランジスタ

Claims (13)

  1. パワートランジスタを駆動する駆動装置であって、
    電流値をディジタル値でそれぞれ保持する複数のレジスタと、
    前記複数のレジスタのいずれかの前記ディジタル値が入力され、当該ディジタル値に基づく駆動電流で前記パワートランジスタを駆動する可変電流ドライバ回路と、
    前記パワートランジスタのスイッチング期間で、前記パワートランジスタの端子間電圧または端子間電流を監視し、前記端子間電圧または前記端子間電流が所定の基準値に到達したことを検出する第１の検出回路と、
    前記複数のレジスタの中から前記可変電流ドライバ回路へ出力するレジスタを選択し、前記スイッチング期間で、前記第１の検出回路の検出結果をトリガとして前記選択するレジスタを切り替えることで前記可変電流ドライバ回路の前記駆動電流を遷移させる電流切り替え回路と、
    前記スイッチング期間で、前記端子間電圧または前記端子間電流の傾きと予め定めた目標値との大小関係を検出する第２の検出回路と、
    前記第２の検出回路の検出結果に基づいて、前記端子間電圧または前記端子間電流の傾きが前記目標値に近づくように、前記複数のレジスタの中の所定のレジスタの電流値をフィードバック制御する電流値調整回路と、
    を有する、
    駆動装置。
  2. 請求項１記載の駆動装置において、
    前記電流値調整回路によるフィードバック制御のループ帯域は、前記パワートランジスタのスイッチング周波数の１／３以下である、
    駆動装置。
  3. 請求項１記載の駆動装置において、
    前記電流値調整回路は、前記第２の検出回路による複数回の検出結果の集計値に基づいて前記所定のレジスタの電流値を増加させるか、または減少させるか、あるいは維持するかを定める、
    駆動装置。
  4. 請求項１記載の駆動装置において、
    前記第２の検出回路は、前記パワートランジスタのコレクタ・エミッタ間電圧またはドレイン・ソース間電圧の傾きである第１の傾きと第１の目標値との大小関係と、コレクタ・エミッタ間電流またはドレイン・ソース間電流の傾きである第２の傾きと第２の目標値との大小関係の中の少なくとも一つを検出する、
    駆動装置。
  5. 請求項４記載の駆動装置において、
    前記第１の検出回路は、前記パワートランジスタのコレクタ・エミッタ間電圧またはドレイン・ソース間電圧である第１の端子間電圧が第１の基準値に到達したことの検出と、コレクタ・エミッタ間電流またはドレイン・ソース間電流である第１の端子間電流が第２の基準値に到達したことの検出と、ゲート・エミッタ間電圧またはゲート・ソース間電圧である第２の端子間電圧が第３の基準値に到達したことの検出の中の少なくとも一つを検出する、
    駆動装置。
  6. 請求項５記載の駆動装置において、
    前記電流切り替え回路は、
    外部からの前記パワートランジスタのターンオン指示をトリガとして、前記複数のレジスタに含まれる第１のレジスタを選択する第１の処理と、
    前記第１の検出回路による前記第２の端子間電圧が前記第３の基準値に到達したこと、または前記第１の端子間電流が前記第２の基準値に到達したことの検出結果をトリガとして、前記選択するレジスタを、前記第１のレジスタから前記複数のレジスタに含まれる第２のレジスタに切り替える第２の処理と、
    を実行し、
    前記電流値調整回路は、前記第２の検出回路による前記第２の傾きと前記第２の目標値との大小関係の検出結果に基づいて、前記第２の傾きが前記第２の目標値に近づくように、前記第２のレジスタの電流値をフィードバック制御し、
    前記第１のレジスタが保持する電流値は、予め定めた固定値である、
    駆動装置。
  7. 請求項５記載の駆動装置において、
    前記電流切り替え回路は、
    外部からの前記パワートランジスタのターンオフ指示をトリガとして、前記複数のレジスタに含まれる第４のレジスタを選択する第４の処理と、
    前記第１の検出回路による前記第１の端子間電圧が前記第１の基準値に到達したことの検出結果をトリガとして、前記選択するレジスタを、前記第４のレジスタから前記複数のレジスタに含まれる第５のレジスタに切り替える第５の処理と、
    を実行し、
    前記電流値調整回路は、前記第２の検出回路による前記第１の傾きと前記第１の目標値との大小関係の検出結果に基づいて、前記第１の傾きが前記第１の目標値に近づくように、前記第５のレジスタの電流値をフィードバック制御し、
    前記第４のレジスタが保持する電流値は、予め定めた固定値である、
    駆動装置。
  8. 請求項１記載の駆動装置において、
    前記可変電流ドライバ回路は、
    電源電圧と前記パワートランジスタのゲートとの間に並列に設けられる複数のチャージ用トランジスタと、
    接地電源電圧と前記パワートランジスタのゲートとの間に並列に設けられる複数のディスチャージ用トランジスタと、
    を有し、
    前記複数のチャージ用トランジスタは、前記ディジタル値に基づいてオンの数が制御され、
    前記複数のディスチャージ用トランジスタは、前記ディジタル値に基づいてオンの数が制御される、
    駆動装置。
  9. 請求項８記載の駆動装置において、
    前記複数のチャージ用トランジスタは、同じトランジスタサイズで構成され、
    前記複数のディスチャージ用トランジスタは、同じトランジスタサイズで構成され、
    前記駆動装置は、前記複数のチャージ用トランジスタをオンに制御する毎に、当該オンに制御するチャージ用トランジスタの位置を変更し、前記複数のディスチャージ用トランジスタをオンに制御する毎に、当該オンに制御するディスチャージ用トランジスタの位置を変更する発熱制御回路を有する、
    駆動装置。
  10. 所定の負荷に電力を供給するパワートランジスタと、
    ＰＷＭ信号に基づき前記パワートランジスタを駆動する駆動装置と、
    を有する電力供給システムであって、
    前記駆動装置は、
    電流値をディジタル値でそれぞれ保持する複数のレジスタと、
    前記複数のレジスタの中のいずれかの前記ディジタル値が入力され、当該ディジタル値に基づく駆動電流で前記パワートランジスタを駆動する可変電流ドライバ回路と、
    前記パワートランジスタのスイッチング期間で、前記パワートランジスタの端子間電圧または端子間電流を監視し、前記端子間電圧または前記端子間電流が所定の基準値に到達したことを検出する第１の検出回路と、
    前記複数のレジスタの中から前記可変電流ドライバ回路へ出力するレジスタを選択し、前記スイッチング期間で、前記第１の検出回路の検出結果をトリガとして前記選択するレジスタを切り替えることで前記可変電流ドライバ回路の前記駆動電流を遷移させる電流切り替え回路と、
    前記スイッチング期間で、前記端子間電圧または前記端子間電流の傾きと予め定めた目標値との大小関係を検出する第２の検出回路と、
    前記第２の検出回路の検出結果に基づいて、前記端子間電圧または前記端子間電流の傾きが前記目標値に近づくように、前記複数のレジスタの中の所定のレジスタの電流値をフィードバック制御する電流値調整回路と、
    を有する、
    電力供給システム。
  11. 請求項１０記載の電力供給システムにおいて、
    前記電力供給システムは、前記駆動装置と前記パワートランジスタのゲートとの間に直列に挿入される抵抗素子を有する、
    電力供給システム。
  12. 請求項１０記載の電力供給システムにおいて、
    前記電力供給システムは、前記駆動装置と前記パワートランジスタのコレクタまたはドレインとの間に直列に挿入されるコンデンサを含んだ微分回路を有し、
    前記第２の検出回路は、前記微分回路の出力電圧を前記パワートランジスタのコレクタ・エミッタ間電圧またはドレイン・ソース間電圧の傾きとし、前記目標値との大小関係を検出する、
    電力供給システム。
  13. 請求項１０記載の電力供給システムにおいて、
    前記パワートランジスタは、
    前記駆動装置に接地電源電圧を供給するためのエミッタ端子またはソース端子であるケルビン端子と、
    前記所定の負荷へ電力を供給するためのエミッタ端子またはソース端子であり、前記ケルビン端子よりも大きい寄生インダクタンス成分を有するパワー端子と、
    を備え、
    前記第２の検出回路は、前記ケルビン端子と前記パワー端子との間の電位差を前記パワートランジスタのコレクタ・エミッタ間電流またはドレイン・ソース間電流の傾きとし、前記目標値との大小関係を検出する、
    電力供給システム。
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