JP2022092971A - 駆動装置、半導体装置、および駆動方法 - Google Patents

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Abstract

【課題】半導体素子を高速にスイッチングさせた場合においても半導体素子の振動抑制を低損失で行う駆動装置、半導体装置及び駆動方式を提供する。【解決手段】半導体装置１１５において、駆動装置１３０は、第１主端子および第２主端子と、第１主端子および第２主端子の間の接続状態を制御する制御端子とを有し、第１主端子および第２主端子がスナバと並列に接続される半導体素子１２０の制御端子を、外部から入力される制御信号に応じて駆動する駆動部５００と、半導体素子のスイッチングに伴って第１主端子および第２主端子の間の主端子間電圧が予め定められた基準電圧差分だけ変化する期間の間、他の少なくとも一部の期間と比較して駆動部の駆動能力を低下させる駆動制御部５３０とを備える。【選択図】図５

Description

本発明は、駆動装置、半導体装置、および駆動方法に関する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の半導体スイッチング素子（以下、「半導体素子」とも示す。）を備える電圧型インバータ等の電力装置においては、半導体素子の高速なスイッチングに伴い、高周波の電圧および電流振動が発生する。特許文献１には、半導体装置１００の筐体１０の外部に付加する振動抑制回路２０を開示する（段落００１８、図１Ａ、１Ｂ、および図２等）。特許文献２には、半導体スイッチング素子がターンオンする場合とターンオフする場合とで、半導体スイッチング素子の制御電極と出力ノードとの間の抵抗値を異なる値に切替えることが記載されている（請求項１）。
［先行技術文献］
［特許文献］
［特許文献１］ 特許第６５９７９０２号公報
［特許文献２］ 国際公開第２０１７／０２６３６７号
近年、半導体素子が高性能化しており、また例えばＳｉＣ－ＭＯＳＦＥＴ等の高速にスイッチング可能な半導体素子も実現されている。そこで、半導体素子を高速にスイッチングさせた場合においても半導体素子の振動抑制を低損失で行うことができる駆動方式を実現することが望ましい。
本発明の第１の態様においては、駆動装置を提供する。駆動装置は、第１主端子および第２主端子と、第１主端子および第２主端子の間の接続状態を制御する制御端子とを有し、第１主端子および第２主端子がスナバと並列に接続される半導体素子の制御端子を、外部から入力される制御信号に応じて駆動する駆動部を備えてよい。駆動装置は、半導体素子のスイッチングに伴って第１主端子および第２主端子の間の主端子間電圧が予め定められた基準電圧差分変化する期間の間、他の少なくとも一部の期間と比較して駆動部の駆動能力を低下させる駆動制御部を備えてよい。
駆動制御部は、半導体素子をターンオフする期間において、主端子間電圧が第１閾値未満の間は制御端子を駆動部により第１駆動能力で駆動させてよい。駆動制御部は、半導体素子をターンオフする期間において、主端子間電圧が第１閾値以上となると制御端子を駆動部により第１駆動能力よりも高い第２駆動能力で駆動させてよい。
駆動制御部は、半導体素子をターンオンする期間において、主端子間電圧が第２閾値以上の間は制御端子を駆動部により第３駆動能力で駆動させてよい。駆動制御部は、半導体素子をターンオンする期間において、主端子間電圧が第２閾値未満となると制御端子を駆動部により第３駆動能力よりも低い第４駆動能力で駆動させてよい。
第１閾値および第２閾値は、半導体素子がオフの定常状態における主端子間電圧の６０％以上１００％未満であってよい。
第１閾値および第２閾値は、半導体素子がオフの定常状態における主端子間電圧の８０％以上９５％未満であってよい。
第１閾値および第２閾値は同一値であってよい。
駆動制御部は、制御端子と基準電位の間に接続する抵抗の大きさ、または制御端子と第１主端子または第２主端子との間に接続するコンデンサの容量の少なくとも１つを変更することにより、制御端子の駆動能力を変更してよい。
駆動部は、基準電位および制御端子の間に、抵抗またはコンデンサと駆動用スイッチとがそれぞれ直列に接続された複数の駆動回路を有してよい。駆動制御部は、複数の駆動回路のそれぞれの駆動用スイッチを切り換えて、駆動部の駆動能力を変更してよい。
半導体素子は、ＳｉＣ－ＭＯＳＦＥＴまたはＳｉＣ－ＩＧＢＴであってよい。
本発明の第２の形態においては、半導体装置を提供する。半導体装置は、半導体素子と、半導体素子の制御端子を駆動する駆動装置とを備えてよい。
本発明の第３の形態においては、駆動方法を提供する。駆動方法は、第１主端子および第２主端子と、第１主端子および第２主端子の間の接続状態を制御する制御端子とを有し、第１主端子および第２主端子がスナバと並列に接続される半導体素子の制御端子を、駆動部によって、外部から入力される制御信号に応じて駆動することを備えてよい。駆動方法は、半導体素子のスイッチングに伴って第１主端子および第２主端子の間の主端子間電圧が予め定められた基準電圧差分変化する期間の間、他の少なくとも一部の期間と比較して駆動部の駆動能力を低下させることを備えてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る電力装置１００の構成を負荷１４０と共に示す。 本実施形態の変形例に係る電力装置１００の構成を負荷１４０と共に示す。 半導体素子のターンオン時における電流および電圧の過渡的な変化の一例を示す。 半導体素子のターンオフ時における電流および電圧の過渡的な変化の一例を示す。 本実施形態に係る半導体装置１１５の構成を示す。 半導体素子のターンオフ時の動作波形を示す。 半導体素子のターンオン時の動作波形を示す。 半導体素子のターンオフ時における電流および電圧の過渡的な変化の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る電力装置１００の構成を負荷１４０と共に示す。負荷１４０は、電力装置１００からの電力供給を受けて動作する、モーター、電気機器、またはその他の電力を消費する装置である。電力装置１００は、電解コンデンサ１１０と、半導体装置１１５と、インダクタ１５０と、スナバ１８０とを備える。
電解コンデンサ１１０は、電力装置１００の正側母線および負側母線の間に接続され、半導体装置１１５および付加４０の電圧源として機能する。電解コンデンサ１１０は、不図示の電源から正側母線および負側母線の間に供給される電源電圧を蓄積して、半導体装置１１５へと供給する。
半導体装置１１５は、１または複数の半導体素子１２０ａ～ｂ（「半導体素子１２０」とも示す。）と、１または複数の駆動装置１３０ａ～ｂ（「駆動装置１３０」とも示す。）とを有する。本実施形態においては、説明の便宜上、半導体装置１１５が２つの半導体素子１２０および２つの駆動装置１３０を有する場合について説明するが、半導体装置１１５は、半導体素子１２０および駆動装置１３０を１つまたは３以上有してもよい。半導体装置１１５は、１または複数の半導体素子１２０および１または複数の駆動装置１３０を樹脂封止等によって一体化した半導体モジュールであってよい。
各半導体素子１２０は、ＭＯＳＦＥＴまたはＩＧＢＴ等の半導体スイッチ素子である。各半導体素子１２０は、より高速にスイッチング可能なＳｉＣ－ＭＯＳＦＥＴまたはＳｉＣ－ＩＧＢＴであってよい。各半導体素子１２０は、第１主端子および第２主端子と、第１主端子および第２主端子の間の接続状態を制御する制御端子とを有する。半導体素子１２０がＭＯＳＦＥＴである場合、半導体素子１２０は、第１主端子および第２主端子としてドレインおよびソースを有し、制御端子としてゲートを有する。半導体素子１２０がＩＧＢＴである場合、半導体素子１２０は、第１主端子および第２主端子としてコレクタおよびエミッタを有し、制御端子としてゲートを有する。本実施形態においては、説明の便宜上、半導体素子１２０がＭＯＳＦＥＴである場合について示す。半導体素子１２０ａ～ｂは、正側母線および負側母線の間に、この順に主端子間が直列に接続される。
駆動装置１３０ａ～ｂは、半導体素子１２０ａ～ｂにそれぞれ対応して設けられる。各駆動装置１３０は、対応する半導体素子１２０の制御端子に接続され、制御端子を、外部から入力される制御信号に応じて駆動する。本図においては、各半導体素子１２０に対して個別に駆動装置１３０が設けられるが、複数の駆動装置１３０をまとめて「駆動装置」と称してもよい。
インダクタ１５０は、正側母線と半導体素子１２０ａおよび半導体素子１２０ｂの間の中間端子との間に負荷１４０と直列に接続される。スナバ１８０は、半導体装置１１５の外部において正側母線および負側母線の間に接続される。これにより、スナバ１８０は、正側母線および負側母線の間に、各半導体素子１２０の第１主端子および第２主端子と並列に接続される。スナバ１８０は、半導体素子１２０のスイッチングによる電圧および電流の振動を抑制する。本実施形態においてスナバ１８０は、一例としてＲＣスナバであり、正側母線および負側母線の間に直列に接続された抵抗１８５およびコンデンサ１９０を有してよい。
本図の電力装置１００の動作は、次の通りである。まず、駆動装置１３０ａ～ｂは、外部からの制御信号を受けて、半導体素子１２０ａをオフ、半導体素子１２０ｂをオンに駆動する。これにより、電解コンデンサ１１０の正側からインダクタ１５０、負荷１４０および半導体素子１２０ｂを介して電解コンデンサ１１０の負側へと電流が流れ、負荷１４０に電力が供給されると共に、インダクタ１５０にエネルギーが蓄積される。
次に、駆動装置１３０ａ～ｂは、外部からの制御信号を受けて、半導体素子１２０ａをオン、半導体素子１２０ｂをオフに駆動する。インダクタ１５０は、蓄積されたエネルギーによって電流を流し続け、インダクタ１５０から出力される電流が負荷１４０および半導体素子１２０ａを介してインダクタ１５０に還流するフリーホイル動作を行う。負荷１４０に供給される電力が減衰すると、駆動装置１３０ａ～ｂは、外部からの制御信号を受けて、半導体素子１２０ａをオフ、半導体素子１２０ｂをオンに戻す。
図２は、本実施形態の変形例に係る電力装置１００の構成を負荷１４０と共に示す。図２の電力装置１００は、スナバ１８０に代えて複数のスナバ２８０ａ～ｂ（「スナバ２８０」とも示す。）を備える点を除いて図１の電力装置１００と同様であるから、同一または類似の機能および構成を有する部材に同じ符号を付して、相違点を除き説明を省略する。
本変形例において、各スナバ２８０は、各半導体素子１２０に対応して設けられ、対応する半導体素子１２０の主端子間に接続される。これにより、各スナバ２８０は、対応する半導体素子１２０の第１主端子および第２主端子と並列に接続される。本変形例においてスナバ２８０ａは、一例としてＲＣスナバであり、対応する半導体素子１２０の主端子間に直列に接続された抵抗２８５ａおよびコンデンサ２９０ａを有してよい。同様にスナバ２８０ｂもまた一例としてＲＣスナバであり、対応する半導体素子１２０の主端子間に直列に接続された抵抗２８５ｂおよびコンデンサ２９０ｂを有してよい。
なお、図１および図２において、半導体素子１２０ａに代えて、正側母線側をカソード、中間端子側をアノードとする整流ダイオードを用いてもよい。この整流ダイオードは、一例として高速にスイッチング可能なＳｉＣダイオードであってもよい。
図３は、半導体素子のターンオン時における電流および電圧の過渡的な変化の一例を示す。本図は、特許文献１の図５を抜粋したものである。本図における「比較例」、「実施例１」、および「実施例２」は、特許文献１における比較例、実施例１、および実施例２を指すものであって、本願明細書における比較例および実施例を指すものではない。
「比較例」は、特許文献１の「半導体装置１００」が「振動抑制回路２０」を含まない場合における、コレクタ電流ＩＣ（すなわち主端子間に流れる電流）およびコレクタ－エミッタ電圧ＶＣＥ（すなわち主端子間の電圧）の過渡的な変化を示す。「実施例１」は、特許文献１の「半導体装置１００」が本願の図１におけるスナバ１８０と同様の接続関係を有する「振動抑制回路２０」を備える場合における、電流Ｉｃおよび電圧ＶＣＥの過渡的な変化を示す。「実施例２」は、特許文献１の「半導体装置１１０」が本願の図２における各スナバ２８０と同様の接続関係を有する複数の「振動抑制回路２０」を備える場合における、電流ＩＣおよび電圧ＶＣＥの過渡的な変化を示す（特許文献１の段落００４９）。
本図に示されているように、「半導体装置１００」に「振動抑制回路２０」を付加しない「比較例」においては、「半導体素子１４ａ」のターンオン時に電流ＩＣおよび電圧ＶＣＥが大きく振動する。これに対し、「半導体装置１００」に「振動抑制回路２０」を付加した「実施例１」および「実施例２」においては、「半導体素子１４ａ」のターンオン時に電流ＩＣおよび電圧ＶＣＥの振動が抑えられる。特許文献１の「振動抑制回路２０」は、「半導体素子１４ａ」のターンオフ時も同様に、電流ＩＣおよび電圧ＶＣＥの振動を抑える。なお、特許文献１の図５においては、電圧ＶＣＥは、「半導体素子１４ａ」をオンにした場合における、対向側の「半導体素子１５ａ」の主端子間の電圧を示している（段落００４９参照）。
図４は、半導体素子１２０ｂのターンオフ時における電流および電圧の過渡的な変化の一例を示す。本図は、図１の電力装置１００において、半導体素子１２０ｂの一例としてＳｉＣ－ＭＯＳＦＥＴを用いた場合における、ドレイン電流Ｉｄおよびドレイン－ソース電圧Ｖｄｓの変化を示す。本図の例においては、１２００Ｖ／２００Ａの半導体モジュールを対象とし、図１における電解コンデンサ１１０およびスナバ１８０の間の配線インダクタンスＬｓ１が２０ｎＨ、スナバ１８０および半導体装置１１５内の半導体素子１２０ａ～ｂの間の配線インダクタンスＬｓ２が５ｎＨ、抵抗１８５の抵抗Ｒｓが０．５Ω、コンデンサ１９０の容量Ｃｓが５０ｎＦ、駆動装置１３０ｂおよび半導体素子１２０ｂの間の抵抗（ゲート抵抗）が０．１Ωで一定とした。
半導体素子１２０ａ～ｂとスナバ１８０との間には配線インダクタンスＬｓ２が存在する。また、各半導体素子１２０は、ドレイン－ソース間に接合容量（「Ｃｏｓ」と示す。）を有する。したがって、半導体装置１１５は、スナバ１８０よりも半導体装置１１５に近い側に、インダクタンスＬｓ２および接合容量Ｃｏｓが直列に接続されたＬＣ回路を含有する。ここで、スナバ１８０をできる限り半導体素子１２０ａ～ｂに近付けて配線を短くすれば、配線インダクタンスＬｓ２を小さくすることができる。しかし、半導体装置１１５のパッケージ外にスナバ１８０を設けること、半導体素子１２０ａ～ｂはある程度の大きさを有することからすると、配線インダクタンスＬｓ２を抑えるのには限界がある。
このようなインダクタンスＬｓ２および接合容量ＣｏｓによるＬＣ回路は、半導体素子１２０ａ～ｂからより離れたスナバ１８０またはスナバ２８０によっては十分に抑制できない局所的な電流Ｉｄおよび電圧Ｖｄｓの変動を生じさせる。本図においては横軸上の１５．０μｓの時点で半導体素子１２０ｂをターンオフさせているが、このタイミングで図３における電流および電圧の振動と比較して、比較的高周波数における電流および電圧の大きな振動が短期間発生している。
ここで、インダクタンスＬｓ２および接合容量ＣｏｓによるＬＣ回路によって生じる図３のような局所的な振動を抑えるべく、このＬＣ回路に対して直列にダンピング抵抗Ｒｄを設けることを検討する。このようなダンピング抵抗Ｒｄを設けた場合のダンピング係数ζは、以下の式（１）で表される。
ζ＝Ｒｄ／２・√（Ｃｏｓ／Ｌｓ２） （１）
このダンピング係数ζが大きいほど、ＬＣ回路による振動を大きく減衰させることができる。この観点から、ダンピング係数ζは、０．８～１．０以上であってよい。電力装置１００は、半導体装置１１５の外部にスナバ１８０またはスナバ２８０を設ける場合であっても、半導体装置１１５のできるかぎり近傍にスナバ１８０またはスナバ２８０を配置する。このため、インダクタンスＬｓ１は、インダクタンスＬｓ２の数倍～数十倍以上となりうる。式（１）から明らかなように、ダンピング係数ζはインダクタンスの－１／２乗に比例する。したがって、スナバ１８０またはスナバ２８０を設けずにインダクタンスＬｓ１＋Ｌｓ２および接合容量ＣｏｓによるＬＣ回路の共振をダンピング抵抗Ｒｄによって抑制するためには、同じ大きさのダンピング係数ζを実現するために、ダンピング抵抗Ｒｄを数倍から数十倍以上とする必要がある。例えばＬｓ１＋Ｌｓ２がＬｓ２の１６倍の場合、同じダンピング係数ζを実現するためにはダンピング抵抗Ｒｄを４倍としなければならない。
ここで、半導体素子１２０ｂのスイッチング中に失われるエネルギー（または電力）であるスイッチング損失Ｐｓｗは、スイッチング中において半導体素子１２０ｂの主端子間に流れる電流（例えばドレイン電流）Ｉｄと、半導体素子１２０ｂの主端子間電圧（例えばドレイン－ソース電圧）Ｖｄｓと、スイッチング時間Ｔｓｗとの積となる。ここで、ダンピング抵抗Ｒｄによってスイッチング損失Ｐｓｗを発生させるとすると、Ｐｓｗ＝Ｖｄ×Ｉｄ＝Ｒｄ×Ｉｄ２×Ｔｓｗである。したがって、ダンピング抵抗Ｒｄは、以下の式（２）で表される。
Ｒｄ＝Ｐｓｗ／（Ｉｄ２）／Ｔｓｗ （２）
式（２）から、ダンピング抵抗Ｒｄを大きくすると、半導体素子１２０ｂのスイッチング損失Ｐｓｗが大きくなってしまうことが分かる。したがって、スナバ１８０およびスナバ２８０を設けずにＬＣ回路の共振をダンピング抵抗Ｒｄによって抑制する場合には、ダンピング抵抗Ｒｄが大きくなるのに伴ってスイッチング損失Ｐｓｗが大きくなってしまう。
そこで、電力装置１００は、図１のスナバ１８０および図２のスナバ２８０のようなスナバを用いて図３に示したような振動を抑えると共に、インダクタンスＬｓ２および接合容量ＣｏｓによるＬＣ回路によって生じる局所的な振動を、ある程度のダンピング係数ζを実現するダンピング抵抗Ｒｄを生じるようなスイッチング損失Ｐｓｗを半導体素子１２０により発生させる。
図５は、本実施形態に係る半導体装置１１５の構成を電解コンデンサ１１０と共に示す。半導体装置１１５は、一例として図１のスナバ１８０または図２のスナバ２８０のようなスナバを付加する電力装置１００において、インダクタンスＬｓ２および接合容量ＣｏｓによるＬＣ回路により生じる局所的な振動を抑える。
本図において、図１または図２と同じ符号を付した部材は、図１または図２の対応する部材と同様の機能および構成を有するから、以下相違点を除き説明を省略する。図１および図２に示したように、半導体装置１１５は、１または複数の半導体素子１２０と、１または複数の駆動装置１３０とを有する。本図においては、１つの半導体素子１２０（例えば半導体素子１２０ｂ）および１つの駆動装置１３０（例えば駆動装置１３０ｂ）に注目して説明をする。
駆動装置１３０は、駆動部５００と、駆動制御部５３０とを含む。駆動部５００は、外部から入力される制御信号に応じた制御を駆動制御部５３０から受けて、制御信号に応じて半導体素子１２０の制御端子を駆動する。駆動部５００は、負側の基準電位となる負側母線および半導体素子１２０の制御端子の間に、抵抗５１０ａと駆動用スイッチ５２０ａとが直列に接続された駆動回路、および抵抗５１０ｂと駆動用スイッチ５２０ｂとが直列に接続された駆動回路（負側の駆動回路）を有する。また、駆動部５００は、正側の基準電位となる正側母線および半導体素子１２０の制御端子の間に、抵抗５１０ｃと駆動用スイッチ５２０ｃとが直列に接続された駆動回路、および抵抗５１０ｄと駆動用スイッチ５２０ｄとが直列に接続された駆動回路（正側の駆動回路）を有する。本図の例において、駆動用スイッチ５２０ａ～ｂはｐチャネルＭＯＳＦＥＴであり、駆動用スイッチ５２０ｃ～ｄはｎチャネルＭＯＳＦＥＴである。これに代えて、駆動用スイッチ５２０ａ～ｄのそれぞれ（「駆動用スイッチ５２０」とも示す。）は、半導体素子１２０の制御端子と正側母線または負側母線の間を、抵抗５１０ａ～ｄのそれぞれ（「抵抗５１０」とも示す。）を介して接続または切断することができる任意のスイッチング素子であってよい。
駆動制御部５３０は、外部から入力される制御信号に応じて、駆動部５００を制御する。ここで、駆動制御部５３０は、半導体素子１２０のスイッチングに伴って半導体素子１２０の第１主端子および第２主端子の間の主端子間電圧が予め定められた基準電圧差分だけ変化する期間の間、他の少なくとも一部の期間と比較して駆動部５００の駆動能力を低下させる制御を行う。本実施形態において、駆動制御部５３０は、複数の駆動回路のそれぞれの駆動用スイッチ５１０を切り換えて、駆動部５００の駆動能力を変更する。
駆動制御部５３０は、複数の分圧抵抗５４０ａ～ｂ、バッファ５４５、電圧源５５０ａ～ｂ（「電圧源５５０」とも示す。）、および複数のドライバ５６０ａ～ｄ（「ドライバ５６０」とも示す。）を含む。分圧抵抗５４０ａ～ｂは、半導体素子１２０の第１主端子および第２主端子の間に直列に接続され、半導体素子１２０の主端子間電圧を分圧抵抗５４０ａの抵抗値Ｒ１および分圧抵抗５４０ｂの抵抗値Ｒ２の抵抗比で分圧することにより、主端子間電圧に比例する検出信号を出力する。ここで、半導体素子１２０の主端子間電圧（本図においてドレイン－ソース電圧）をＶｄｓとすると、検出信号は、Ｒ２／（Ｒ１＋Ｒ２）・Ｖｄｓとなる。
バッファ５４５は、外部から入力される制御信号をバッファして出力する。バッファ５４５は、ドライバ５６０ａ～ｄを駆動するために、制御信号を増幅して出力してよい。本実施形態において、制御信号は、ローレベルの場合に半導体素子１２０をオフ、ハイレベルの場合に半導体素子１２０をオンとすることを指示する。電圧源５５０ａは、主端子間電圧の検出値と比較する閾値電圧Ｖｔｈ１を出力する。電圧源５５０ｂは、主端子間電圧の検出値と比較する閾値電圧Ｖｔｈ２を出力する。
ドライバ５６０ａは、分圧抵抗５４０ａ～ｂの間、バッファ５４５、および電圧源５５０ａに接続される。ドライバ５６０ａは、コンパレータ付のドライバであり、バッファ５４５を介して入力する制御信号がローレベルである場合に、主端子間電圧の検出信号が閾値電圧Ｖｔｈ１以上であることを条件として駆動用スイッチ５２０ａの制御端子をローレベルとして駆動用スイッチ５２０ａをオンとする。ドライバ５６０ａは、制御信号がハイレベルである場合、または主端子間電圧の検出信号が閾値電圧Ｖｔｈ１未満である場合には、駆動用スイッチ５２０ａの制御端子をハイレベルとして駆動用スイッチ５２０ａをオフとする。ここで、検出信号は半導体素子１２０の主端子間電圧の抵抗分圧であるから、ドライバ５６０ａは実質的に、主端子間電圧を、閾値電圧Ｖｔｈ１の（Ｒ１＋Ｒ２）／Ｒ２倍である第１閾値Ｔｈ１と比較していることになる。
ドライバ５６０ｂは、分圧抵抗５４０ａ～ｂの間、およびバッファ５４５に接続される。ドライバ５６０ｂは、制御信号がローレベルである場合に、駆動用スイッチ５２０ｂの制御端子をローレベルとして駆動用スイッチ５２０ｂをオンとする。ドライバ５６０ｂは、制御信号がハイレベルである場合に、駆動用スイッチ５２０ｂの制御端子をハイレベルとして駆動用スイッチ５２０ｂをオフとする。
これにより、ドライバ５６０ａ～ｂは、制御端子がハイレベルからローレベルに切り替わったことに応じて半導体素子１２０をターンオフする期間において、主端子間電圧がほぼ０の状態から始まって主端子間電圧が第１閾値Ｔｈ１未満の間は駆動用スイッチ５２０ａをオフ、駆動用スイッチ５２０ｂをオンとして、制御端子を駆動部５００により第１駆動能力で駆動させる。主端子間電圧が第１閾値Ｔｈ１以上となると、ドライバ５６０ａ～ｂは、駆動用スイッチ５２０ａ～ｂをオンとして、制御端子を第２駆動能力で駆動させる。
ここで、駆動用スイッチ５２０ａがオフ、駆動用スイッチ５２０ｂがオンの場合には、ゲート抵抗の大きさは抵抗５１０ｂの抵抗値Ｒｇ２となるのに対し、駆動用スイッチ５２０ａ～ｂがオンの場合には、ゲート抵抗の大きさは抵抗５１０ａ～ｂの抵抗値Ｒｇ１およびＲｇ２の並列接続による合成抵抗値Ｒｇ１・Ｒｇ２／（Ｒｇ１＋Ｒｇ２）となって抵抗値Ｒｇ２よりも小さくなる。したがって、駆動用スイッチ５２０ａ～ｂがオンである場合の第２駆動能力は、駆動用スイッチ５２０ａがオフ、駆動用スイッチ５２０ｂがオンである場合の第１駆動能力よりも高い。
ドライバ５６０ｃは、分圧抵抗５４０ａ～ｂの間、およびバッファ５４５に接続される。ドライバ５６０ｃは、制御信号がハイレベルである場合に、駆動用スイッチ５２０ｃの制御端子をハイレベルとして駆動用スイッチ５２０ｃをオンとする。ドライバ５６０ｃは、制御信号がローレベルである場合に、駆動用スイッチ５２０ｃの制御端子をローレベルとして駆動用スイッチ５２０ｃをオフとする。
ドライバ５６０ｄは、分圧抵抗５４０ａ～ｂの間、バッファ５４５、および電圧源５５０ｂに接続される。ドライバ５６０ｄは、コンパレータ付のドライバであり、バッファ５４５を介して入力する制御信号がハイレベルである場合に、主端子間電圧の検出信号が閾値電圧Ｖｔｈ２以上であることを条件として駆動用スイッチ５２０ｄの制御端子をハイレベルとして駆動用スイッチ５２０ｄをオンとする。ドライバ５６０ｄは、制御信号がローレベルである場合、または主端子間電圧の検出信号が閾値電圧Ｖｔｈ２未満である場合には、駆動用スイッチ５２０ｄの制御端子をローレベルとして駆動用スイッチ５２０ｄをオフとする。ここで、検出信号は半導体素子１２０の主端子間電圧の抵抗分圧であるから、ドライバ５６０ｄは実質的に、主端子間電圧を、閾値電圧Ｖｔｈ２の（Ｒ１＋Ｒ２）／Ｒ２倍である第２閾値Ｔｈ２と比較していることになる。
これにより、ドライバ５６０ｃ～ｄは、制御端子がローレベルからハイレベルに切り替わったことに応じて半導体素子１２０をターンオンする期間において、主端子間電圧が第２閾値Ｔｈ２以上の間は駆動用スイッチ５２０ｃ～ｄをオンとして、制御端子を駆動部５００により第３駆動能力で駆動させる。主端子間電圧が第２閾値Ｔｈ２未満となると、ドライバ５６０ｃ～ｄは、駆動用スイッチ５２０ｃをオン、駆動用スイッチ５２０ｄをオフとして、制御端子を駆動部５００により第４駆動能力で駆動させる。ここで、駆動用スイッチ５２０ｃがオン、駆動用スイッチ５２０ｄがオフの場合のゲート抵抗は、駆動用スイッチ５２０ｃ～ｄがオンの場合のゲート抵抗よりも大きいから、第４駆動能力は、第３駆動能力よりも低い。
このようにして、駆動制御部５３０は、制御端子と基準電位の間に接続する制御抵抗（ゲート抵抗）の大きさ、すなわち、合成抵抗の大きさを変更することにより、制御端子の駆動能力を変更することができる。本図に示した構成に代えて、駆動部５００は可変抵抗による制御抵抗を有してよく、駆動制御部５３０は駆動部５００の可変抵抗の抵抗値を変更することにより制御端子の駆動能力を変更してもよい。
また、駆動部５００は、基準電位および制御端子の間に、コンデンサと駆動用スイッチ５１０とがそれぞれ直列に接続された複数の駆動回路を有する構成を採ってもよい。この場合、駆動制御部５３０は、制御端子と第１主端子または第２主端子との間に接続するコンデンサの容量を変更することにより、制御端子の駆動能力を変更する。
ここで、同じゲート電流を印加する場合において、制御端子と半導体素子１２０の主端子との間に接続されるコンデンサの合成容量が増加するほどゲート電圧の変化が抑えられ、駆動部５００の駆動能力が低くなる。したがって、抵抗５１０ａに代えてコンデンサを用いる場合には、ドライバ５６０ａは、バッファ５４５を介して入力する制御信号がローレベルである場合に、主端子間電圧の検出信号が閾値電圧Ｖｔｈ１未満であることを条件として駆動用スイッチ５２０ａの制御端子をローレベルとして駆動用スイッチ５２０ａをオンとする。また、抵抗５１０ｄに代えてコンデンサを用いる場合には、ドライバ５６０ｄは、バッファ５４５を介して入力する制御信号がハイレベルである場合に、主端子間電圧の検出信号が閾値電圧Ｖｔｈ２未満であることを条件として駆動用スイッチ５２０ｄの制御端子をハイレベルとして駆動用スイッチ５２０ｄをオンとする。
図６は、半導体素子１２０のターンオフ時の動作波形を示す。具体的には、本図は、制御信号、駆動用スイッチ５２０ａの接続状態、駆動用スイッチ５２０ｂの接続状態、半導体素子１２０の制御電圧（ゲート電圧）、並びに、主端子間電圧ＶＤＳおよび半導体素子１２０に流れる電流（ドレイン電流）ＩＤのそれぞれについて、横軸方向に示した時間の経過に伴う変化を示す。
半導体素子１２０がオンの定常状態においては、制御信号がハイレベルとなっており、駆動用スイッチ５２０ａ～ｂがオフ、駆動用スイッチ５２０ｃ～ｄがオンとなっている。この状態においては、半導体素子１２０の主端子間電圧ＶＤＳはほぼ０Ｖとなり、半導体素子１２０には負荷１４０が必要とする分の電流ＩＤが流れている。
制御信号がハイレベルからローレベルに変化すると、駆動装置１３０は、半導体素子１２０のターンオフ動作を開始する。ドライバ５６０ａは、主端子間電圧ＶＤＳが第１閾値Ｔｈ１未満である期間ｔ１の間は駆動用スイッチ５２０ａをオフとする。ドライバ５６０ｂは、制御信号がローレベルに変化したことに伴って駆動用スイッチ５２０ｂをオンとする。また、ドライバ５６０ｃ～ｄは、駆動用スイッチ５２０ｃ～ｄをオフとする。これにより、駆動制御部５３０は、第１駆動能力で半導体素子１２０の制御端子を駆動して、制御端子の制御電圧を降下させる。
制御電圧がある程度降下すると、半導体素子１２０は、ターンオフを開始する。これに伴って主端子間電圧ＶＤＳが上昇し、制御信号がローレベルに変化してから期間ｔ１の後に第１閾値Ｔｈ１以上となる。ドライバ５６０ａは、主端子間電圧ＶＤＳが第１閾値Ｔｈ１以上となったことに応じて、駆動用スイッチ５２０ａをオンとする。半導体素子１２０は、ターンオフを開始したことに応じて、電流ＩＤを図中実線で示したように減少させ、制御信号がローレベルに変化してから期間ｔ１＋ｔ２の後に電流ＩＤを０としてオフ状態となる。
本実施形態に係る駆動装置１３０によれば、半導体素子１２０のターンオフ動作において、主端子間電圧ＶＤＳがほぼ０から第１閾値Ｔｈ１まで変化する期間の間（すなわち、主端子間電圧ＶＤＳがほぼ第１閾値Ｔｈ１の電圧差分だけ変化する期間の間）は、主端子間電圧ＶＤＳが第１閾値以上となった後の期間と比較して駆動部５００の駆動能力を低下させる。ここで、駆動装置１３０が、抵抗５１０ａおよび駆動用スイッチ５２０ａによる駆動回路を有さず主端子間電圧ＶＤＳが第１閾値Ｔｈ１以上となった後も駆動用スイッチ５２０ｂのみによって半導体素子１２０の制御端子を駆動したとすると、図中破線で示したように電流ＩＤの低下が遅くなる。この場合、主端子間電圧ＶＤＳが第１閾値Ｔｈ１以上となった場合に駆動用スイッチ５２０ａおよび駆動用スイッチ５２０ｂの両方を用いて半導体素子１２０の制御端子を駆動した場合と比較して、ターンオフ期間が図中ｔ１１＋ｔ２２で示したように長くなり、スイッチング損失が増加してしまう。
これに対し、本実施形態に係る駆動装置１３０によれば、主端子間電圧ＶＤＳが基準電圧差分変化する期間ｔ１の間は駆動部５００の駆動能力を低下させるのに対し、主端子間電圧ＶＤＳが比較的変化しない期間ｔ２の間は駆動部５００の駆動能力を大きくする。ここで、主端子間電圧ＶＤＳの変化速度が大きいほど、半導体素子１２０のターンオフに伴う振動が大きくなるところ、駆動装置１３０は、主端子間電圧ＶＤＳが大きく変化する期間ｔ１における駆動部５００の駆動能力を低下させて電圧ＶＤＳの変化速度を抑えることにより、振動の発生を効率よく抑制することができる。
図７は、半導体素子１２０のターンオン時の動作波形を示す。具体的には、本図は、制御信号、駆動用スイッチ５２０ｄの接続状態、駆動用スイッチ５２０ｃの接続状態、半導体素子１２０の制御電圧（ゲート電圧）、並びに、主端子間電圧ＶＤＳ、半導体素子１２０に流れる電流（ドレイン電流）ＩＤのそれぞれについて、横軸方向の時間の経過に伴う変化を示す。
半導体素子１２０がオフの定常状態においては、制御信号がローレベルとなっており、駆動用スイッチ５２０ａ～ｂがオン、駆動用スイッチ５２０ｃ～ｄがオフとなっている。この状態においては、半導体素子１２０の主端子間電圧ＶＤＳはほぼ電解コンデンサ１１０が発生する電源電圧となり、半導体素子１２０には電流が流れていない。
制御信号がローレベルからハイレベルに変化すると、駆動装置１３０は、半導体素子１２０のターンオン動作を開始する。ドライバ５６０ｃ～ｄは、主端子間電圧ＶＤＳが第２閾値Ｔｈ２以上の間は駆動用スイッチ５２０ｃ～ｄをオンとする。また、ドライバ５６０ａ～ｂは、駆動用スイッチ５２０ａ～ｂをオフとする。これにより、駆動制御部５３０は、第３駆動能力で半導体素子１２０の制御端子を駆動して、制御端子の制御電圧を上昇させる。
制御電圧がある程度上昇すると、半導体素子１２０は、ターンオンを開始する。これに伴って主端子間電圧ＶＤＳが下降し、制御信号がハイレベルに変化してから期間ｔ３の後に第２閾値Ｔｈ２未満となる。ドライバ５６０ｄは、主端子間電圧ＶＤＳが第２閾値Ｔｈ２未満となったことに応じて、駆動用スイッチ５２０ｄをオフとする。半導体素子１２０は、ターンオンを開始したことに応じて主端子間電圧ＶＤＳを図中実線で示したように下降させて、制御信号がハイレベルに変化してから期間ｔ３＋ｔ４の後に主端子間電圧ＶＤＳをほぼ０とする。また、半導体素子１２０は、ターンオンを開始したことに応じて電流ＩＤを図中実線で示したように上昇させ、制御信号がハイレベルに変化してから期間ｔ３＋ｔ４が経過する時点近くで電流ＩＤを定常電流とする。
本実施形態に係る駆動装置１３０によれば、半導体素子１２０のターンオン動作において、主端子間電圧ＶＤＳが第２閾値Ｔｈ２からほぼ０まで変化する期間の間（すなわち、主端子間電圧ＶＤＳがほぼ第２閾値Ｔｈ２の電圧差分だけ変化する期間の間）は、主端子間電圧ＶＤＳが第２閾値以上の期間と比較して駆動部５００の駆動能力を低下させる。ここで、駆動装置１３０が、抵抗５１０ｄおよび駆動用スイッチ５２０ｄによる駆動回路を有さず主端子間電圧ＶＤＳが第２閾値Ｔｈ２以上の間も駆動用スイッチ５２０ｂｃのみによって半導体素子１２０の制御端子を駆動したとすると、図中破線で示したように主端子間電圧ＶＤＳの低下および電流ＩＤの上昇が遅くなる。この場合、主端子間電圧ＶＤＳが第２閾値Ｔｈ２以上の間に駆動用スイッチ５２０ｃおよび駆動用スイッチ５２０ｄの両方を用いて半導体素子１２０の制御端子を駆動した場合と比較して、ターンオン期間が図中ｔ３３＋ｔ４４で示したように長くなり、スイッチング損失が増加してしまう。
これに対し、本実施形態に係る駆動装置１３０によれば、主端子間電圧ＶＤＳが基準電圧差分変化する期間ｔ４の間は駆動部５００の駆動能力を低下させるのに対し、主端子間電圧ＶＤＳが比較的変化しない期間ｔ３の間は駆動部５００の駆動能力を大きくする。ここで、主端子間電圧ＶＤＳの変化速度が大きいほど、半導体素子１２０のターンオフに伴う振動が大きくなるところ、駆動装置１３０は、主端子間電圧ＶＤＳが大きく変化する期間ｔ４における駆動部５００の駆動能力を低下させて電圧ＶＤＳの変化速度を抑え、半導体素子１２０の抵抗値の低下速度を抑えてダンピング抵抗Ｒｄを大きくすることにより、振動の発生を効率よく抑制することができる。
なお、ターンオフ期間において主端子間電圧ＶＤＳと比較する第１閾値Ｔｈ１、およびターンオン期間において主端子間電圧ＶＤＳと比較する第２閾値Ｔｈ２の少なくとも一方は、半導体素子１２０がオフの定常状態における主端子間電圧の６０％以上１００％未満であってよく、８０％以上９５％未満であってよい。また、第１閾値Ｔｈ１および第２閾値Ｔｈ２は、同一値であっても異なる値であってもよい。
図８は、半導体素子のターンオフ時における電流および電圧の過渡的な変化の一例を示す。本図においては、主端子間電圧が基準電圧差分変化する期間の間は駆動装置１３０ｂおよび半導体素子１２０ｂの間の抵抗（ゲート抵抗）を０．１Ωから２Ωに増加させる他は、図４と同一条件を適用している。
図４においては、横軸上の１５．０μｓにおいて半導体素子１２０ｂをターンオフしたタイミングで、インダクタンスＬｓ２および接合容量ＣｏｓによるＬＣ回路による局所的な電流Ｉｄおよび電圧Ｉｄｓの高周波振動が見られる。これに対し、本図においては、このような高周波振動を抑えることができている。なお、駆動装置１３０は、主端子間電圧が基準電圧差分変化する期間の間にゲート抵抗を増加させればよく、例えばゲート抵抗を２倍以上に増加させてもよい。
なお、主端子間電圧が基準電圧差分変化する期間の間に駆動装置１３０の駆動能力をどの程度低下させるか、すなわち例えばゲート抵抗をどの程度増加させるかは、配線インダクタンスＬｓ２の大きさ等によって変わりうる。したがって、半導体装置１１５の製造者または半導体装置１１５の使用者は、半導体装置１１５をシミュレーションした結果、または半導体装置１１５を試験した結果を用いて駆動装置１３０の駆動能力を決定してよい。また、駆動装置１３０は、主端子間電圧が基準電圧差分変化する期間の間における駆動装置１３０の駆動能力を外部から設定可能な設定メモリ等を有してよく、設定値にしたがって駆動装置１３０の駆動能力を切替えてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 電力装置
１１０ 電解コンデンサ
１１５ 半導体装置
１２０ａ～ｂ 半導体素子
１３０ａ～ｂ 駆動装置
１４０ 負荷
１５０ インダクタ
１８０ スナバ
１８５ 抵抗
１９０ コンデンサ
２８０ａ～ｂ スナバ
２８５ａ～ｂ 抵抗
２９０ａ～ｂ コンデンサ
５００ 駆動部
５１０ａ～ｄ 抵抗
５２０ａ～ｄ 駆動用スイッチ
５３０ 駆動制御部
５４０ａ～ｂ 分圧抵抗
５４５ バッファ
５５０ａ～ｂ 電圧源
５６０ａ～ｄ ドライバ

Claims (11)

  1. 第１主端子および第２主端子と、前記第１主端子および前記第２主端子の間の接続状態を制御する制御端子とを有し、前記第１主端子および前記第２主端子がスナバと並列に接続される半導体素子の前記制御端子を、外部から入力される制御信号に応じて駆動する駆動部と、
    前記半導体素子のスイッチングに伴って前記第１主端子および前記第２主端子の間の主端子間電圧が予め定められた基準電圧差分変化する期間の間、他の少なくとも一部の期間と比較して前記駆動部の駆動能力を低下させる駆動制御部と
    を備える駆動装置。
  2. 前記駆動制御部は、前記半導体素子をターンオフする期間において、前記主端子間電圧が第１閾値未満の間は前記制御端子を前記駆動部により第１駆動能力で駆動させ、前記主端子間電圧が前記第１閾値以上となると前記制御端子を前記駆動部により前記第１駆動能力よりも高い第２駆動能力で駆動させる請求項１に記載の駆動装置。
  3. 前記駆動制御部は、前記半導体素子をターンオンする期間において、前記主端子間電圧が第２閾値以上の間は前記制御端子を前記駆動部により第３駆動能力で駆動させ、前記主端子間電圧が前記第２閾値未満となると前記制御端子を前記駆動部により前記第３駆動能力よりも低い第４駆動能力で駆動させる請求項２に記載の駆動装置。
  4. 前記第１閾値および前記第２閾値は、前記半導体素子がオフの定常状態における前記主端子間電圧の６０％以上１００％未満である請求項３に記載の駆動装置。
  5. 前記第１閾値および前記第２閾値は、前記半導体素子がオフの定常状態における前記主端子間電圧の８０％以上９５％未満である請求項３または４に記載の駆動装置。
  6. 前記第１閾値および前記第２閾値は同一値である請求項３から５のいずれか一項に記載の駆動装置。
  7. 前記駆動制御部は、前記制御端子と基準電位の間に接続する抵抗の大きさ、または前記制御端子と前記第１主端子または前記第２主端子との間に接続するコンデンサの容量の少なくとも１つを変更することにより、前記制御端子の駆動能力を変更する請求項１から６のいずれか一項に記載の駆動装置。
  8. 前記駆動部は、基準電位および前記制御端子の間に、抵抗またはコンデンサと駆動用スイッチとがそれぞれ直列に接続された複数の駆動回路を有し、
    前記駆動制御部は、前記複数の駆動回路のそれぞれの前記駆動用スイッチを切り換えて、前記駆動部の駆動能力を変更する
    請求項１から７のいずれか一項に記載の駆動装置。
  9. 前記半導体素子は、ＳｉＣ－ＭＯＳＦＥＴまたはＳｉＣ－ＩＧＢＴである請求項１から８のいずれか一項に記載の駆動装置。
  10. 前記半導体素子と、
    前記半導体素子の制御端子を駆動する、請求項１から９のいずれか一項に記載の駆動装置と
    を備える半導体装置。
  11. 第１主端子および第２主端子と、前記第１主端子および前記第２主端子の間の接続状態を制御する制御端子とを有し、前記第１主端子および前記第２主端子がスナバと並列に接続される半導体素子の前記制御端子を、駆動部によって、外部から入力される制御信号に応じて駆動することと、
    前記半導体素子のスイッチングに伴って前記第１主端子および前記第２主端子の間の主端子間電圧が予め定められた基準電圧差分変化する期間の間、他の少なくとも一部の期間と比較して前記駆動部の駆動能力を低下させることと
    を備える駆動方法。
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