JP5815441B2

JP5815441B2 - スイッチング半導体装置の制御装置

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Publication number: JP5815441B2
Application number: JP2012047768A
Authority: JP
Inventors: 武志王丸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-03-05
Filing date: 2012-03-05
Publication date: 2015-11-17
Anticipated expiration: 2032-03-05
Also published as: JP2013183598A

Description

本発明はスイッチング半導体装置の制御装置に関する。

３相インバータなどを構成するＩＧＢＴ（insulated gate bipolar transistor）やＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）などのスイッチング半導体装置を制御するための制御装置の電源は、各相間で相互に独立している。この電源は、例えば特許文献１の図２に開示されるように、絶縁トランスを使ったＤＣ／ＤＣコンバータで生成されることが一般的である。

特開２０１０−２８３９８７号公報

一般的に絶縁トランスを用いたＤＣ／ＤＣコンバータ（フライバック方式、フォワード方式など）で生成される電圧の精度は、およそ±１０％程度のばらつきを持つ。従って、スイッチング半導体装置の制御装置が１５Ｖで動作するのであれば、ＤＣ／ＤＣコンバータからは１５Ｖ±１．５Ｖの精度の電圧が供給されることとなる。

制御装置に供給される電源電圧がこの精度である場合、下限値は１３．５Ｖとなるが、この電圧でスイッチング半導体装置のゲートを制御すると、ターンオンのスピードが遅くなり、スイッチング損失が増大する。また、オン電圧（コレクタ-エミッタ間電圧、またはドレイン-ソース間電圧）が増加して、通電時のＤＣ損失（オン電圧×通電電流）も増加する。

逆に１５Ｖ±１．５Ｖの精度での上限値は１６．５Ｖとなり、この電圧でスイッチング半導体装置のゲートを制御すると、ターンオンのスピードが早くなり、リカバリサージが増大し、場合によってはブレークダウンが生じる可能性がある。

このため、３相インバータなどの半導体装置モジュールの設計では、電源電圧の上限値、下限値での特性に適合するように半導体装置モジュールを調整していた。例えば、発熱余裕度を確保するためにチップサイズを大きくしたり、サージ電圧を抑制するためにスイッチングスピードを遅く設定しており、半導体装置モジュールの容積の増大やコストの増加につながっていた。

本発明は上記のような問題点を解消するためになされたもので、スイッチング半導体装置を制御する制御装置の電源電圧の精度を向上させて、半導体装置モジュールの容積の増大やコストの増加を抑制することを目的とする。

本発明に係るスイッチング半導体装置の制御装置は、スイッチング半導体装置のオン、オフ動作を制御する制御装置であって、第１の電源電圧を与える第１の端子に一方の主電極が接続された第１導電型の第１のトランジスタと、第２の電源電圧を与える第２の端子に一方の主電極が接続され、他方の主電極が、前記第１のトランジスタの他方の主電極に接続された第２導電型の第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの接続ノードと前記第２の端子との間に接続され、前記接続ノードに与えられる第３の電源電圧を分圧する分圧抵抗と、前記分圧抵抗によって分圧された分圧電圧と、参照電源から与えられる参照電圧とを比較し、比較結果に基づいた信号を前記第１および第２のトランジスタの制御電極に与えて前記第１および第２のトランジスタを相補的に制御するコンパレータと、前記第３の電源電圧を動作電源として動作し、前記スイッチング半導体装置の制御信号を出力するドライブ回路とを備え、前記コンパレータは、前記第３の電源電圧が所定値よりも高くなった場合に前記第１のトランジスタをオフ、前記第２のトランジスタをオンし、前記第３の電源電圧が前記所定値以下となった場合に前記第１のトランジスタをオン、前記第２のトランジスタをオフするように前記信号を出力することで、前記第３の電源電圧を前記所定値に保つ。

本発明に係るスイッチング半導体装置の制御装置によれば、第３の電源電圧が所定値に保たれるので、第１の電源電圧の電圧精度が低い場合であっても、スイッチング半導体装置の制御信号を出力するドライブ回路の動作電源の電圧精度を高めることができ、スイッチング半導体装置のスイッチング損失や通電時のＤＣ損失を低減でき、またサージ電圧を抑制できるので、スイッチング半導体装置を含む半導体装置モジュールの容積の増大やコストの増加を抑制することができる。

３相インバータの構成を示すブロック図である。本発明に係る実施の形態の制御装置の構成を示す図である。

＜実施の形態＞
＜装置構成＞
まず、３相インバータの構成について図１を用いて説明する。図１に示すように３相インバータＩＶは、電源ＰＷから電源電圧ＶＣＣが与えられる電源線Ｐと、接地電位に接続される電源線Ｎ間に直列に接続された３つのインバータＩＶ１〜ＩＶ３で構成されている。なお、ＰＮ線間にはコンデンサＣ１が接続されているが、これは電源ＰＷから供給される電流を平滑化するためのものである。

インバータＩＶ１は、電源電圧ＶＣＣが与えられる電源線Ｐと、接地電位に接続される電源線Ｎ間に直列に接続されたＩＧＢＴ１および２と、ＩＧＢＴ１および２にそれぞれに逆並列接続されたフリーホイールダイオードＤ１およびＤ２を備えている。なお、ＩＧＢＴ１および２の接続ノードはＵ相出力となり、インダクタンス負荷Ｌ１に接続されている。

なお、ＩＧＢＴ１および２のゲートにはそれぞれ制御装置ＣＣ１およびＣＣ２から制御信号が与えられる構成となっており、制御装置ＣＣ１およびＣＣ２には、それぞれ電源Ｐ１およびＮ１から動作電源が供給される構成となっている。

インバータＩＶ２も同様の構成であり、電源線Ｐ−Ｎ間に直列に接続されたＩＧＢＴ３および４と、ＩＧＢＴ３および４にそれぞれに逆並列接続されたフリーホイールダイオードＤ３およびＤ４とを備えている。なお、ＩＧＢＴ３および４の接続ノードはＶ相出力となり、インダクタンス負荷Ｌ２に接続されている。

なお、ＩＧＢＴ３および４のゲートにはそれぞれ制御装置ＣＣ３およびＣＣ４から制御信号が与えられる構成となっており、制御装置ＣＣ３およびＣＣ４には、それぞれ電源Ｐ２およびＮ１から動作電源が供給される構成となっている。

インバータＩＶ３は、電源線Ｐ−Ｎ間に直列に接続されたＩＧＢＴ５および６と、ＩＧＢＴ５および６にそれぞれに逆並列接続されたフリーホイールダイオードＤ５およびＤ６とを備えている。なお、ＩＧＢＴ５および６の接続ノードはＷ相出力となり、インダクタンス負荷Ｌ３に接続されている。

なお、ＩＧＢＴ５および６のゲートにはそれぞれ制御装置ＣＣ５およびＣＣ６から制御信号が与えられる構成となっており、制御装置ＣＣ５およびＣＣ６には、それぞれ電源Ｐ３およびＮ１から動作電源が供給される構成となっている。

ここで、電源Ｐ１〜Ｐ３は、それぞれが独立した電源であるが、電源Ｎ１は共通の電源であり、電源Ｐ１〜Ｐ３およびＮ１は、絶縁トランスを用いたＤＣ／ＤＣコンバータによって実現される電源である。

次に、本発明に係る実施の形態の制御装置の構成について説明するが、以下の説明では、図１に示したインバータＩＶ１を例に採って説明する。

図２はインバータＩＶ１におけるインバータ部分の構成と、制御装置ＣＣ１の構成を示している。なお、制御装置ＣＣ２については制御装置ＣＣ１と基本的には同じであるので、図示は省略している。

図２に示すように、制御装置ＣＣ１は、電源Ｐ１から電源電圧ＶＤ１（１８Ｖ±１．５Ｖ）が供給される端子Ｔ１にコレクタが接続されたトランジスタＱ２と、トランジスタＱ２のエミッタにエミッタが接続されたトランジスタＱ１とでインバータＩＶＸが構成され、トランジスタＱ１とＱ２との接続ノードＮ１がインバータＩＶＸの出力ノードとなる。なお、電源電圧ＶＤ１を１８Ｖとするのは、トランジスタＱ２のベース-エミッタ間での電圧降下（例えば０．６Ｖ）とマージンを考慮してのことである。

そして、インバータＩＶＸの出力が電源電圧ＶＤ２（１５Ｖ±０．５Ｖ）としてドライブ回路ＤＣおよび出力バッファＤＢの動作電源として与えられる構成となっている。ここで、トランジスタＱ２はＮＰＮ型バイポーラトランジスタであり、トランジスタＱ１はＰＮＰ型バイポーラトランジスタである。なお、電源電圧ＶＤ２は端子Ｔ３から取り出すことができる。

ドライブ回路ＤＣは、入力信号ＩＮをインバータによって反転して出力する回路である。なお、入力信号ＩＮは図示されない外部回路から与えられるパルス信号であり、この信号に基づいてＩＧＢＴ１のオン、オフ制御を行う。

ここで、制御装置ＣＣ１は、インバータＩＶ１の高電位側のＩＧＢＴ１を制御するため、接地電位からは絶縁されたフローティングの電位を基準電位ＣＯＭとしている。このため、入力信号ＩＮも外部回路からレベルシフト回路（図示せず）を介してレベルシフトされて与えられることとなる。

なお、制御装置ＣＣ２は、インバータＩＶ１の低電位側のＩＧＢＴ２を制御するので、接地電位を基準電位ＣＯＭとし、入力信号ＩＮをレベルシフト回路（図示せず）を介して与える必要はない。

出力バッファＤＢは、ドライブ回路ＤＣの出力を増幅してＩＧＢＴ１のゲートに与えるための構成であり、反転出力と、非反転出力とを有している。出力バッファＤＢの非反転出力は、抵抗Ｒｇ１を介してＩＧＢＴ１のゲートに接続され、出力バッファＤＢの反転出力は、抵抗Ｒｇ２を介してＩＧＢＴ１のゲートに接続されている。なお、抵抗Ｒｇ１は、は、ＩＧＢＴ１のオン時のスイッチングスピードを設定する抵抗であり、抵抗Ｒｇ２は、ＩＧＢＴ１のオフ時のスイッチングスピードを設定する抵抗である。

ＩＧＢＴ１とＩＧＢＴ２との接続ノードは、インダクタンス負荷Ｌ１に接続されると共に、ドライブ回路ＤＣの接地端子ＧＮＤに接続されている。なお、ドライブ回路ＤＣの接地端子ＧＮＤは、制御装置ＣＣ１の基準電位ＣＯＭを与える基準端子Ｔ２に接続されている。なお、制御装置ＣＣ１は、インバータＩＶ１の高電位側のＩＧＢＴ１を制御するため、接地電位からは絶縁されたフローティングの電位を基準電位ＣＯＭとしている。このため、ドライブ回路ＤＣの接地端子ＧＮＤは、名称通りの接地電位を供給するものではない。

なお、制御装置ＣＣ２は、インバータＩＶ１の低電位側のＩＧＢＴ２を制御するので、接地電位を基準電位ＣＯＭとすることとなる。

基準端子Ｔ２には、トランジスタＱ１のコレクタが抵抗Ｒ１１を介して接続されている。また、接続ノードＮ１と基準端子Ｔ２との間には、電源電圧ＶＤ２を分圧するための分圧抵抗Ｒ１およびＲ２が直列に接続されている。そして、抵抗Ｒ１とＲ２の接続ノードは、コンパレータＣＰ１の非反転入力（＋）に接続され、コンパレータＣＰ１の反転入力（−）には参照電源Ｖｒｅｆ１の正極が接続され、参照電源Ｖｒｅｆ１の負極は基準端子Ｔ２に接続されている。

そして、コンパレータＣＰ１の出力は抵抗Ｒ１０を介してトランジスタＱ１およびＱ２のベースに与えられる構成となっている。

このような構成の制御装置ＣＣ１においては、トランジスタＱ１およびＱ２によるプッシュプル動作で電源電圧ＶＤ２の電圧を制御することで、電源電圧ＶＤ２の電圧精度を高めることができる。

＜動作＞
以下、トランジスタＱ１およびＱ２によるプッシュプル動作について説明する。端子Ｔ１に供給された電源電圧ＶＤ１（１８Ｖ±１．５Ｖ）は、トランジスタＱ２がオンしている状態ではインバータＩＶＸの出力ノードＮ１に出力されるが、ここで、出力ノードＮ１の電圧は、参照電源Ｖｒｅｆ１の参照電圧との比較により制御されることとなる。

すなわち、電源電圧ＶＤ２は抵抗Ｒ１およびＲ２により、例えば１０分の１に分圧され、コンパレータＣＰ１の非反転入力に与えられる。一方、コンパレータＣＰ１の反転入力には、参照電源Ｖｒｅｆ１の参照電圧が入力され、コンパレータＣＰ１において分圧された電源電圧ＶＤ２と参照電圧との比較が行われる。ここで、参照電圧は、例えば１．５Ｖ±０．０５Ｖの電圧精度を有しており、これがコンパレータＣＰ１のしきい値電圧となり、結果的に電源電圧ＶＤ２の電圧精度を高めることとなる。

このような構成において、電源電圧ＶＤ１が変動して１８Ｖを超えた場合、例えば＋１Ｖ変動して１９Ｖに上昇した場合、それに応じてコンパレータＣＰ１の非反転入力に与えられる分圧も上昇する。その場合、コンパレータＣＰ１のしきい値電圧よりも高くなり、コンパレータＣＰ１がトランジスタＱ１およびＱ２に対して高電位（「Ｈ」）信号を出力し、トランジスタＱ２がオフしてトランジスタＱ１がオンすることとなる。この結果、出力ノードＮ１の電流がトランジスタＱ１を介して流出し（プル動作）、出力ノードＮ１の電圧が低下して、ドライブ回路ＤＣや出力バッファＤＢの電源電圧は低下する。

そして、出力ノードＮ１の電圧が低下し、１８Ｖ以下となると、コンパレータＣＰ１の非反転入力に与えられる分圧も低下する。その結果、コンパレータＣＰ１のしきい値電圧以下となると、コンパレータＣＰ１がトランジスタＱ１およびＱ２に対して低電位（「Ｌ」）信号を出力することで、トランジスタＱ１がオフしてトランジスタＱ２がオンすることとなる。この結果、出力ノードＮ１にはトランジスタＱ２を介して電流が流入し（プッシュ動作）、出力ノードＮ１の電圧が上昇し、ドライブ回路ＤＣや出力バッファＤＢの電源電圧が上昇する。

このように、電圧精度の高い参照電源Ｖｒｅｆ１を用いて、コンパレータＣＰ１によりトランジスタＱ１およびＱ２によるプッシュプル動作を制御することで、インバータＩＶＸの出力ノードＮ１の電圧、すなわち、電源電圧ＶＤ２の電圧精度を１５Ｖ±０．５Ｖに追随性良く保つことができる。

例えば、電源電圧ＶＤ１が仮に＋１Ｖ変動した場合、電源電圧ＶＤ２の追随性が悪いと１６ＶでＩＧＢＴを駆動する期間が長くなり、ＩＧＢＴのスイッチング時のサージ電圧が大きくなり、場合によっては耐圧を超えてブレークダウンを起こす可能性があるが、本発明に係る制御装置では、このような問題を防止できる。

また、電源電圧ＶＤ１が仮に−１Ｖ変動した場合、追随性が悪いと１４ＶでＩＧＢＴ１を駆動する期間が長くなり、この期間ＩＧＢＴのスイッチング時の損失が大きくなり、自己発熱により耐熱を超えてＩＧＢＴが焼損する可能性があるが、本発明に係る制御装置では、このような問題を防止できる。

また、コンパレータＣＰ１は、出力ノードＮ１の電圧の変動に追随できる性能が要求されるが、その性能はＩＧＢＴの動作周波数に基づいて決定される。すなわち、ＩＧＢＴの動作周波数は一般的に１ｋＨｚ〜２０ｋＨｚであり、仮に２０ｋＨｚの場合は１周期は５０μｓｅｃとなる。

ここで、コンパレータＣＰ１のスルーレート（最大応答速度）を１０Ｖ／μｓｅｃとすれば、ほぼ１μｓｅｃで追随できることとなり、コンパレータＣＰ１の性能としては充分と言える。

また、トランジスタＱ１およびＱ２によるプッシュプル動作を行うので、プル動作は回路の消費電流のみに依存する場合に比べてプル動作による電圧降下の速度を速めることができ、電圧変動に対する追随性を高めることができる。

すなわち、トランジスタＱ１を設けない場合、回路の消費電流による電圧降下しか起きない。例えば、電源ＰＷの平滑用のコンデンサＣ１の容量（Ｃ）を１０μＦ、回路の消費電流（Ｉ）を４０ｍＡ、電圧変動（ΔＶ）を１Ｖとすると、変動時間（ｔ）は、ΔＱ＝Ｃ・ΔＶ、ΔＱ＝Ｉ・ｔより、ｔ＝Ｃ・ΔＶ／Ｉ＝１０μＦ×１Ｖ／４０ｍＡ＝２５０μｓｅｃとなり、電圧変動分の電圧を降下させるには２５０μｓｅｃ要することとなる。

上述したＩＧＢＴの１周期は最大で５０μｓｅｃなので、追随できず上述した問題を解消できない。

なお、参照電源Ｖｒｅｆ１の電圧精度は、１．５Ｖ±０．０５Ｖとしたがこれに限定されるものではなく、さらに高精度の電源を用いることで電源電圧ＶＤ２の電圧精度を高めても良い。また、電源電圧ＶＤ２の電圧精度を上記の値に維持できるのであれば反対に電圧精度の低い電源を用いても良い。現実的には参照電源Ｖｒｅｆ１の電圧精度は、例えば±３％〜±５％の範囲とすれば良い。このような電圧精度とすることで、電源電圧ＶＤ２の電圧精度を±３％〜±５％に保つことができる。

また、電源電圧ＶＤ２は抵抗Ｒ１およびＲ２により、１０分の１に分圧されものとしたがこれに限定されるものではなく、より低い電圧に分圧しても良いし、より高い電圧に分圧しても良い。

＜効果＞
以上説明したように、本発明に係る実施の形態の制御装置によれば、電源電圧ＶＤ２の電圧精度を１５Ｖ±０．５Ｖに保つことにより、インバータＩＶ１を構成するＩＧＢＴ１のスイッチング損失や通電時のＤＣ損失を低減でき、またサージ電圧を抑制できるので、半導体装置モジュールの容積の増大やコストの増加を抑制できる。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

Ｑ１，Ｑ２トランジスタ、Ｖｒｅｆ１参照電源、ＣＰ１コンパレータ。

Claims

スイッチング半導体装置のオン、オフ動作を制御する制御装置であって、
第１の電源電圧を与える第１の端子に一方の主電極が接続された第１導電型の第１のトランジスタと、
第２の電源電圧を与える第２の端子に一方の主電極が接続され、他方の主電極が、前記第１のトランジスタの他方の主電極に接続された第２導電型の第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードと前記第２の端子との間に接続され、前記接続ノードに与えられる第３の電源電圧を分圧する分圧抵抗と、
前記分圧抵抗によって分圧された分圧電圧と、参照電源から与えられる参照電圧とを比較し、比較結果に基づいた信号を前記第１および第２のトランジスタの制御電極に与えて前記第１および第２のトランジスタを相補的に制御するコンパレータと、
前記第３の電源電圧を動作電源として動作し、前記スイッチング半導体装置の制御信号を出力するドライブ回路と、を備え、
前記コンパレータは、
前記第３の電源電圧が所定値よりも高くなった場合に前記第１のトランジスタをオフ、前記第２のトランジスタをオンし、
前記第３の電源電圧が前記所定値以下となった場合に前記第１のトランジスタをオン、前記第２のトランジスタをオフするように前記信号を出力することで、前記第３の電源電圧を前記所定値に保つことを特徴とする、スイッチング半導体装置の制御装置。
前記参照電源の電圧精度は±３％〜±５％の範囲に設定される、請求項１記載のスイッチング半導体装置の制御装置。