JP2996018B2 - 電源回路 - Google Patents
電源回路Info
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- JP2996018B2 JP2996018B2 JP4208059A JP20805992A JP2996018B2 JP 2996018 B2 JP2996018 B2 JP 2996018B2 JP 4208059 A JP4208059 A JP 4208059A JP 20805992 A JP20805992 A JP 20805992A JP 2996018 B2 JP2996018 B2 JP 2996018B2
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- Japan
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- voltage
- output
- power supply
- amplifier
- lmt
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- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電源回路に関するもので
あり、詳しくは、ブートストラップ形の電源回路の改良
に関するものである。
あり、詳しくは、ブートストラップ形の電源回路の改良
に関するものである。
【0002】
【従来の技術】図4は従来のブートストラップ形の電源
回路の一例を示す要部回路図である。図において、NP
N形のトランジスタQ1のコレクタは電源Vcc1に接続
されるとともに抵抗R1を介してトランジスタQ1のベ
ースに接続されている。トランジスタQ1のベースには
ツェナーダイオードD1のカソードが接続され、トラン
ジスタQ1のエミッタはNPN形のトランジスタQ2の
コレクタに接続されている。トランジスタQ2のエミッ
タはPNP形のトランジスタQ3のエミッタに接続され
るとともに、ツェナーダイオードD1のアノードとツェ
ナーダイオードD2のカソードの接続点に接続されてい
る。トランジスタQ3のコレクタはPNP形のトランジ
スタQ4のエミッタに接続され、トランジスタQ4のコ
レクタは電源Vcc2に接続されるとともに抵抗R2を介
してトランジスタQ4のベースに接続されている。トラ
ンジスタQ4のベースにはツェナーダイオードD2のア
ノードが接続されている。なお、トランジスタQ2およ
びQ3は電流アンプとして機能するものであり、シング
ルエンドプッシュプル(SEPP)アンプA1の出力段
を構成している。すなわち、これらトランジスタQ2お
よびQ3のベースには図示しない電圧アンプの出力が加
えられる。
回路の一例を示す要部回路図である。図において、NP
N形のトランジスタQ1のコレクタは電源Vcc1に接続
されるとともに抵抗R1を介してトランジスタQ1のベ
ースに接続されている。トランジスタQ1のベースには
ツェナーダイオードD1のカソードが接続され、トラン
ジスタQ1のエミッタはNPN形のトランジスタQ2の
コレクタに接続されている。トランジスタQ2のエミッ
タはPNP形のトランジスタQ3のエミッタに接続され
るとともに、ツェナーダイオードD1のアノードとツェ
ナーダイオードD2のカソードの接続点に接続されてい
る。トランジスタQ3のコレクタはPNP形のトランジ
スタQ4のエミッタに接続され、トランジスタQ4のコ
レクタは電源Vcc2に接続されるとともに抵抗R2を介
してトランジスタQ4のベースに接続されている。トラ
ンジスタQ4のベースにはツェナーダイオードD2のア
ノードが接続されている。なお、トランジスタQ2およ
びQ3は電流アンプとして機能するものであり、シング
ルエンドプッシュプル(SEPP)アンプA1の出力段
を構成している。すなわち、これらトランジスタQ2お
よびQ3のベースには図示しない電圧アンプの出力が加
えられる。
【0003】このような構成において、アンプA1の出
力段を構成するトランジスタQ2のコレクタの電位は出
力電圧に対してツェナーダイオードD1のツェナー電圧
分だけ高い状態に保たれてるとともに、トランジスタQ
3のコレクタの電位は出力電圧に対してツェナーダイオ
ードD2のツェナー電圧分だけ低い状態に保たれるの
で、実際の電源Vcc1,Vcc2をこれら出力トランジス
タQ2およびQ3の耐圧電圧よりも高く設定できる。
力段を構成するトランジスタQ2のコレクタの電位は出
力電圧に対してツェナーダイオードD1のツェナー電圧
分だけ高い状態に保たれてるとともに、トランジスタQ
3のコレクタの電位は出力電圧に対してツェナーダイオ
ードD2のツェナー電圧分だけ低い状態に保たれるの
で、実際の電源Vcc1,Vcc2をこれら出力トランジス
タQ2およびQ3の耐圧電圧よりも高く設定できる。
【0004】
【発明が解決しようとする課題】ところが、従来のこの
ような電源回路では、トランジスタQ1,Q4として、
電源Vcc1,Vcc2よりも高い耐圧が必要になる。この
結果、アンプをディスクリート部品で構成する場合、ト
ランジスタQ1,Q4として高耐圧のものを用いなけれ
ばならないことからコスト的なメリットがなくなってし
まう。
ような電源回路では、トランジスタQ1,Q4として、
電源Vcc1,Vcc2よりも高い耐圧が必要になる。この
結果、アンプをディスクリート部品で構成する場合、ト
ランジスタQ1,Q4として高耐圧のものを用いなけれ
ばならないことからコスト的なメリットがなくなってし
まう。
【0005】具体例として、電源Vcc1,Vcc2を例え
ば100V程度にすると、トランジスタQ1,Q4に要
求される耐圧は、ディレーティングファクタを0.8と
した場合には、 (100+100)/0.8=250 から250Vになる。このように耐圧の高いトランジス
タでは大電流の取れるものがなかったり、放熱の面で不
利である。
ば100V程度にすると、トランジスタQ1,Q4に要
求される耐圧は、ディレーティングファクタを0.8と
した場合には、 (100+100)/0.8=250 から250Vになる。このように耐圧の高いトランジス
タでは大電流の取れるものがなかったり、放熱の面で不
利である。
【0006】また、耐圧の高いトランジスタはスイッチ
ング用が多く、電流増幅率hfeが小さかったり、直流
では大電流が流せなかったりする。特に、トランジスタ
Q1,Q4の放熱が困難になることから自己加熱による
ドリフトや熱雑音などが発生し、低雑音で安定度の高い
直流出力電圧が得にくいという問題がある。
ング用が多く、電流増幅率hfeが小さかったり、直流
では大電流が流せなかったりする。特に、トランジスタ
Q1,Q4の放熱が困難になることから自己加熱による
ドリフトや熱雑音などが発生し、低雑音で安定度の高い
直流出力電圧が得にくいという問題がある。
【0007】本発明はこのような問題点を解決するもの
であり、その目的は、従来と比較して耐圧の低い部品で
構成でき、低雑音で安定度の高い直流出力電圧が得られ
るブートストラップ形の電源回路を実現することにあ
る。
であり、その目的は、従来と比較して耐圧の低い部品で
構成でき、低雑音で安定度の高い直流出力電圧が得られ
るブートストラップ形の電源回路を実現することにあ
る。
【0008】
【課題を解決するための手段】本発明は、このような問
題点を解決するために、2電源で駆動される出力段を有
するアンプを備えた電源回路において、各駆動電源系統
に、駆動電源の電圧を一定値に制御する制御素子と、設
定制限電圧Vlmtに依存した不感帯を有し、アンプの出
力電圧VOと設定制限電圧Vlmtとを比較することによ
り、VO≦Vlmtのときは一定の電圧を出力してVO>V
lmtのときはVOに比例した電圧を出力する比較回路と、
この比較回路の出力系統に直列接続された定電圧発生要
素と、この定電圧発生要素の出力電圧と駆動電源系統の
電圧との誤差を求め、その出力を前記制御素子に帰還す
る誤差アンプ、を設けたことを特徴とする。
題点を解決するために、2電源で駆動される出力段を有
するアンプを備えた電源回路において、各駆動電源系統
に、駆動電源の電圧を一定値に制御する制御素子と、設
定制限電圧Vlmtに依存した不感帯を有し、アンプの出
力電圧VOと設定制限電圧Vlmtとを比較することによ
り、VO≦Vlmtのときは一定の電圧を出力してVO>V
lmtのときはVOに比例した電圧を出力する比較回路と、
この比較回路の出力系統に直列接続された定電圧発生要
素と、この定電圧発生要素の出力電圧と駆動電源系統の
電圧との誤差を求め、その出力を前記制御素子に帰還す
る誤差アンプ、を設けたことを特徴とする。
【0009】
【作用】各駆動電源の電圧がブートストラップされる範
囲は、設定制限電圧Vlmtにより一定の範囲に制限され
る。これにより、従来と比較して、耐圧の低い部品を用
いることができる。
囲は、設定制限電圧Vlmtにより一定の範囲に制限され
る。これにより、従来と比較して、耐圧の低い部品を用
いることができる。
【0010】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図1は本発明の一実施例の要部の回路図である。な
お、図1では説明を簡単にするためにVcc1の正電源系
統のみを示しているが、Vcc2の負電源系統は対称形に
なるだけで原理は同様である。
る。図1は本発明の一実施例の要部の回路図である。な
お、図1では説明を簡単にするためにVcc1の正電源系
統のみを示しているが、Vcc2の負電源系統は対称形に
なるだけで原理は同様である。
【0011】図において、NPN形のトランジスタQ5
は駆動電源の電圧Vcc1を一定値に制御する制御素子と
して機能するものである。トランジスタQ5のコレクタ
には図示しない整流回路から出力される正の電源電圧V
cc1が印加され、トランジスタQ5のベースには演算増
幅器A2の出力端子が接続され、トランジスタQ5のエ
ミッタにはNPN形のトランジスタQ6のコレクタが接
続されている。
は駆動電源の電圧Vcc1を一定値に制御する制御素子と
して機能するものである。トランジスタQ5のコレクタ
には図示しない整流回路から出力される正の電源電圧V
cc1が印加され、トランジスタQ5のベースには演算増
幅器A2の出力端子が接続され、トランジスタQ5のエ
ミッタにはNPN形のトランジスタQ6のコレクタが接
続されている。
【0012】演算増幅器A2は誤差アンプとして機能す
るものであり、非反転入力端子には抵抗R3を介してト
ランジスタQ5のエミッタが接続されるとともに定電圧
発生要素として用いるツェナーダイオードD3のカソー
ドが接続され、反転入力端子には抵抗R4を介してトラ
ンジスタQ5のエミッタが接続されるとともに抵抗R5
を介して共通電位点が接続されている。ここで、抵抗R
3はツェナーダイオードD3に電流を流してツェナー電
圧を得るためのものである。このように接続される演算
増幅器A2は、定電圧発生要素D3の出力電圧(ツェナ
ー電圧)と抵抗R4とR5により分圧される駆動電源系
統の電圧との誤差を求め、その出力を制御素子として機
能するトランジスタQ5のベースに加えている。
るものであり、非反転入力端子には抵抗R3を介してト
ランジスタQ5のエミッタが接続されるとともに定電圧
発生要素として用いるツェナーダイオードD3のカソー
ドが接続され、反転入力端子には抵抗R4を介してトラ
ンジスタQ5のエミッタが接続されるとともに抵抗R5
を介して共通電位点が接続されている。ここで、抵抗R
3はツェナーダイオードD3に電流を流してツェナー電
圧を得るためのものである。このように接続される演算
増幅器A2は、定電圧発生要素D3の出力電圧(ツェナ
ー電圧)と抵抗R4とR5により分圧される駆動電源系
統の電圧との誤差を求め、その出力を制御素子として機
能するトランジスタQ5のベースに加えている。
【0013】トランジスタQ6のエミッタはPNP形の
トランジスタQ7のエミッタに接続されるとともに抵抗
R6を介して演算増幅器A4の反転入力端子に接続され
ている。これらトランジスタQ6,Q7は電流アンプと
して機能するものであり、シングルエンドプッシュプル
(SEPP)アンプA3の出力段を構成している。すな
わち、これらトランジスタQ6およびQ7のベースには
図示しない電圧アンプの出力が加えられる。なお、トラ
ンジスタQ7のコレクタには前述のように図1と対称形
に形成されたVcc2の負電源系統が接続されることにな
る。
トランジスタQ7のエミッタに接続されるとともに抵抗
R6を介して演算増幅器A4の反転入力端子に接続され
ている。これらトランジスタQ6,Q7は電流アンプと
して機能するものであり、シングルエンドプッシュプル
(SEPP)アンプA3の出力段を構成している。すな
わち、これらトランジスタQ6およびQ7のベースには
図示しない電圧アンプの出力が加えられる。なお、トラ
ンジスタQ7のコレクタには前述のように図1と対称形
に形成されたVcc2の負電源系統が接続されることにな
る。
【0014】演算増幅器A4は比較回路として機能する
もので、理想ダイオード回路として構成されている。す
なわち、演算増幅器A4の反転入力端子には抵抗R7を
介して設定制限電圧Vlmtを発生する直流電源の負端子
が接続されるとともに抵抗R8を介してダイオードD4
のアノードが接続され、さらにダイオードD5のカソー
ドが接続されている。演算増幅器A4の出力端子にはダ
イオードD4のカソードおよびダイオードD5のアノー
ドが接続されている。演算増幅器A4の非反転入力端子
は共通電位点に接続されている。このように構成される
理想ダイオード回路は、設定制限電圧Vlmtに依存した
不感帯を有し、アンプA3の出力電圧VOと設定制限電
圧Vlmtとを比較することにより、VO≦Vlmtのときは
一定の電圧を出力してVO>VlmtのときはVOに比例し
た電圧を出力する比較回路として機能する。
もので、理想ダイオード回路として構成されている。す
なわち、演算増幅器A4の反転入力端子には抵抗R7を
介して設定制限電圧Vlmtを発生する直流電源の負端子
が接続されるとともに抵抗R8を介してダイオードD4
のアノードが接続され、さらにダイオードD5のカソー
ドが接続されている。演算増幅器A4の出力端子にはダ
イオードD4のカソードおよびダイオードD5のアノー
ドが接続されている。演算増幅器A4の非反転入力端子
は共通電位点に接続されている。このように構成される
理想ダイオード回路は、設定制限電圧Vlmtに依存した
不感帯を有し、アンプA3の出力電圧VOと設定制限電
圧Vlmtとを比較することにより、VO≦Vlmtのときは
一定の電圧を出力してVO>VlmtのときはVOに比例し
た電圧を出力する比較回路として機能する。
【0015】演算増幅器A5は反転アンプとして機能す
るものである。演算増幅器A5の非反転入力端子は共通
電位点に接続され、反転入力端子は抵抗R9を介して抵
抗R8とダイオードD4のアノードとの接続点に接続さ
れるとともに抵抗R10を介して演算増幅器A5の出力
端子に接続され、演算増幅器A5の出力端子はツェナー
ダイオードD3のアノードに接続されている。このよう
に構成される反転アンプは、理想ダイオード回路の出力
を反転してツェナーダイオードD3のアノードに加え
る。
るものである。演算増幅器A5の非反転入力端子は共通
電位点に接続され、反転入力端子は抵抗R9を介して抵
抗R8とダイオードD4のアノードとの接続点に接続さ
れるとともに抵抗R10を介して演算増幅器A5の出力
端子に接続され、演算増幅器A5の出力端子はツェナー
ダイオードD3のアノードに接続されている。このよう
に構成される反転アンプは、理想ダイオード回路の出力
を反転してツェナーダイオードD3のアノードに加え
る。
【0016】このような構成の動作を説明する。図1に
おいて、説明を簡単にするために理想ダイオード回路を
構成する抵抗R6とR7の抵抗値が等しいものとする
と、アンプA3の出力電圧VOと設定制限電圧VlmtがV
O≦Vlmtのときの理想ダイオード回路の出力は0Vにな
る。従って反転アンプA5の出力も0Vになり、誤差ア
ンプA2の非反転入力端子の電位はツェナーダイオード
D3のツェナー電圧Vz1と等しくなる。そして、誤差
アンプA2のゲインが十分大きいものとすると、制御素
子として用いるトランジスタQ5のエミッタの電位(ア
ンプA3から出力される正電源系統の電源電圧Vcc1)
は、 Vz1*(R4+R5)/R5…(1) で表される。すなわち、アンプA3の出力VOが設定制
限電圧Vlmt以下の場合には(1)式で表される定電圧にな
る。なお、(1)式で表される電圧はアンプA3から出力
される正電源系統の電源電圧Vcc1なので、Vcc1がV
lmtよりも大きな値になるようにツェナーダイオードD
3のツェナー電圧Vz1および抵抗R4,R5を選定す
る。
おいて、説明を簡単にするために理想ダイオード回路を
構成する抵抗R6とR7の抵抗値が等しいものとする
と、アンプA3の出力電圧VOと設定制限電圧VlmtがV
O≦Vlmtのときの理想ダイオード回路の出力は0Vにな
る。従って反転アンプA5の出力も0Vになり、誤差ア
ンプA2の非反転入力端子の電位はツェナーダイオード
D3のツェナー電圧Vz1と等しくなる。そして、誤差
アンプA2のゲインが十分大きいものとすると、制御素
子として用いるトランジスタQ5のエミッタの電位(ア
ンプA3から出力される正電源系統の電源電圧Vcc1)
は、 Vz1*(R4+R5)/R5…(1) で表される。すなわち、アンプA3の出力VOが設定制
限電圧Vlmt以下の場合には(1)式で表される定電圧にな
る。なお、(1)式で表される電圧はアンプA3から出力
される正電源系統の電源電圧Vcc1なので、Vcc1がV
lmtよりも大きな値になるようにツェナーダイオードD
3のツェナー電圧Vz1および抵抗R4,R5を選定す
る。
【0017】次に、VO>Vlmtの場合、理想ダイオード
回路の出力電圧は、 (VO−Vlmt)*R8/R6…(2) になる。この電圧は反転アンプA5で極性反転されて増
幅されるが、説明を簡単にするためにR9=R10とす
ると、誤差アンプA2の非反転入力端子の電位は次式の
ようになる。
回路の出力電圧は、 (VO−Vlmt)*R8/R6…(2) になる。この電圧は反転アンプA5で極性反転されて増
幅されるが、説明を簡単にするためにR9=R10とす
ると、誤差アンプA2の非反転入力端子の電位は次式の
ようになる。
【0018】 Vz1+(VO−Vlmt)*R8/R6…(3) これらから、アンプA3の正電源系統の電源電圧Vcc1
は、 (Vz1+(VO−Vlmt)*R8/R6)*(R4+R5)/R5…(4) で求められる。すなわち、アンプA3の出力電圧VOが
設定制限電圧Vlmtを越えた場合には、図2に示すよう
にアンプA3の電源電圧Vcc1はブートストラップされ
ることになる。
は、 (Vz1+(VO−Vlmt)*R8/R6)*(R4+R5)/R5…(4) で求められる。すなわち、アンプA3の出力電圧VOが
設定制限電圧Vlmtを越えた場合には、図2に示すよう
にアンプA3の電源電圧Vcc1はブートストラップされ
ることになる。
【0019】アンプ3の負電源系統の回路は図1の回路
と極性が逆になるだけであり、図1と同様に構成でき
る。これらから、アンプ3のゲインを1にしたときのア
ンプ3の出力と正負の電源電圧との関係は図3のように
なる。そして、図3に基づいて図1におけるトランジス
タQ5およびQ6に必要な耐圧を求めると次のようにな
る。まず、トランジスタQ5について、エミッタ電位が
15V以下になることはなく、最大値は110Vになっ
ている。ここで、コレクタ電位を150Vとし、ディレ
ーティングファクタを0.8とすると、 (150−15)/0.8=169V ですむ。
と極性が逆になるだけであり、図1と同様に構成でき
る。これらから、アンプ3のゲインを1にしたときのア
ンプ3の出力と正負の電源電圧との関係は図3のように
なる。そして、図3に基づいて図1におけるトランジス
タQ5およびQ6に必要な耐圧を求めると次のようにな
る。まず、トランジスタQ5について、エミッタ電位が
15V以下になることはなく、最大値は110Vになっ
ている。ここで、コレクタ電位を150Vとし、ディレ
ーティングファクタを0.8とすると、 (150−15)/0.8=169V ですむ。
【0020】一方、トランジスタQ6について、負の最
大出力時が最も高い電圧がかかる状態になり、その値
は、 (15+100)/0.8=144V になって、従来の回路に比べて小さい耐圧のトランジス
タが使用できることになる。
大出力時が最も高い電圧がかかる状態になり、その値
は、 (15+100)/0.8=144V になって、従来の回路に比べて小さい耐圧のトランジス
タが使用できることになる。
【0021】一般に、耐圧が140V〜200Vの領域
には各種のパワーアンプ用のトランジスタが市販されて
いるので、大電流を取り出せるトランジスタも容易に入
手できる。また、各トランジスタに印加される電圧は従
来よりも低いので放熱は相対的に少なくなり、自己加熱
が小さくなることから低雑音で高安定の直流電圧発生が
可能になる。
には各種のパワーアンプ用のトランジスタが市販されて
いるので、大電流を取り出せるトランジスタも容易に入
手できる。また、各トランジスタに印加される電圧は従
来よりも低いので放熱は相対的に少なくなり、自己加熱
が小さくなることから低雑音で高安定の直流電圧発生が
可能になる。
【0022】なお、上記実施例ではアンプとしてSEP
P形に構成する例を説明したが、例えばトーテムポール
形など、2電源で駆動されるものに適用可能である。ま
た、上記実施例では比較回路として理想ダイオード回路
を用いているが、同等の機能を有するものであれば、そ
の他の回路でもよい。また、比較回路と反転アンプが一
体化されたものでもよい。
P形に構成する例を説明したが、例えばトーテムポール
形など、2電源で駆動されるものに適用可能である。ま
た、上記実施例では比較回路として理想ダイオード回路
を用いているが、同等の機能を有するものであれば、そ
の他の回路でもよい。また、比較回路と反転アンプが一
体化されたものでもよい。
【0023】また、定電圧発生要素はツェナーダイオー
ドに限るものではなく、例えば電池や定電圧発生回路を
用いてもよい。
ドに限るものではなく、例えば電池や定電圧発生回路を
用いてもよい。
【0024】
【発明の効果】以上詳細に説明したように、本発明によ
れば、耐圧の低い部品で、低雑音で安定度の高い直流出
力電圧が得られるブートストラップ形の電源回路を実現
することができ、電圧電流発生器などに有効である。
れば、耐圧の低い部品で、低雑音で安定度の高い直流出
力電圧が得られるブートストラップ形の電源回路を実現
することができ、電圧電流発生器などに有効である。
【図1】本発明の一実施例の要部の回路図である。
【図2】図1の動作説明図である。
【図3】図1の動作説明図である。
【図4】従来の電源回路の一例の要部の回路図である。
Q5〜Q7 トランジスタ A2 演算増幅器(誤差アンプ) A3 アンプ A4 演算増幅器(比較回路,理想ダイオード回路) A5 演算増幅器(反転アンプ) D3 ツェナーダイオード D4,D5 ダイオード R3〜R10 抵抗 Vlmt 設定制限電圧源
Claims (1)
- 【請求項1】それぞれに駆動電源の電圧をブートストラ
ップする増幅素子が接続された2電源で駆動される出力
段を有するアンプを備えた電源回路において、 各駆動電源系統に、 設定制限電圧Vlmtに依存した不感帯を有し、アンプの
出力電圧VOと設定制限電圧Vlmtとを比較することによ
り、VO≦Vlmtのときは一定の電圧を出力してVO>V
lmtのときはVOに比例した電圧を出力する比較回路と、 この比較回路の出力系統と駆動電源系統の間に直列接続
された定電圧発生要素と、 この定電圧発生要素の出力電圧と駆動電源系統の電圧と
の誤差を求め、その出力を前記増幅素子に帰還する誤差
アンプ、を設けたことを特徴とする電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4208059A JP2996018B2 (ja) | 1992-08-04 | 1992-08-04 | 電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4208059A JP2996018B2 (ja) | 1992-08-04 | 1992-08-04 | 電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0651852A JPH0651852A (ja) | 1994-02-25 |
JP2996018B2 true JP2996018B2 (ja) | 1999-12-27 |
Family
ID=16549963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4208059A Expired - Fee Related JP2996018B2 (ja) | 1992-08-04 | 1992-08-04 | 電源回路 |
Country Status (1)
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---|---|
JP (1) | JP2996018B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5815441B2 (ja) * | 2012-03-05 | 2015-11-17 | 三菱電機株式会社 | スイッチング半導体装置の制御装置 |
-
1992
- 1992-08-04 JP JP4208059A patent/JP2996018B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0651852A (ja) | 1994-02-25 |
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