JP3682122B2

JP3682122B2 - 全波整流回路

Info

Publication number: JP3682122B2
Application number: JP17280396A
Authority: JP
Inventors: 直幸本木
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-06-13
Filing date: 1996-06-13
Publication date: 2005-08-10
Anticipated expiration: 2016-06-13
Also published as: JPH104683A

Description

【０００１】
【発明の属する技術分野】
本発明は、整流回路に係り、特に、入力電圧に対する特性改善を図った全波整流回路に関する。
【０００２】
【従来の技術】
全波整流回路として公知・周知となっている回路例として、例えば、図４（ａ）及び図４（ｂ）に示されたようなものがある。すなわち、図４（ａ）に示された回路例は、その構成を概括的に言えば、演算増幅器３０の出力を、ベース同士が接続されたｎｐｎ型トランジスタ３１及びｐｎｐ型トランジスタ３２を介して、いわゆるカレントミラー回路を構成する２つのｐｎｐ型トランジスタ３３，３４の一方のコレクタ側に印加する一方、カレントミラー回路を構成する他方のｐｎｐ型トランジスタ３４のコレクタ側から全波整流出力を得られるように構成されたものである。
【０００３】
また、図４（ｂ）に示された全波整流回路は、互いに逆位相の出力信号が得られる２つの出力端子を有する演算増幅器３５を用い、この演算増幅器３５のそれぞれの出力端子に接続されたダイオード３６ａ，３６ｂのカソード側を共通の出力端としてなり、このカソード側に全波整流出力を得るように構成されてなるものである。
【０００４】
【発明が解決しようとする課題】
ところで、装置の小型軽量化、低消費電力化等の要請の下に、特に、低電圧源（例えば、１ｖ前後）で動作可能な全波整流回路が望まれることがある。
このような要請に対して、例えば、上述した前者の回路例にあっては、バイポーラトランジスタが３つ直列に接続された構成部分を有するため、１ｖ程度の電源電圧では動作が確保されず使用できない。
また、上述した後者の回路例にあっては、演算増幅器は、上述のように２つの出力端子を必要とすることから、その構成はいわゆるデュアルとなるために、同一の半導体基板に構成する際、全体としての素子数が増加し、構成が複雑となると共に高価格となるという問題がある。
【０００５】
本発明は、上記実状に鑑みてなされたもので、比較的簡易な構成で、１ｖ程度の低電源で駆動可能な全波整流回路を提供するものである。
本発明の他の目的は、集積回路化に際して比較的小型化が容易な回路構成を有する全波整流回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載の発明に係る全波整流回路は、エミッタ同士が接続され、当該エミッタが定電流源に接続されてなる２つのトランジスタを有してなる差動増幅回路の前記２つのトランジスタの一方のトランジスタに、当該トランジスタと同一種類の第３のトランジスタを、そのコレクタが前記一方のトランジスタのコレクタに、エミッタが前記一方のトランジスタのエミッタに、それぞれ接続されるように設け、前記第３のトランジスタのベースに前記被整流信号の中心電位となる所定電圧を印加し、前記一方のトランジスタのベースと前記第３のトランジスタのベースとの間に被整流信号を印加するように構成する一方、前記差動増幅回路のコレクタから取り出した出力信号を増幅する次段増幅回路を設け、当該次段増幅回路の出力端子と、前記差動増幅回路を構成する２つのトランジスタの他方のトランジスタのベースとを抵抗を介して接続すると共に、当該他方のトランジスタのベースと前記一方のトランジスタのベースとを抵抗を介して接続してなり、前記被整流信号により、前記一方のトランジスタ又は前記第３のトランジスタのいずれかが動作状態となり、前記他方のトランジスタと差動増幅が行われるものである。
【０００７】
かかる構成において、次段増幅回路は、例えば、演算増幅器を用いてなり、その反転入力端子に差動増幅回路を構成する２つのトランジスタの一方のトランジスタのコレクタが、非反転入力端子に前記差動増幅回路を構成する２つのトランジスタの他方のトランジスタのコレクタが、それぞれ接続されてなるものが好適である。
【０００８】
上記構成においては、被整流信号が所定電圧を中心に正負に変化するに応じて、差動増幅回路の一方のトランジスタ又はこの一方のトランジスタに、コレクタとエミッタがそれぞれ接続された第３のトランジスタのいずれかが動作状態となり差動増幅回路の他方のトランジスタと差動増幅が行われるようになっており、この差動増幅回路の出力が次段増幅回路により増幅されると共に、この次段増幅回路の出力が差動増幅回路を構成する２つのトランジスタのベースに、それぞれフィードバックされることで、被整流信号と同一位相、同一振幅の出力信号が得れるようになっているものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
【００１０】
最初に、図１を参照しつつ本発明の実施の形態における基本回路例について説明する。この全波整流回路は、差動増幅回路１６と、この差動増幅回路１６の出力側に設けられた演算増幅器１２とを主たる構成要素としてなるものである。すなわち、差動増幅回路１６は、コレクタ同士及びエミッタ同士が接続されたｎｐｎ型の第１及び第３のトランジスタ（図１においては「Ｑ１」、「Ｑ３」と表記）１，３のコレクタ側が負荷抵抗７ａを介して電源ライン８に接続される一方、ｎｐｎ型の第２のトランジスタ（図１においては「Ｑ２」と表記）２のコレクタが負荷抵抗７ｂを介して電源ライン８に接続されると共に、これら第１乃至第３のトランジスタ１〜３のエミッタ側には、定電流源９が共通接続されている。
【００１１】
また、第１のトランジスタ１のベースには、入力信号が印加される入力端子１０が接続されると共に、入力抵抗（図１においては「Ｒin」と表記）１１の一端が接続されており、この入力抵抗１１の他端には、第３のトランジスタ３のベースと共に、基準電圧Ｖrefが印加されるようになっている。
さらに、第１のトランジスタ１のコレクタは、演算増幅器１２の反転入力端子に、第２のトランジスタ２のコレクタは演算増幅器１２の非反転入力端子に、それぞれ接続されており、この演算増幅器１２の出力段は、この全波整流回路の出力端子１３に接続されている。
【００１２】
そして、演算増幅器１２の出力段には、直列接続された帰還抵抗（図１においては、それぞれ「Ｒ2」、「Ｒ3」と表記）１４，１５の一端が接続されており、この直列接続された帰還抵抗１４，１５の他端は、第１のトランジスタ１のベースに接続されると共に、帰還抵抗１４，１５の相互の接続点は、第２のトランジスタ２のベースに接続された構成となっている。
【００１３】
次に、上記構成における動作について説明する。
まず、入力端子１０には、零ｖを基準とする交流信号が被整流信号として印加されるとすると、この被整流信号が正の場合には、入力抵抗１１に入力端子１０側から基準電圧Ｖref側へ向かって電流が流れ、電圧降下が生ずるために、第１のトランジスタ１のベース電位が第３のトランジスタ３のベース電位に比して高くなり、第１のトランジスタ１は動作状態となるが、第３のトランジスタ３は非動作状態となる。
【００１４】
この結果、演算増幅器１２を含めた回路全体としては、第１のトランジスタ１と第２のトランジスタ２による差動増幅回路１６を初段の増幅回路とする正転アンプとして動作することとなる。
すなわち、入力端子１０に印加された被整流信号が基準電圧Ｖrefより正極側へ増加する場合、第１のトランジスタ１のコレクタ電位は下降する一方、第２のトランジスタ２のコレクタ電位は上昇し、演算増幅器１２の入力段には、これら第１のトランジスタ１のコレクタ電位と、第２のトランジスタ２のコレクタ電位との差電圧が、演算増幅器１２の非反転入力端子が高電位側となって印加されることとなる。
【００１５】
ところで、演算増幅器１２の出力段は、先に述べたように帰還抵抗１４，１５を介して第１及び第２のトランジスタ１，２のベースに、それぞれ接続されているために、第１のトランジスタ１のベースと、第２のトランジスタ２のベースとの間には、いわゆるイマジナリショートが成立する。
したがって、帰還抵抗１４，１５には電流は流れず、入力端子１０に印加された被整流信号の大きさをＶin、帰還抵抗１４，１５の相互の接続点すなわち第３のトランジスタ３のベース電位をＶF、演算増幅器１２の出力電圧をＶoとし、かつ、帰還抵抗１４，１５が同一の抵抗値のものであるとすると、Ｖin＝ＶF＝Ｖoが成立することとなり、演算増幅器１２からは、被整流信号Ｖinと同位相、同振幅の出力信号Ｖoが得られることとなる。
【００１６】
一方、入力端子１０に印加された被整流信号が負の場合、上述したとは逆に、第１のトランジスタ１のベース電位が、第３のトランジスタ３のベース電位よりも低くなるため、第１のトランジスタ１に代わって、第３のトランジスタ３が動作状態となり、第２及び第３のトランジスタ２，３による差動増幅が行われることとなる。
この結果、演算増幅器１２を含めた回路全体としては、第２のトランジスタ２と第３のトランジスタ３による差動増幅回路１６を初段の増幅回路とする反転アンプとして動作することとなる。
【００１７】
すなわち、被整流信号が、基準電圧Ｖrefより、負側へ大きくなるに従い、第３のトランジスタ３のコレクタ電位は上昇する一方、第２のトランジスタ２のコレクタ電位は下降し、演算増幅器１２には、その反転入力端子側が高電位側となるように電圧が印加される結果、演算増幅器１２からは、被整流信号と逆位相、同振幅の出力信号が得られることとなる。
以下、被整流信号の変化に応じて、上述した動作が繰り返され、出力端子１３には、被整流信号と逆位相、同振幅の出力信号が得られるようになっている。
【００１８】
次に、具体回路例について図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略することとする。
この具体回路例は、概略的にその構成を言えば、差動増幅回路１６と、この差動増幅回路１６の負荷側に接続されたカレントミラー回路２０と、差動増幅回路１６の出力信号を増幅する終段トランジスタ５とを具備してなるものである。
【００１９】
以下、具体的に説明すれば、まず、差動増幅回路１６は、基本的に図１に示された基本回路例におけるものと同一構成を有するものである。すなわち、コレクタ同士及びエミッタ同士が接続された第１及び第３のトランジスタ１，３のコレクタ側がカレントミラー回路２０を構成する第６のトランジスタ（図２においては「Ｑ６」と表記）６を介して電源ライン８に接続される一方、第２のトランジスタ２のコレクタは、カレントミラー回路２０を構成する第４のトランジスタ４を介して電源ライン８に接続されると共に、これら第１乃至第３のトランジスタ１〜３のエミッタ側には、第１の定電流源２１が共通接続されている。なお、第１の定電流源２１の他端は、アース接続されるようになっている。
【００２０】
また、第１のトランジスタ１のベースには、入力信号が印加される入力端子１０が接続され、この入力端子１０と基準電圧Ｖrefを発生する基準直流電源２２の正極側との間に、被整流信号Ｖinを出力する入力信号源２３が接続されるように構成される一方、第３のトランジスタ３のベースは、基準直流電源２２の正極側に接続されている。なお、基準直流電源２２の負極側は、アースに接続されるようになっている。
【００２１】
さらに、第１のトランジスタ１のコレクタは、終段トランジスタ（図２においては「Ｑ５」と表記）５のベースに接続されている。
そして、終段トランジスタ５のコレクタは、出力端子１３に接続されると共に、この出力端子１３には、帰還抵抗１４，１５の一端が接続され、帰還抵抗１４，１５の互いの接続点は、第２のトランジスタ２のベースに、帰還抵抗１４，１５の他端は、第１のトランジスタ１のベースに、それぞれ接続されている。
また、出力端子１３には、第２の定電流源２４の一端が接続されており、この第２の定電流源２４の他端は、アースに接続されるようになっている。
【００２２】
カレントミラー回路２０は、ｐｎｐ型の第４及び第６のトランジスタ４，６により、相互のベースが接続されると共に、相互のエミッタが電源ライン８に接続され、さらに、第４のトランジスタ４のコレクタとベースとが接続されて構成されている。
【００２３】
そして、第４のトランジスタ４のコレクタは、第２のトランジスタ２のコレクタに、第６のトランジスタ６のコレクタは、第１のトランジスタ１のコレクタに、それぞれ接続されている。なお、電源ライン８には、直流電源２５の正極側が接続され、この直流電源２５の負極側はアースに接続されるようになっている。
【００２４】
ｐｎｐ型の終段トランジスタ５は、エミッタが電源ライン８に接続されており、ベース側に印加された信号が増幅されて、コレクタ側の出力端子１３に得られるようになっている。なお、終段トランジスタ５のベースとコレクタ間には、いわゆる位相補正（発振防止）のためのコンデンサ２６が接続されている。
【００２５】
次に、上記構成における動作について説明する。
まず、入力信号源２３により入力端子１０に印加される被整流信号Ｖinが、正極の信号である場合、すなわち、基準電圧Ｖrefを基準として、入力端子１０がそれよりも高い電位となる場合、第１のトランジスタ１のベース電位が第３のトランジスタ３のベース電位よりも高くなるため、第１のトランジスタ１は動作状態となる一方、第３のトランジスタ３は非動作状態となり、第１のトランジスタ１と第２のトランジスタ２とにより差動増幅が行われることとなる。
【００２６】
第１のトランジスタ１のベース電位の変化は、第１のトランジスタ１のコレクタ電流の変化となり、この電流変化は、反転アンプとして機能する終段トランジスタ５のベースに伝えられ、終段トランジスタ５のコレクタ電流及びコレクタ電圧の変化として出力されることとなる。
【００２７】
ところで、出力端子１３に得られる終段トランジスタ５のコレクタ電圧の変化は、帰還抵抗１４，１５により、先の第１及び第２のトランジスタ１，２のベースにフィードバックされることとなるが、カレントミラー回路２０の作用により第１及び第２のトランジスタ１，２のコレクタ電流が同一の大きさとなったところで、回路全体の動作が安定することとなる。
その結果、先の図１の基本回路例で述べたと同様に、出力端子１３には、被整流信号Ｖinと、同位相、同振幅の出力信号が得られることとなる。
【００２８】
一方、被整流信号Ｖinが、負極の信号である場合、すなわち、基準電圧Ｖrefを基準として、入力端子１０がそれよりも低い電位となる場合、第１のトランジスタ１のベース電位は、第３のトランジスタ３のベース電位よりも低くなるため、第１のトランジスタ１に代わって第３のトランジスタ３が動作状態となり、第２のトランジスタ２と第３のトランジスタ３とにより差動増幅が行われることとなる。
【００２９】
そして、被整流信号Ｖinの変化に伴う第３のトランジスタ３のベース電位の変化に応じて、第３のトランジスタ３のコレクタ電流が変化し、その変化が終段トランジスタ５のベースに伝えられる結果、先の場合と同様に、出力端子１３には、被整流信号Ｖinと、同位相、同振幅の出力信号が得られることとなる。
【００３０】
図３には、上述した具体回路例において、被整流信号Ｖinの変化に対する出力信号Ｖoの変化をシュミレーションした結果を示す特性線図が示されており、以下、同図を参照しつつこのシュミレーション結果について説明する。
まず、シュミレーションの条件としては、被整流信号Ｖinは、基準電圧Ｖrefの５ｖを中心に、正負にそれぞれ略３ｖの振幅で変化する正弦波信号としてある。また、直流電源２５の電圧を１０ｖとし、第１及び第２の定電流源２１，２４の電流値を共に１２μＡとしてある。
同図においては、被整流信号Ｖinと出力信号Ｖoとがそれぞれ表されているが、５ｖを中心に正負に３ｖの振幅で変化する被整流信号Ｖinに対して、出力信号Ｖoは、５ｖの上側に、被整流信号Ｖinと同期して、かつ、同一振幅の全波整流波形として得られることが理解できる。
【００３１】
なお、上述した発明の実施の形態における回路構成に限定される必要はなく、例えば、ｐｎｐ型トランジスタをｎｐｎ型トランジスタに、ｎｐｎ型トランジスタをｐｎｐ型トランジスタに、それぞれ代えると共に、必要に応じて電圧の極性を代えることによって、同様な回路が実現できることは勿論であるし、バイポーラトランジスタに代えて他の種類のトランジスタを用いて回路構成しても同様な作用、効果を果たす回路を得ることができる。
【００３２】
【発明の効果】
以上、述べたように、本発明によれば、差動増幅回路の一方の入力段をコレクタ及びエミッタが接続された２つのトランジスタで構成し、被整流信号の変化に応じてこの２つのトランジスタの何れが動作し、この何れかのトランジスタと、差動増幅回路の他方の入力段を構成するトランジスタとにより差動増幅が行われるようにすると共に、この差動増幅回路の出力信号を次段増幅回路により増幅して、その出力を差動増幅回路へフィードバックすることで、被整流信号と同一位相、同一振幅の出力信号が得られるようにしたので、従来と異なり、例えば、位相の異なる２つの出力信号を得られるように、差動増幅回路をいわゆるデュアル構成とする必要がなく、簡易な構成となり、ＩＣ化の際に従来に比してより小型化可能で、比較的安価にできる全波整流回路を提供することができる。
また、電源とアースとの間に接続されるトランジスタは、差動増幅回路を構成するトランジスタのコレクタ側にカレントミラー回路を接続した場合でも、２つで済むので、従来と異なり、１ｖ程度の電源電圧で動作することが可能であり、電源電圧の低電圧化の要請に十分答えることができる全波整流回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における基本回路例を示す回路図である。
【図２】本発明の実施の形態における具体回路例を示す回路図である。
【図３】図２に示された具体回路における被整流信号の変化に対する出力信号の変化をシュミレーションにより求めた結果を示す特性線図である。
【図４】従来の回路構成例を示す回路図である。
【符号の説明】
１…第１のトランジスタ
２…第２のトランジスタ
３…第３のトランジスタ
９…定電流源
１０…入力抵抗
１２…演算増幅器
１３…出力端子
１４…帰還抵抗
１５…帰還抵抗
１６…差動増幅回路
２０…カレントミラー回路

Claims

エミッタ同士が接続され、当該エミッタが定電流源に接続されてなる２つのトランジスタを有してなる差動増幅回路の前記２つのトランジスタの一方のトランジスタに、
当該トランジスタと同一種類の第３のトランジスタを、そのコレクタが前記一方のトランジスタのコレクタに、エミッタが前記一方のトランジスタのエミッタに、それぞれ接続されるように設け、
前記第３のトランジスタのベースに被整流信号の中心電位となる所定電圧を印加し、
前記一方のトランジスタのベースと前記第３のトランジスタのベースとの間に前記被整流信号を印加するように構成する一方、
前記差動増幅回路のコレクタから取り出した出力信号を増幅する次段増幅回路を設け、
当該次段増幅回路の出力端子と、前記差動増幅回路を構成する２つのトランジスタの他方のトランジスタのベースとを抵抗を介して接続すると共に、当該他方のトランジスタのベースと前記一方のトランジスタのベースとを抵抗を介して接続してなり、
前記被整流信号により、前記一方のトランジスタ又は前記第３のトランジスタのいずれかが動作状態となり、前記他方のトランジスタと差動増幅が行われることを特徴とする全波整流回路。
前記次段増幅回路は演算増幅器を用いてなり、その反転入力端子に前記差動増幅回路を構成する２つのトランジスタの前記一方のトランジスタのコレクタが、非反転入力端子に前記差動増幅回路を構成する２つのトランジスタの前記他方のトランジスタのコレクタが、それぞれ接続されてなることを特徴とする請求項１記載の全波整流回路。
前記次段増幅回路は、エミッタが電源に接続され、コレクタが出力端子に接続されると共に定電流源に接続されてなるトランジスタからなる一方、
前記差動増幅回路を構成するトランジスタのコレクタ側には、カレントミラー回路が接続され、前記差動増幅回路の前記一方のトランジスタのコレクタは、前記次段増幅回路を構成するトランジスタのベースに接続されてなることを特徴とする請求項１記載の全波整流回路。