JPH0818398A - インピーダンス変換回路 - Google Patents
インピーダンス変換回路Info
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- JPH0818398A JPH0818398A JP14619994A JP14619994A JPH0818398A JP H0818398 A JPH0818398 A JP H0818398A JP 14619994 A JP14619994 A JP 14619994A JP 14619994 A JP14619994 A JP 14619994A JP H0818398 A JPH0818398 A JP H0818398A
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Abstract
(57)【要約】
【目的】 入力信号を受ける演算増幅器の出力ダイナミ
ックレンジを考慮しなくてよい上、出力インピーダンス
を低減でき、電源電圧に比例して出力ダイナミックレン
ジを広くとることができるインピーダンス変換回路を提
供する。 【構成】 入力電圧を電流に変換する電圧・電流変換回
路と、変換された電流を受けるミラー回路９および１０
と、ミラーされた電流を電圧に変換する電流・電圧変換
回路とを備えている。電圧・電流変換回路は、入力端子
１、入力抵抗２，８、演算増幅器３、ＮＰＮトランジス
タ４、ＰＮＰトランジスタ５、電圧源６およびグラウン
ド７により構成している。電流・電圧変換回路は、グラ
ウンド７、演算増幅器１１、出力端子１２、帰還抵抗１
３、電源電圧に比例する電圧源１４および入力抵抗１５
により構成している。
ックレンジを考慮しなくてよい上、出力インピーダンス
を低減でき、電源電圧に比例して出力ダイナミックレン
ジを広くとることができるインピーダンス変換回路を提
供する。 【構成】 入力電圧を電流に変換する電圧・電流変換回
路と、変換された電流を受けるミラー回路９および１０
と、ミラーされた電流を電圧に変換する電流・電圧変換
回路とを備えている。電圧・電流変換回路は、入力端子
１、入力抵抗２，８、演算増幅器３、ＮＰＮトランジス
タ４、ＰＮＰトランジスタ５、電圧源６およびグラウン
ド７により構成している。電流・電圧変換回路は、グラ
ウンド７、演算増幅器１１、出力端子１２、帰還抵抗１
３、電源電圧に比例する電圧源１４および入力抵抗１５
により構成している。
Description
【０００１】
【産業上の利用分野】この発明は、モータ、アクチュエ
ータ駆動回路に利用されるインピーダンス変換回路に関
するものである。
ータ駆動回路に利用されるインピーダンス変換回路に関
するものである。
【０００２】
【従来の技術】図５は、従来のインピーダンス変換回路
を示す回路図であり、この図５を用いて従来例について
説明する。図５において、１は入力端子、２，８，１
５，２４は入力抵抗、３および１１は演算増幅器、６は
信号処理ブロックの電源電圧の１／２（標準；２．５Ｖ
＝ＶREF ）の電圧源、７はグラウンド（最低電位印加
点）、１２は出力端子、１３および２３は帰還抵抗であ
る。
を示す回路図であり、この図５を用いて従来例について
説明する。図５において、１は入力端子、２，８，１
５，２４は入力抵抗、３および１１は演算増幅器、６は
信号処理ブロックの電源電圧の１／２（標準；２．５Ｖ
＝ＶREF ）の電圧源、７はグラウンド（最低電位印加
点）、１２は出力端子、１３および２３は帰還抵抗であ
る。
【０００３】この従来のインピーダンス変換回路では、
入力端子１は入力抵抗２を介して演算増幅器３の反転入
力端子に接続され、演算増幅器３の出力端子は、帰還抵
抗２３を介して演算増幅器３の反転入力端子と入力抵抗
２４を介して演算増幅器１１の反転入力端子とに接続さ
れ、演算増幅器１１の出力端子１２は帰還抵抗１３を介
して演算増幅器１１の反転入力端子に接続され、電圧源
６は、一端が最低電位のグラウンド７に接続され、他端
が入力抵抗８および１５を介して演算増幅器３および１
１の正転入力端子に接続されている。
入力端子１は入力抵抗２を介して演算増幅器３の反転入
力端子に接続され、演算増幅器３の出力端子は、帰還抵
抗２３を介して演算増幅器３の反転入力端子と入力抵抗
２４を介して演算増幅器１１の反転入力端子とに接続さ
れ、演算増幅器１１の出力端子１２は帰還抵抗１３を介
して演算増幅器１１の反転入力端子に接続され、電圧源
６は、一端が最低電位のグラウンド７に接続され、他端
が入力抵抗８および１５を介して演算増幅器３および１
１の正転入力端子に接続されている。
【０００４】次に、その動作を説明する。ここで、入力
抵抗２の抵抗値をＲ2 、帰還抵抗１３の抵抗値をＲ13、
帰還抵抗２３の抵抗値をＲ23、入力抵抗２４の抵抗値を
Ｒ24とする。入力電圧は、演算増幅器３によりＶREF を
センターに（Ｒ23／Ｒ2 ）倍され、次に演算増幅器１１
によってＶREF をセンターに（Ｒ13／Ｒ24）倍され、出
力端子１２にＶREF をセンターに（Ｒ23／Ｒ2 ）×（Ｒ
13／Ｒ24）倍された出力電圧が得られる。
抵抗２の抵抗値をＲ2 、帰還抵抗１３の抵抗値をＲ13、
帰還抵抗２３の抵抗値をＲ23、入力抵抗２４の抵抗値を
Ｒ24とする。入力電圧は、演算増幅器３によりＶREF を
センターに（Ｒ23／Ｒ2 ）倍され、次に演算増幅器１１
によってＶREF をセンターに（Ｒ13／Ｒ24）倍され、出
力端子１２にＶREF をセンターに（Ｒ23／Ｒ2 ）×（Ｒ
13／Ｒ24）倍された出力電圧が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、単一電
源化が行われたシステムにおいては、モータ駆動コント
ロール電圧はその信号処理ブロックの電源電圧（標準；
５Ｖ）の１／２（２．５Ｖ＝ＶREF ）をセンターに入力
されるよう限定されているため、上記従来の構成では、
入力電圧のゲイン（Ｒ23／Ｒ2 ）が演算増幅器３の出力
ダイナミックレンジを超えた場合、出力電圧波形が歪む
という不都合を生ずるので、演算増幅器３の出力ダイナ
ミックレンジを考慮して演算増幅器３のゲイン（Ｒ23／
Ｒ2 ）をおさえ、演算増幅器１１の出力ダイナミックレ
ンジを広くとるためにゲイン（Ｒ13／Ｒ24）を大きくと
ると、出力インピーダンスが高くなる。また、演算増幅
器３および１１の正転入力端子が電源電圧に無関係な一
定の電圧（ＶREF ）に設定された電圧源６に接続されて
いるために、図６に示されるように、出力ダイナミック
レンジＶD は、２×（ＶREF −ＶD(L)）で表され、電源
電圧に無関係な一定の値をとるという欠点を有してい
た。なお、図６において、横軸のＶINは入力端子１に印
加される入力電圧、ＶOUT は出力端子１２から出力され
る出力電圧、ＶD( L)は出力電圧ＶOUT の最低値、ＶD(H)
は出力電圧ＶOUT の最高値、ＶA は出力電圧ＶOUT を反
転させたものである。
源化が行われたシステムにおいては、モータ駆動コント
ロール電圧はその信号処理ブロックの電源電圧（標準；
５Ｖ）の１／２（２．５Ｖ＝ＶREF ）をセンターに入力
されるよう限定されているため、上記従来の構成では、
入力電圧のゲイン（Ｒ23／Ｒ2 ）が演算増幅器３の出力
ダイナミックレンジを超えた場合、出力電圧波形が歪む
という不都合を生ずるので、演算増幅器３の出力ダイナ
ミックレンジを考慮して演算増幅器３のゲイン（Ｒ23／
Ｒ2 ）をおさえ、演算増幅器１１の出力ダイナミックレ
ンジを広くとるためにゲイン（Ｒ13／Ｒ24）を大きくと
ると、出力インピーダンスが高くなる。また、演算増幅
器３および１１の正転入力端子が電源電圧に無関係な一
定の電圧（ＶREF ）に設定された電圧源６に接続されて
いるために、図６に示されるように、出力ダイナミック
レンジＶD は、２×（ＶREF −ＶD(L)）で表され、電源
電圧に無関係な一定の値をとるという欠点を有してい
た。なお、図６において、横軸のＶINは入力端子１に印
加される入力電圧、ＶOUT は出力端子１２から出力され
る出力電圧、ＶD( L)は出力電圧ＶOUT の最低値、ＶD(H)
は出力電圧ＶOUT の最高値、ＶA は出力電圧ＶOUT を反
転させたものである。
【０００６】この発明の第１の目的は、上記従来の問題
点を解決するもので、入力信号を受ける演算増幅器の出
力ダイナミックレンジを考慮しなくてよい上、出力イン
ピーダンスを低減でき、電源電圧に比例して出力ダイナ
ミックレンジを広くとることができるインピーダンス変
換回路を提供することである。この発明の第２の目的
は、上記従来の問題点を解決するもので、第１の目的に
加え、モータ、アクチュエータ等を単一電源システムで
駆動する際の出力オフセット電圧、デッド・ゾーン、ゲ
インアンバランス等の入出力特性の非直線性を改善でき
るインピーダンス変換回路を提供することである。
点を解決するもので、入力信号を受ける演算増幅器の出
力ダイナミックレンジを考慮しなくてよい上、出力イン
ピーダンスを低減でき、電源電圧に比例して出力ダイナ
ミックレンジを広くとることができるインピーダンス変
換回路を提供することである。この発明の第２の目的
は、上記従来の問題点を解決するもので、第１の目的に
加え、モータ、アクチュエータ等を単一電源システムで
駆動する際の出力オフセット電圧、デッド・ゾーン、ゲ
インアンバランス等の入出力特性の非直線性を改善でき
るインピーダンス変換回路を提供することである。
【０００７】この発明の第３の目的は、上記従来の問題
点を解決するもので、第１の目的または第２の目的に加
え、時間的非直線性を改善できるインピーダンス変換回
路を提供することである。
点を解決するもので、第１の目的または第２の目的に加
え、時間的非直線性を改善できるインピーダンス変換回
路を提供することである。
【０００８】
【課題を解決するための手段】請求項１記載のインピー
ダンス変換回路は、電圧・電流変換回路と、第１および
第２のミラー回路と、電流・電圧変換回路とを備えてい
る。電圧・電流変換回路は、正転入力端子に一定の電圧
が印加され反転入力端子に第１のインピーダンス素子を
介して入力信号が印加される第１の演算増幅器と、第１
の演算増幅器の出力端が各々のベースに接続されたＮＰ
ＮトランジスタおよびＰＮＰトランジスタとを有し、Ｎ
ＰＮおよびＰＮＰトランジスタのエミッタどうしを結合
し、その結合点が第１の演算増幅器に反転入力端子に接
続されている。第１のミラー回路は入力点がＮＰＮトラ
ンジスタのコレクタに接続されており、第２のミラー回
路は入力点がＰＮＰトランジスタのコレクタに接続さ
れ、出力点が第１のミラー回路の出力点と接続され、第
１のミラー回路と極性を反転させている。電流・電圧変
換回路は、所望の電圧に設定された電圧源と、正転入力
端子に電圧源が第２のインピーダンス素子を介して接続
され反転入力端子に第１および第２のミラー回路の出力
点どうしの接続点に得られる信号が印加される第２の演
算増幅器とを有し、第２の演算増幅器の出力端が第３の
インピーダンス素子を介して第２の演算増幅器の反転入
力端子に接続されている。
ダンス変換回路は、電圧・電流変換回路と、第１および
第２のミラー回路と、電流・電圧変換回路とを備えてい
る。電圧・電流変換回路は、正転入力端子に一定の電圧
が印加され反転入力端子に第１のインピーダンス素子を
介して入力信号が印加される第１の演算増幅器と、第１
の演算増幅器の出力端が各々のベースに接続されたＮＰ
ＮトランジスタおよびＰＮＰトランジスタとを有し、Ｎ
ＰＮおよびＰＮＰトランジスタのエミッタどうしを結合
し、その結合点が第１の演算増幅器に反転入力端子に接
続されている。第１のミラー回路は入力点がＮＰＮトラ
ンジスタのコレクタに接続されており、第２のミラー回
路は入力点がＰＮＰトランジスタのコレクタに接続さ
れ、出力点が第１のミラー回路の出力点と接続され、第
１のミラー回路と極性を反転させている。電流・電圧変
換回路は、所望の電圧に設定された電圧源と、正転入力
端子に電圧源が第２のインピーダンス素子を介して接続
され反転入力端子に第１および第２のミラー回路の出力
点どうしの接続点に得られる信号が印加される第２の演
算増幅器とを有し、第２の演算増幅器の出力端が第３の
インピーダンス素子を介して第２の演算増幅器の反転入
力端子に接続されている。
【０００９】請求項２記載のインピーダンス変換回路
は、請求項１記載のインピーダンス変換回路において、
正転入力端子に所望の電圧に設定された電圧源が第４の
インピーダンス素子を介して接続され反転入力端子に第
２の演算増幅器の出力端が第５のインピーダンス素子を
介して接続された第３の演算増幅器を有し、第３の演算
増幅器の出力端が第６のインピーダンス素子を介して第
３の演算増幅器の反転入力端子に接続された入力電圧反
転回路を設けたことを特徴とする。
は、請求項１記載のインピーダンス変換回路において、
正転入力端子に所望の電圧に設定された電圧源が第４の
インピーダンス素子を介して接続され反転入力端子に第
２の演算増幅器の出力端が第５のインピーダンス素子を
介して接続された第３の演算増幅器を有し、第３の演算
増幅器の出力端が第６のインピーダンス素子を介して第
３の演算増幅器の反転入力端子に接続された入力電圧反
転回路を設けたことを特徴とする。
【００１０】請求項３記載のインピーダンス変換回路
は、請求項１または請求項２記載のインピーダンス変換
回路において、ＮＰＮおよびＰＮＰトランジスタのベー
ス間にバイアス回路を設けたことを特徴とする。
は、請求項１または請求項２記載のインピーダンス変換
回路において、ＮＰＮおよびＰＮＰトランジスタのベー
ス間にバイアス回路を設けたことを特徴とする。
【００１１】
【作用】請求項１記載の構成によれば、第１の演算増幅
器への入力電圧が電流に変換され、第２の演算増幅器の
反転入力端子に信号として伝わるため、第１の演算増幅
器の出力ダイナミックレンジを考慮しなくてよい上、従
来例に比べ出力インピーダンスを低減でき、所望の電圧
をセンターに出力電圧が得られるため電源電圧に比例し
て第２の演算増幅器の出力ダイナミックレンジを広くと
ることができる。
器への入力電圧が電流に変換され、第２の演算増幅器の
反転入力端子に信号として伝わるため、第１の演算増幅
器の出力ダイナミックレンジを考慮しなくてよい上、従
来例に比べ出力インピーダンスを低減でき、所望の電圧
をセンターに出力電圧が得られるため電源電圧に比例し
て第２の演算増幅器の出力ダイナミックレンジを広くと
ることができる。
【００１２】請求項２記載の構成によれば、請求項１の
作用に加え、第２の演算増幅器の出力電圧を第３の演算
増幅器によって反転させるため、第２および第３の演算
増幅器の出力電圧差も電源電圧に比例して広くとること
ができる。すなわち、モータ，アクチュエータ等を単一
電源システムで駆動する際の出力オフセット電圧、デッ
ド・ゾーン、ゲインアンバランス等の入出力特性の非直
線性を改善できる。
作用に加え、第２の演算増幅器の出力電圧を第３の演算
増幅器によって反転させるため、第２および第３の演算
増幅器の出力電圧差も電源電圧に比例して広くとること
ができる。すなわち、モータ，アクチュエータ等を単一
電源システムで駆動する際の出力オフセット電圧、デッ
ド・ゾーン、ゲインアンバランス等の入出力特性の非直
線性を改善できる。
【００１３】請求項３記載の構成によれば、請求項１ま
たは請求項２の作用に加え、第１の演算増幅器の出力を
各々のベースで受けるＮＰＮおよびＰＮＰトランジスタ
の動作において、各々のトランジスタがオン，オフする
際の切り換え電圧差が、バイアス回路を挿入することに
より小さくなるため、出力電圧の時間的非直線性を改善
することができる。
たは請求項２の作用に加え、第１の演算増幅器の出力を
各々のベースで受けるＮＰＮおよびＰＮＰトランジスタ
の動作において、各々のトランジスタがオン，オフする
際の切り換え電圧差が、バイアス回路を挿入することに
より小さくなるため、出力電圧の時間的非直線性を改善
することができる。
【００１４】
【実施例】この発明の第１の実施例について、図面を参
照しながら説明する。図１はこの発明の第１の実施例の
インピーダンス変換回路を示す回路図である。図１にお
いて、１は入力端子、２，８，１５は入力抵抗、３，１
１は演算増幅器、４はＮＰＮトランジスタ、５はＰＮＰ
トランジスタ、６は信号処理ブロックの電源電圧の１／
２（標準；２．５Ｖ＝ＶREF ）の電圧源、７はグラウン
ド（最低電位印加点）、９，１０はミラー回路、１２は
出力端子、１３は帰還抵抗、１４は電源電圧ＶCCに比例
する電圧源、１６は電源電圧ＶCC印加点である。なお、
演算増幅器３は第１の演算増幅器に、演算増幅器１１は
第２の演算増幅器に、入力抵抗２は第１のインピーダン
ス素子に、入力抵抗１５は第２のインピーダンス素子
に、帰還抵抗１３は第３のインピーダンス素子に、ミラ
ー回路９は第１のミラー回路に、ミラー回路１０は第２
のミラー回路にそれぞれ対応している。
照しながら説明する。図１はこの発明の第１の実施例の
インピーダンス変換回路を示す回路図である。図１にお
いて、１は入力端子、２，８，１５は入力抵抗、３，１
１は演算増幅器、４はＮＰＮトランジスタ、５はＰＮＰ
トランジスタ、６は信号処理ブロックの電源電圧の１／
２（標準；２．５Ｖ＝ＶREF ）の電圧源、７はグラウン
ド（最低電位印加点）、９，１０はミラー回路、１２は
出力端子、１３は帰還抵抗、１４は電源電圧ＶCCに比例
する電圧源、１６は電源電圧ＶCC印加点である。なお、
演算増幅器３は第１の演算増幅器に、演算増幅器１１は
第２の演算増幅器に、入力抵抗２は第１のインピーダン
ス素子に、入力抵抗１５は第２のインピーダンス素子
に、帰還抵抗１３は第３のインピーダンス素子に、ミラ
ー回路９は第１のミラー回路に、ミラー回路１０は第２
のミラー回路にそれぞれ対応している。
【００１５】このインピーダンス変換回路において、入
力端子１は入力抵抗２を介して演算増幅器３の反転入力
端子に接続され、エミッタどうしが結合されたＮＰＮト
ランジスタ４とＰＮＰトランジスタ５のそれぞれのベー
スは演算増幅器３の出力端に接続され、エミッタどうし
の結合点は演算増幅器３の反転入力端子に接続され、電
圧源６は一端が最低電位のグラウンド７と接続され、他
端が入力抵抗８を介して演算増幅器３の正転入力端子に
接続されている。これらの入力端子１、入力抵抗２，
８、演算増幅器３、ＮＰＮトランジスタ４、ＰＮＰトラ
ンジスタ５、電圧源６およびグラウンド７により電圧・
電流変換回路を構成している。
力端子１は入力抵抗２を介して演算増幅器３の反転入力
端子に接続され、エミッタどうしが結合されたＮＰＮト
ランジスタ４とＰＮＰトランジスタ５のそれぞれのベー
スは演算増幅器３の出力端に接続され、エミッタどうし
の結合点は演算増幅器３の反転入力端子に接続され、電
圧源６は一端が最低電位のグラウンド７と接続され、他
端が入力抵抗８を介して演算増幅器３の正転入力端子に
接続されている。これらの入力端子１、入力抵抗２，
８、演算増幅器３、ＮＰＮトランジスタ４、ＰＮＰトラ
ンジスタ５、電圧源６およびグラウンド７により電圧・
電流変換回路を構成している。
【００１６】ミラー回路９の入力点はＮＰＮトランジス
タ４のコレクタに接続され、ミラー回路１０の入力点は
ＰＮＰトランジスタ５のコレクタに接続され、ミラー回
路９および１０の出力点は演算増幅器１１の反転入力端
子に接続されている。演算増幅器１１の出力点は、出力
端子１２と、帰還抵抗１３を介して演算増幅器１１の反
転入力端子とに接続され、電圧源１４は一端がグラウン
ド７に接続され、他端が入力抵抗１５を介して演算増幅
器１１の正転入力端子に接続されている。これらのグラ
ウンド７、演算増幅器１１、出力端子１２、帰還抵抗１
３、電圧源１４および入力抵抗１５により電流・電圧変
換回路を構成している。
タ４のコレクタに接続され、ミラー回路１０の入力点は
ＰＮＰトランジスタ５のコレクタに接続され、ミラー回
路９および１０の出力点は演算増幅器１１の反転入力端
子に接続されている。演算増幅器１１の出力点は、出力
端子１２と、帰還抵抗１３を介して演算増幅器１１の反
転入力端子とに接続され、電圧源１４は一端がグラウン
ド７に接続され、他端が入力抵抗１５を介して演算増幅
器１１の正転入力端子に接続されている。これらのグラ
ウンド７、演算増幅器１１、出力端子１２、帰還抵抗１
３、電圧源１４および入力抵抗１５により電流・電圧変
換回路を構成している。
【００１７】このように構成されるインピーダンス変換
回路の動作を説明する。入力端子１に入力電圧ＶINが印
加されると、入力抵抗２の値をＲ2 とすると（数１）で
表される電流Ｉが発生する。
回路の動作を説明する。入力端子１に入力電圧ＶINが印
加されると、入力抵抗２の値をＲ2 とすると（数１）で
表される電流Ｉが発生する。
【００１８】
【数１】
【００１９】ＶIN＞ＶREF の場合、ＮＰＮトランジスタ
４はオフし、ＰＮＰトランジスタ５がオンし、ミラー回
路１０により電流がミラーされ、ＶIN＜ＶREF の場合、
ＮＰＮトランジスタ４がオンし、ＰＮＰトランジスタ５
はオフし、ミラー回路９により電流がミラーされ、それ
ぞれの電流が入力信号として電流・電圧変換回路に伝わ
り、帰還抵抗１３の抵抗値をＲ13、電圧源１４の電圧を
Ｖ14とすると、出力端子１２に（数２）で表される出力
電圧Ｖ12が得られる。
４はオフし、ＰＮＰトランジスタ５がオンし、ミラー回
路１０により電流がミラーされ、ＶIN＜ＶREF の場合、
ＮＰＮトランジスタ４がオンし、ＰＮＰトランジスタ５
はオフし、ミラー回路９により電流がミラーされ、それ
ぞれの電流が入力信号として電流・電圧変換回路に伝わ
り、帰還抵抗１３の抵抗値をＲ13、電圧源１４の電圧を
Ｖ14とすると、出力端子１２に（数２）で表される出力
電圧Ｖ12が得られる。
【００２０】
【数２】
【００２１】（数２）より、出力電圧Ｖ12は、電源電圧
ＶCCに比例する所望の電圧Ｖ14をセンターに入力電圧が
（Ｒ13／Ｒ2 ）倍されたものであることが示され、演算
増幅器３の出力ダイナミックレンジは無関係であり、入
力抵抗２または帰還抵抗１３を外付けにし、電圧源１４
を電源電圧ＶCCに比例した最適な値になるように設定す
れば出力ダイナミックレンジをより広くとることができ
る。また、演算増幅器１１の反転入力端子への入力信号
が従来例の回路は電圧であったが、図１の回路では電流
であることから従来例に比べ出力インピーダンスは低
い。
ＶCCに比例する所望の電圧Ｖ14をセンターに入力電圧が
（Ｒ13／Ｒ2 ）倍されたものであることが示され、演算
増幅器３の出力ダイナミックレンジは無関係であり、入
力抵抗２または帰還抵抗１３を外付けにし、電圧源１４
を電源電圧ＶCCに比例した最適な値になるように設定す
れば出力ダイナミックレンジをより広くとることができ
る。また、演算増幅器１１の反転入力端子への入力信号
が従来例の回路は電圧であったが、図１の回路では電流
であることから従来例に比べ出力インピーダンスは低
い。
【００２２】つぎに、この発明の第２の実施例につい
て、図面を参照しながら説明する。図２はこの発明の第
２の実施例におけるモータ、アクチュエータを駆動する
インピーダンス変換回路の回路図である。図２におい
て、１は入力端子、２，８，１５は入力抵抗、３，１１
は演算増幅器、４はＮＰＮトランジスタ、５はＰＮＰト
ランジスタ、６は信号処理ブロックの電源電圧の１／２
（標準；２．５Ｖ＝Ｖ REF ）の電圧源、７はグラウンド
（最低電位印加点）、９，１０はミラー回路、１２は出
力端子、１３は帰還抵抗、１４は電源電圧ＶCCに比例す
る電圧源、１６は電源電圧ＶCC印加点で、これらは第１
の実施例の構成と同じである。１７，２１は入力抵抗、
１８は演算増幅器、１９は出力端子、２０は帰還抵抗で
ある。なお、演算増幅器１８は第３の演算増幅器に、入
力抵抗２１は第４のインピーダンス素子に、入力抵抗１
７は第５のインピーダンス素子に、帰還抵抗２０は第６
のインピーダンス素子にそれぞれ対応している。
て、図面を参照しながら説明する。図２はこの発明の第
２の実施例におけるモータ、アクチュエータを駆動する
インピーダンス変換回路の回路図である。図２におい
て、１は入力端子、２，８，１５は入力抵抗、３，１１
は演算増幅器、４はＮＰＮトランジスタ、５はＰＮＰト
ランジスタ、６は信号処理ブロックの電源電圧の１／２
（標準；２．５Ｖ＝Ｖ REF ）の電圧源、７はグラウンド
（最低電位印加点）、９，１０はミラー回路、１２は出
力端子、１３は帰還抵抗、１４は電源電圧ＶCCに比例す
る電圧源、１６は電源電圧ＶCC印加点で、これらは第１
の実施例の構成と同じである。１７，２１は入力抵抗、
１８は演算増幅器、１９は出力端子、２０は帰還抵抗で
ある。なお、演算増幅器１８は第３の演算増幅器に、入
力抵抗２１は第４のインピーダンス素子に、入力抵抗１
７は第５のインピーダンス素子に、帰還抵抗２０は第６
のインピーダンス素子にそれぞれ対応している。
【００２３】以下、主として第１の実施例と異なる点に
ついて説明する。演算増幅器１１の出力端子１２は入力
抵抗１７を介して演算増幅器１８の反転入力端子に接続
され、演算増幅器１８の出力端子１９は帰還抵抗２０を
介して演算増幅器１８の反転入力端子に接続され、一端
がグラウンド７に接続された電圧源１４の他端に、入力
抵抗２１を介して演算増幅器１８の正転入力端子が接続
されている。これらのグラウンド７、電圧源１４、入力
抵抗１７，２１、演算増幅器１８、出力端子１９および
帰還抵抗２０により入力電圧反転回路を構成している。
ついて説明する。演算増幅器１１の出力端子１２は入力
抵抗１７を介して演算増幅器１８の反転入力端子に接続
され、演算増幅器１８の出力端子１９は帰還抵抗２０を
介して演算増幅器１８の反転入力端子に接続され、一端
がグラウンド７に接続された電圧源１４の他端に、入力
抵抗２１を介して演算増幅器１８の正転入力端子が接続
されている。これらのグラウンド７、電圧源１４、入力
抵抗１７，２１、演算増幅器１８、出力端子１９および
帰還抵抗２０により入力電圧反転回路を構成している。
【００２４】この第２の実施例は、第１の実施例を応用
したものであり、第１の実施例と同じく出力端子１２に
（数２）で表される出力電圧Ｖ12が得られる。また、出
力端子１９には、抵抗１７の抵抗値をＲ17、帰還抵抗２
０の抵抗値をＲ20とすると、出力端子１２に得られる出
力電圧が入力電圧反転回路により、電圧Ｖ14をセンター
に−（Ｒ20／Ｒ17）倍された出力電圧が得られる。ここ
で、実際のモータ、アクチュエータを駆動するインピー
ダンス変換回路においては、入力抵抗１７と帰還抵抗２
０の抵抗値を等しくする。したがって、出力端子１９に
（数３）で表される出力電圧Ｖ19が得られる。
したものであり、第１の実施例と同じく出力端子１２に
（数２）で表される出力電圧Ｖ12が得られる。また、出
力端子１９には、抵抗１７の抵抗値をＲ17、帰還抵抗２
０の抵抗値をＲ20とすると、出力端子１２に得られる出
力電圧が入力電圧反転回路により、電圧Ｖ14をセンター
に−（Ｒ20／Ｒ17）倍された出力電圧が得られる。ここ
で、実際のモータ、アクチュエータを駆動するインピー
ダンス変換回路においては、入力抵抗１７と帰還抵抗２
０の抵抗値を等しくする。したがって、出力端子１９に
（数３）で表される出力電圧Ｖ19が得られる。
【００２５】
【数３】
【００２６】このように演算増幅器１１の出力電圧を演
算増幅器１８によって反転させるため、出力端子１２と
出力端子１９との間の電圧差は、電源電圧ＶCCに比例し
て広くとることができ、この出力端子１２と出力端子１
９との間の電圧差によってモータ、アクチュエータを駆
動する。以上のようにこの実施例によれば、第１の実施
例の効果に加え、モータ、アクチュエータ等を単一電源
システムで駆動する際の出力オフセット電圧、デッド・
ゾーン、ゲインアンバランス等の入出力特性の非直線性
を改善できる。
算増幅器１８によって反転させるため、出力端子１２と
出力端子１９との間の電圧差は、電源電圧ＶCCに比例し
て広くとることができ、この出力端子１２と出力端子１
９との間の電圧差によってモータ、アクチュエータを駆
動する。以上のようにこの実施例によれば、第１の実施
例の効果に加え、モータ、アクチュエータ等を単一電源
システムで駆動する際の出力オフセット電圧、デッド・
ゾーン、ゲインアンバランス等の入出力特性の非直線性
を改善できる。
【００２７】つぎに、この発明の第３および第４の実施
例について、図面を参照しながら説明する。図３はこの
発明の第３の実施例におけるモータ、アクチュエータを
駆動するインピーダンス変換回路の回路図、図４はこの
発明の第４の実施例におけるモータ、アクチュエータを
駆動するインピーダンス変換回路の回路図である。図
３，図４において、１は入力端子、２，８，１５は入力
抵抗、３，１１は演算増幅器、４はＮＰＮトランジス
タ、５はＰＮＰトランジスタ、６は信号処理ブロックの
電源電圧の１／２（標準；２．５Ｖ＝ＶREF ）の電圧
源、７はグラウンド（最低電位印加点）、９，１０はミ
ラー回路、１２は出力端子、１３は帰還抵抗、１４は電
源電圧ＶCCに比例する電圧源、１６は電源電圧ＶCC印加
点、１７，２１は入力抵抗、１８は演算増幅器、１９は
出力端子、２０は帰還抵抗である。これらは第１および
第２の実施例の構成と同じである。２２はバイアス回路
であり、ＮＰＮトランジスタ４とＰＮＰトランジスタ５
のそれぞれのベース間に接続されている。
例について、図面を参照しながら説明する。図３はこの
発明の第３の実施例におけるモータ、アクチュエータを
駆動するインピーダンス変換回路の回路図、図４はこの
発明の第４の実施例におけるモータ、アクチュエータを
駆動するインピーダンス変換回路の回路図である。図
３，図４において、１は入力端子、２，８，１５は入力
抵抗、３，１１は演算増幅器、４はＮＰＮトランジス
タ、５はＰＮＰトランジスタ、６は信号処理ブロックの
電源電圧の１／２（標準；２．５Ｖ＝ＶREF ）の電圧
源、７はグラウンド（最低電位印加点）、９，１０はミ
ラー回路、１２は出力端子、１３は帰還抵抗、１４は電
源電圧ＶCCに比例する電圧源、１６は電源電圧ＶCC印加
点、１７，２１は入力抵抗、１８は演算増幅器、１９は
出力端子、２０は帰還抵抗である。これらは第１および
第２の実施例の構成と同じである。２２はバイアス回路
であり、ＮＰＮトランジスタ４とＰＮＰトランジスタ５
のそれぞれのベース間に接続されている。
【００２８】図３に示す第３の実施例は、図１に示す第
１の実施例の回路にバイアス回路２２を設けたものであ
り、図４に示す第４の実施例は、図２に示す第２の実施
例の回路にバイアス回路２２を設けたものである。この
図３，図４に示す実施例のバイアス回路２２は具体的に
はダイオードであり、ＮＰＮトランジスタ４のベースを
アノードに接続し、ＰＮＰトランジスタ５のベースをカ
ソードに接続し、演算増幅器３の出力端をそれらの何れ
か一方に接続し、ダイオードの端子間に電圧降下を発生
させるように、バイアス回路２２の他方に正または負の
定電流を与えるようにしている。
１の実施例の回路にバイアス回路２２を設けたものであ
り、図４に示す第４の実施例は、図２に示す第２の実施
例の回路にバイアス回路２２を設けたものである。この
図３，図４に示す実施例のバイアス回路２２は具体的に
はダイオードであり、ＮＰＮトランジスタ４のベースを
アノードに接続し、ＰＮＰトランジスタ５のベースをカ
ソードに接続し、演算増幅器３の出力端をそれらの何れ
か一方に接続し、ダイオードの端子間に電圧降下を発生
させるように、バイアス回路２２の他方に正または負の
定電流を与えるようにしている。
【００２９】図１，図２のようにバイアス回路２２がな
い場合、各々のトランジスタがオン，オフする際の切り
換え電圧差は２ダイオード分（標準；１．４Ｖ〜１．５
Ｖ）であるが、図３，図４のように、ＮＰＮトランジス
タ４とＰＮＰトランジスタ５のベース間に、バイアス回
路２２としてダイオードを１つ挿入すると、各々のトラ
ンジスタがオン，オフする際の切り換え電圧差が１ダイ
オード分（標準；０．７Ｖ〜０．７５Ｖ）に小さくなる
ため、切り換えに必要な時間が短縮され、出力電圧の時
間的非直線性を改善することができる。
い場合、各々のトランジスタがオン，オフする際の切り
換え電圧差は２ダイオード分（標準；１．４Ｖ〜１．５
Ｖ）であるが、図３，図４のように、ＮＰＮトランジス
タ４とＰＮＰトランジスタ５のベース間に、バイアス回
路２２としてダイオードを１つ挿入すると、各々のトラ
ンジスタがオン，オフする際の切り換え電圧差が１ダイ
オード分（標準；０．７Ｖ〜０．７５Ｖ）に小さくなる
ため、切り換えに必要な時間が短縮され、出力電圧の時
間的非直線性を改善することができる。
【００３０】なお、第３および第４の実施例では、バイ
アス回路２２としてダイオードを用いた場合を示した
が、特にこれに限られることはなく、例えば抵抗等のイ
ンピーダンス素子であってもよい。
アス回路２２としてダイオードを用いた場合を示した
が、特にこれに限られることはなく、例えば抵抗等のイ
ンピーダンス素子であってもよい。
【００３１】
【発明の効果】請求項１記載のインピーダンス変換回路
は、第１の演算増幅器とＮＰＮおよびＰＮＰトランジス
タとを主構成要素とし入力電圧を電流に変換する電圧・
電流変換回路と、変換された電流を受ける第１および第
２のミラー回路と、第２の演算増幅器と所望の電圧に設
定された電圧源とを主構成要素としミラーされた電流を
電圧に変換する電流・電圧変換回路とを備えたことによ
り、第１の演算増幅器への入力電圧が電流に変換され、
第２の演算増幅器の反転入力端子に信号として伝わるた
め、第１の演算増幅器の出力ダイナミックレンジを考慮
しなくてよい上、従来例に比べ出力インピーダンスを低
減でき、所望の電圧をセンターに出力電圧が得られるた
め電源電圧に比例して第２の演算増幅器の出力ダイナミ
ックレンジを広くとることができる。
は、第１の演算増幅器とＮＰＮおよびＰＮＰトランジス
タとを主構成要素とし入力電圧を電流に変換する電圧・
電流変換回路と、変換された電流を受ける第１および第
２のミラー回路と、第２の演算増幅器と所望の電圧に設
定された電圧源とを主構成要素としミラーされた電流を
電圧に変換する電流・電圧変換回路とを備えたことによ
り、第１の演算増幅器への入力電圧が電流に変換され、
第２の演算増幅器の反転入力端子に信号として伝わるた
め、第１の演算増幅器の出力ダイナミックレンジを考慮
しなくてよい上、従来例に比べ出力インピーダンスを低
減でき、所望の電圧をセンターに出力電圧が得られるた
め電源電圧に比例して第２の演算増幅器の出力ダイナミ
ックレンジを広くとることができる。
【００３２】請求項２記載のインピーダンス変換回路
は、請求項１記載のインピーダンス変換回路の効果に加
え、入力電圧反転回路を設けたことにより、第２の演算
増幅器の出力電圧を第３の演算増幅器によって反転させ
るため、第２および第３の演算増幅器の出力電圧差も電
源電圧に比例して広くとることができる。すなわち、モ
ータ，アクチュエータ等を単一電源システムで駆動する
際の出力オフセット電圧、デッド・ゾーン、ゲインアン
バランス等の入出力特性の非直線性を改善することがで
きる。
は、請求項１記載のインピーダンス変換回路の効果に加
え、入力電圧反転回路を設けたことにより、第２の演算
増幅器の出力電圧を第３の演算増幅器によって反転させ
るため、第２および第３の演算増幅器の出力電圧差も電
源電圧に比例して広くとることができる。すなわち、モ
ータ，アクチュエータ等を単一電源システムで駆動する
際の出力オフセット電圧、デッド・ゾーン、ゲインアン
バランス等の入出力特性の非直線性を改善することがで
きる。
【００３３】請求項３記載のインピーダンス変換回路
は、請求項１または請求項２記載のインピーダンス変換
回路の効果に加え、バイアス回路を設けたことにより、
第１の演算増幅器の出力を各々のベースで受けるＮＰＮ
およびＰＮＰトランジスタの動作において、各々のトラ
ンジスタがオン，オフする際の切り換え電圧差が、バイ
アス回路を挿入することにより小さくなるため、出力電
圧の時間的非直線性を改善することができる。
は、請求項１または請求項２記載のインピーダンス変換
回路の効果に加え、バイアス回路を設けたことにより、
第１の演算増幅器の出力を各々のベースで受けるＮＰＮ
およびＰＮＰトランジスタの動作において、各々のトラ
ンジスタがオン，オフする際の切り換え電圧差が、バイ
アス回路を挿入することにより小さくなるため、出力電
圧の時間的非直線性を改善することができる。
【図１】この発明の第１の実施例のインピーダンス変換
回路を示す回路図。
回路を示す回路図。
【図２】この発明の第２の実施例のインピーダンス変換
回路を示す回路図。
回路を示す回路図。
【図３】この発明の第３の実施例のインピーダンス変換
回路を示す回路図。
回路を示す回路図。
【図４】この発明の第４の実施例のインピーダンス変換
回路を示す回路図。
回路を示す回路図。
【図５】従来のインピーダンス変換回路を示す回路図。
【図６】従来例における出力ダイナミックレンジを説明
するための図。
するための図。
１ 入力端子 ２，８，１５，１７，２１ 入力抵抗 ３，１１，１８ 演算増幅器 ４ ＮＰＮトランジスタ ５ ＰＮＰトランジスタ ６，１４ 電圧源 ７ グラウンド（最低電位印
加点） ９，１０ ミラー回路 １２，１９ 出力端子 １３，２０ 帰還抵抗 １６ 電源電圧印加点 ２２ バイアス回路
加点） ９，１０ ミラー回路 １２，１９ 出力端子 １３，２０ 帰還抵抗 １６ 電源電圧印加点 ２２ バイアス回路
Claims (3)
- 【請求項１】 正転入力端子に一定の電圧が印加され反
転入力端子に第１のインピーダンス素子を介して入力信
号が印加される第１の演算増幅器と、前記第１の演算増
幅器の出力端が各々のベースに接続されたＮＰＮトラン
ジスタおよびＰＮＰトランジスタとを有し、前記ＮＰＮ
およびＰＮＰトランジスタのエミッタどうしを結合し、
その結合点が前記第１の演算増幅器に反転入力端子に接
続された電圧・電流変換回路と、 入力点が前記ＮＰＮトランジスタのコレクタに接続され
た第１のミラー回路と、 入力点が前記ＰＮＰトランジスタのコレクタに接続さ
れ、出力点が前記第１のミラー回路の出力点と接続さ
れ、前記第１のミラー回路と極性を反転させた第２のミ
ラー回路と、 所望の電圧に設定された電圧源と、正転入力端子に前記
電圧源が第２のインピーダンス素子を介して接続され反
転入力端子に前記第１および第２のミラー回路の出力点
どうしの接続点に得られる信号が印加される第２の演算
増幅器とを有し、前記第２の演算増幅器の出力端が第３
のインピーダンス素子を介して前記第２の演算増幅器の
反転入力端子に接続された電流・電圧変換回路とを備え
たインピーダンス変換回路。 - 【請求項２】 正転入力端子に所望の電圧に設定された
電圧源が第４のインピーダンス素子を介して接続され反
転入力端子に第２の演算増幅器の出力端が第５のインピ
ーダンス素子を介して接続された第３の演算増幅器を有
し、前記第３の演算増幅器の出力端が第６のインピーダ
ンス素子を介して前記第３の演算増幅器の反転入力端子
に接続された入力電圧反転回路を設けたことを特徴とす
る請求項１記載のインピーダンス変換回路。 - 【請求項３】 ＮＰＮおよびＰＮＰトランジスタのベー
ス間にバイアス回路を設けたことを特徴とする請求項１
または請求項２記載のインピーダンス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619994A JPH0818398A (ja) | 1994-06-28 | 1994-06-28 | インピーダンス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14619994A JPH0818398A (ja) | 1994-06-28 | 1994-06-28 | インピーダンス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818398A true JPH0818398A (ja) | 1996-01-19 |
Family
ID=15402373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14619994A Pending JPH0818398A (ja) | 1994-06-28 | 1994-06-28 | インピーダンス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818398A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829354B1 (en) | 2000-10-11 | 2004-12-07 | Intersil Corporation | Biasing arrangement for optimizing DC feed characteristics for subscriber line interface circuit |
| US7075370B2 (en) | 2004-08-03 | 2006-07-11 | Intersil Americas Inc. | CMOS-configured transconductance amplifier circuit |
| JP2016531535A (ja) * | 2013-09-24 | 2016-10-06 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電気系統を保護するためのインタロック回路 |
-
1994
- 1994-06-28 JP JP14619994A patent/JPH0818398A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829354B1 (en) | 2000-10-11 | 2004-12-07 | Intersil Corporation | Biasing arrangement for optimizing DC feed characteristics for subscriber line interface circuit |
| US7075370B2 (en) | 2004-08-03 | 2006-07-11 | Intersil Americas Inc. | CMOS-configured transconductance amplifier circuit |
| JP2016531535A (ja) * | 2013-09-24 | 2016-10-06 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電気系統を保護するためのインタロック回路 |
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