JPH05160650A - クリップ付きアンプ回路 - Google Patents
クリップ付きアンプ回路Info
- Publication number
- JPH05160650A JPH05160650A JP3030916A JP3091691A JPH05160650A JP H05160650 A JPH05160650 A JP H05160650A JP 3030916 A JP3030916 A JP 3030916A JP 3091691 A JP3091691 A JP 3091691A JP H05160650 A JPH05160650 A JP H05160650A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- clip
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】高速動作が可能で回路構成が簡単なクリップ付
きアンプ回路を得る。 【構成】入力端子２，３，４にそれぞれ入力電圧ＶIN，
下限クリップ電圧ＶL ，上限クリップ電圧ＶH を印加す
る。入力電圧ＶINと下限クリップ電圧ＶL ，上限クリッ
プ電圧ＶH とを比較し、ＶL ＜ＶIN＜ＶH のときは出力
電圧ＶOUT ＝ＶINとし、ＶH ≦ＶINのときはＶOUT ＝Ｖ
H とし、ＶIN≦ＶL のときはＶOUT ＝ＶL とする。
きアンプ回路を得る。 【構成】入力端子２，３，４にそれぞれ入力電圧ＶIN，
下限クリップ電圧ＶL ，上限クリップ電圧ＶH を印加す
る。入力電圧ＶINと下限クリップ電圧ＶL ，上限クリッ
プ電圧ＶH とを比較し、ＶL ＜ＶIN＜ＶH のときは出力
電圧ＶOUT ＝ＶINとし、ＶH ≦ＶINのときはＶOUT ＝Ｖ
H とし、ＶIN≦ＶL のときはＶOUT ＝ＶL とする。
Description
【０００１】
【産業上の利用分野】この発明は、クリップ付きアンプ
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】従来のクリップ付きアンプ回路を図６に
示す。図において、２３は入力端子、２４は出力端子、
２５，２７，２９は反転入力端子、２６，２８，３０は
非反転入力端子、Ａ1 ，Ａ2 ，Ａ3 は演算増幅回路、Ｄ
1 ，Ｄ2 はダイオード、３１〜３５は抵抗、３６は基準
電圧Ｅ0 の電圧源、３７は上限クリップ電圧ＶH の電圧
源、３８は下限クリップ電圧ＶL の電圧源、３９はグラ
ンド端子である。
示す。図において、２３は入力端子、２４は出力端子、
２５，２７，２９は反転入力端子、２６，２８，３０は
非反転入力端子、Ａ1 ，Ａ2 ，Ａ3 は演算増幅回路、Ｄ
1 ，Ｄ2 はダイオード、３１〜３５は抵抗、３６は基準
電圧Ｅ0 の電圧源、３７は上限クリップ電圧ＶH の電圧
源、３８は下限クリップ電圧ＶL の電圧源、３９はグラ
ンド端子である。
【０００３】次に、この従来のクリップ付きアンプ回路
の動作を図７の波形図に基づいて説明する。
の動作を図７の波形図に基づいて説明する。
【０００４】入力端子２３に例えば正弦波の入力電圧Ｖ
INを印加したとする。抵抗３１の値をＲ31、抵抗３２の
値をＲ32とすると、演算増幅回路Ａ1 のみ単体での出力
電圧ＶOUT は、 ＶOUT ＝Ｅ0 −（Ｒ32／Ｒ31）・ＶIN ‥‥‥‥‥‥（１） となる。
INを印加したとする。抵抗３１の値をＲ31、抵抗３２の
値をＲ32とすると、演算増幅回路Ａ1 のみ単体での出力
電圧ＶOUT は、 ＶOUT ＝Ｅ0 −（Ｒ32／Ｒ31）・ＶIN ‥‥‥‥‥‥（１） となる。
【０００５】出力電圧ＶOUT が上限クリップ電圧ＶH よ
りも大きくなろうとするときは、ダイオードＤ1 が導通
する結果、出力電圧ＶOUT は上限クリップ電圧ＶH にク
リップされる。すなわち、 ＶOUT ＝ＶH ‥‥‥‥‥‥（２） となる。
りも大きくなろうとするときは、ダイオードＤ1 が導通
する結果、出力電圧ＶOUT は上限クリップ電圧ＶH にク
リップされる。すなわち、 ＶOUT ＝ＶH ‥‥‥‥‥‥（２） となる。
【０００６】出力電圧ＶOUT が上限クリップ電圧ＶH 以
下でかつ下限クリップ電圧ＶL 以上の範囲内（ＶL ≦Ｖ
OUT ≦ＶH ）では、ダイオードＤ1 ，Ｄ2がともに導通
せず、演算増幅回路Ａ2 ，Ａ3 の出力が演算増幅回路Ａ
1 の出力から切り離されるので、 ＶOUT ＝Ｅ0 −（Ｒ32／Ｒ31）・ＶIN ‥‥‥‥‥‥（３） となる。
下でかつ下限クリップ電圧ＶL 以上の範囲内（ＶL ≦Ｖ
OUT ≦ＶH ）では、ダイオードＤ1 ，Ｄ2がともに導通
せず、演算増幅回路Ａ2 ，Ａ3 の出力が演算増幅回路Ａ
1 の出力から切り離されるので、 ＶOUT ＝Ｅ0 −（Ｒ32／Ｒ31）・ＶIN ‥‥‥‥‥‥（３） となる。
【０００７】出力電圧ＶOUT が下限クリップ電圧ＶL よ
りも小さくなろうとするときは、ダイオードＤ2 が導通
する結果、出力電圧ＶOUT は下限クリップ電圧ＶL にク
リップされる。すなわち、 ＶOUT ＝ＶL ‥‥‥‥‥‥（４） となる。
りも小さくなろうとするときは、ダイオードＤ2 が導通
する結果、出力電圧ＶOUT は下限クリップ電圧ＶL にク
リップされる。すなわち、 ＶOUT ＝ＶL ‥‥‥‥‥‥（４） となる。
【０００８】
【発明が解決しようとする課題】上記した従来のクリッ
プ付きアンプ回路では、演算増幅回路Ａ1 の出力側で上
限，下限のクリップをかけているために演算増幅回路Ａ
1 の出力段が飽和状態となってしまい、入力電圧ＶINの
変動に対する出力電圧ＶOUT の応答性が悪くなり、特に
高周波では高速動作がむずかしくなるという問題があっ
た。また、２つもの演算増幅回路Ａ2 ，Ａ3 とそれぞれ
に付属したダイオードＤ1 ，Ｄ2 などが必要で部品点数
が多くなり、回路構成の複雑化とコストアップとを招い
ていた。
プ付きアンプ回路では、演算増幅回路Ａ1 の出力側で上
限，下限のクリップをかけているために演算増幅回路Ａ
1 の出力段が飽和状態となってしまい、入力電圧ＶINの
変動に対する出力電圧ＶOUT の応答性が悪くなり、特に
高周波では高速動作がむずかしくなるという問題があっ
た。また、２つもの演算増幅回路Ａ2 ，Ａ3 とそれぞれ
に付属したダイオードＤ1 ，Ｄ2 などが必要で部品点数
が多くなり、回路構成の複雑化とコストアップとを招い
ていた。
【０００９】この発明は、上記のような問題点を解消す
るために創案されたものであって、高速動作が可能で回
路構成の簡単なクリップ付きアンプ回路を得ることを目
的とする。
るために創案されたものであって、高速動作が可能で回
路構成の簡単なクリップ付きアンプ回路を得ることを目
的とする。
【００１０】
【課題を解決するための手段】この発明に係るクリップ
付きアンプ回路は、３つの入力端子の各々に入力電圧と
上限クリップ電圧と下限クリップ電圧とを印加して、各
入力端子と出力端子との間における回路部分にて入力電
圧を上限クリップ電圧および下限クリップ電圧と比較
し、その比較の結果、入力電圧が上限クリップ電圧と下
限クリップ電圧との間にあるときは出力電圧として入力
電圧を出力し、入力電圧が上限クリップ電圧を上回ると
きは出力電圧を上限クリップ電圧にクリップし、入力電
圧が下限クリップ電圧を下回るときは出力電圧を下限ク
リップ電圧にクリップすることを特徴とするものであ
る。
付きアンプ回路は、３つの入力端子の各々に入力電圧と
上限クリップ電圧と下限クリップ電圧とを印加して、各
入力端子と出力端子との間における回路部分にて入力電
圧を上限クリップ電圧および下限クリップ電圧と比較
し、その比較の結果、入力電圧が上限クリップ電圧と下
限クリップ電圧との間にあるときは出力電圧として入力
電圧を出力し、入力電圧が上限クリップ電圧を上回ると
きは出力電圧を上限クリップ電圧にクリップし、入力電
圧が下限クリップ電圧を下回るときは出力電圧を下限ク
リップ電圧にクリップすることを特徴とするものであ
る。
【００１１】
【作用】この発明によれば、従来例のように出力側で上
限，下限のクリップをかけるのではなく、入力側でクリ
ップをかけるように構成したので、出力段が飽和状態に
なることがなく、入力電圧の変動に対する出力電圧の応
答性が改善される。また、部品点数も削減される。
限，下限のクリップをかけるのではなく、入力側でクリ
ップをかけるように構成したので、出力段が飽和状態に
なることがなく、入力電圧の変動に対する出力電圧の応
答性が改善される。また、部品点数も削減される。
【００１２】
【実施例】第１実施例 図１および図２は、この発明の第１実施例に係り、図１
はクリップ付きアンプ回路の具体的回路構成を示す回路
図、図２は外付け回路を含めた概略的な回路構成図であ
る。
はクリップ付きアンプ回路の具体的回路構成を示す回路
図、図２は外付け回路を含めた概略的な回路構成図であ
る。
【００１３】図において、１は反転入力端子、２は非反
転入力端子、３は下限クリップ電圧ＶL の入力端子、４
は上限クリップ電圧ＶH の入力端子、５は出力端子、６
は反転入力用ＮＰＮ型トランジスタ、７は上限クリップ
電圧ＶH の入力用ＮＰＮ型トランジスタ、８は下限クリ
ップ電圧ＶL の入力用ＮＰＮ型トランジスタ、９は非反
転入力用ＮＰＮ型トランジスタ、１０〜１４は差動部を
構成するトランジスタ、１５〜１９は定電流源、２０は
出力用ＰＮＰ型トランジスタ、２１は直流電源Ｖccの電
源電圧端子、２２はグランド端子である。
転入力端子、３は下限クリップ電圧ＶL の入力端子、４
は上限クリップ電圧ＶH の入力端子、５は出力端子、６
は反転入力用ＮＰＮ型トランジスタ、７は上限クリップ
電圧ＶH の入力用ＮＰＮ型トランジスタ、８は下限クリ
ップ電圧ＶL の入力用ＮＰＮ型トランジスタ、９は非反
転入力用ＮＰＮ型トランジスタ、１０〜１４は差動部を
構成するトランジスタ、１５〜１９は定電流源、２０は
出力用ＰＮＰ型トランジスタ、２１は直流電源Ｖccの電
源電圧端子、２２はグランド端子である。
【００１４】トランジスタ６，７，８，９の各コレクタ
は電源電圧端子２１に接続されている。トランジスタ６
のベースは反転入力端子１に、エミッタは定電流源１７
の一端にそれぞれ接続され、定電流源１７の他端はグラ
ンド端子２２に接続されている。トランジスタ７のベー
スは上限クリップ電圧ＶH の入力端子４に、エミッタは
定電流源１８の一端にそれぞれ接続され、定電流源１８
の他端はグランド端子２２に接続されている。トランジ
スタ８のベースは下限クリップ電圧ＶL の入力端子３に
接続され、トランジスタ９のベースは非反転入力端子２
に接続され、両トランジスタ８，９のエミッタは定電流
源１９の一端に接続され、定電流源１９の他端はグラン
ド端子２２に接続されている。
は電源電圧端子２１に接続されている。トランジスタ６
のベースは反転入力端子１に、エミッタは定電流源１７
の一端にそれぞれ接続され、定電流源１７の他端はグラ
ンド端子２２に接続されている。トランジスタ７のベー
スは上限クリップ電圧ＶH の入力端子４に、エミッタは
定電流源１８の一端にそれぞれ接続され、定電流源１８
の他端はグランド端子２２に接続されている。トランジ
スタ８のベースは下限クリップ電圧ＶL の入力端子３に
接続され、トランジスタ９のベースは非反転入力端子２
に接続され、両トランジスタ８，９のエミッタは定電流
源１９の一端に接続され、定電流源１９の他端はグラン
ド端子２２に接続されている。
【００１５】定電流源１６の一端は電源電圧端子２１に
接続され、他端はトランジスタ１２，１３，１４のエミ
ッタに接続されている。トランジスタ１２のベースはト
ランジスタ６のエミッタに接続され、トランジスタ１２
のコレクタはトランジスタ１０のコレクタに接続されて
いる。トランジスタ１３のベースはトランジスタ７のエ
ミッタに接続され、トランジスタ１４のベースはトラン
ジスタ８，９のエミッタに接続され、トランジスタ１
３，１４のコレクタはトランジスタ１１のコレクタおよ
びベースに接続されている。トランジスタ１０，１１の
ベースは共通接続され、エミッタはグランド端子２２に
接続されている。定電流源１５の一端は電源電圧端子２
１に接続され、他端はトランジスタ２０のエミッタおよ
び出力端子５に接続されている。トランジスタ２０のベ
ースはトランジスタ１２，１０のコレクタ共通接続点に
接続され、コレクタはグランド端子２２に接続されてい
る。出力端子５は反転入力端子１に負帰還接続されてい
る。なお、定電流源１７，１８，１９による定電流は互
いに等しいものとする。
接続され、他端はトランジスタ１２，１３，１４のエミ
ッタに接続されている。トランジスタ１２のベースはト
ランジスタ６のエミッタに接続され、トランジスタ１２
のコレクタはトランジスタ１０のコレクタに接続されて
いる。トランジスタ１３のベースはトランジスタ７のエ
ミッタに接続され、トランジスタ１４のベースはトラン
ジスタ８，９のエミッタに接続され、トランジスタ１
３，１４のコレクタはトランジスタ１１のコレクタおよ
びベースに接続されている。トランジスタ１０，１１の
ベースは共通接続され、エミッタはグランド端子２２に
接続されている。定電流源１５の一端は電源電圧端子２
１に接続され、他端はトランジスタ２０のエミッタおよ
び出力端子５に接続されている。トランジスタ２０のベ
ースはトランジスタ１２，１０のコレクタ共通接続点に
接続され、コレクタはグランド端子２２に接続されてい
る。出力端子５は反転入力端子１に負帰還接続されてい
る。なお、定電流源１７，１８，１９による定電流は互
いに等しいものとする。
【００１６】次に、この第１実施例の動作を図３の波形
図に基づいて説明する。非反転入力端子２に例えば正弦
波の入力電圧ＶINを印加したとする。
図に基づいて説明する。非反転入力端子２に例えば正弦
波の入力電圧ＶINを印加したとする。
【００１７】 ＶL ＜ＶIN＜ＶH の場合 ＰＮＰ型トランジスタ１４のベース電位は、（ＶIN−Ｖ
BE）と（ＶL −ＶBE）のうち高い方の電位によって決定
される。ＶL ＜ＶINであるときは、トランジスタ１４の
ベース電位は、（ＶIN−ＶBE）となる。また、ＰＮＰ型
トランジスタ１３のベース電位は、（ＶH −ＶBE）とな
る。並列に接続されたトランジスタ１３とトランジスタ
１４とのうち何れが優先するかは、ＰＮＰ型であるので
ベース電位が低いかどうかによって決定される。トラン
ジスタ１３のベース電位（ＶH −ＶBE）とトランジスタ
１４のベース電位（ＶIN−ＶBE）とを比較すると、ＶIN
＜ＶH であるときは、トランジスタ１４の方が優先す
る。
BE）と（ＶL −ＶBE）のうち高い方の電位によって決定
される。ＶL ＜ＶINであるときは、トランジスタ１４の
ベース電位は、（ＶIN−ＶBE）となる。また、ＰＮＰ型
トランジスタ１３のベース電位は、（ＶH −ＶBE）とな
る。並列に接続されたトランジスタ１３とトランジスタ
１４とのうち何れが優先するかは、ＰＮＰ型であるので
ベース電位が低いかどうかによって決定される。トラン
ジスタ１３のベース電位（ＶH −ＶBE）とトランジスタ
１４のベース電位（ＶIN−ＶBE）とを比較すると、ＶIN
＜ＶH であるときは、トランジスタ１４の方が優先す
る。
【００１８】ミラー回路を構成するトランジスタ１１，
１０のコレクタ電流が互いに等しくなることから、トラ
ンジスタ１２のコレクタ電流はトランジスタ１４のコレ
クタ電流と等しくなり、したがって、トランジスタ１２
のベース電位は、トランジスタ１４のベース電位である
（ＶIN−ＶBE）と等しくなる。
１０のコレクタ電流が互いに等しくなることから、トラ
ンジスタ１２のコレクタ電流はトランジスタ１４のコレ
クタ電流と等しくなり、したがって、トランジスタ１２
のベース電位は、トランジスタ１４のベース電位である
（ＶIN−ＶBE）と等しくなる。
【００１９】さて、トランジスタ１２のベース電位は、
トランジスタ６のベース電位からＶBEを減じたものであ
るから、トランジスタ６のベース電位は、トランジスタ
１２のベース電位（ＶIN−ＶBE）にＶBEを加えたＶINと
なる。すなわち、トランジスタ６のベース電位は、非反
転入力端子２に印加された入力電圧ＶINそのものとな
る。
トランジスタ６のベース電位からＶBEを減じたものであ
るから、トランジスタ６のベース電位は、トランジスタ
１２のベース電位（ＶIN−ＶBE）にＶBEを加えたＶINと
なる。すなわち、トランジスタ６のベース電位は、非反
転入力端子２に印加された入力電圧ＶINそのものとな
る。
【００２０】トランジスタ６のベースは反転入力端子１
と接続され、また、出力端子５とも接続されているの
で、出力端子５における出力電圧ＶOUT は、結局、入力
電圧ＶINそのものになる。つまり、ＶL ＜ＶIN＜ＶH の
ときは、 ＶOUT ＝ＶIN ‥‥‥‥‥‥（５） となる。この場合、出力電圧ＶOUT に対するクリップ動
作は行われない。
と接続され、また、出力端子５とも接続されているの
で、出力端子５における出力電圧ＶOUT は、結局、入力
電圧ＶINそのものになる。つまり、ＶL ＜ＶIN＜ＶH の
ときは、 ＶOUT ＝ＶIN ‥‥‥‥‥‥（５） となる。この場合、出力電圧ＶOUT に対するクリップ動
作は行われない。
【００２１】 ＶH ≦ＶINの場合 この場合も、と同様にＶL ＜ＶINであることから、ト
ランジスタ１４のベース電位は、（ＶIN−ＶBE）とな
る。しかし、トランジスタ１３のベース電位（ＶH −Ｖ
BE）とトランジスタ１４のベース電位（ＶIN−ＶBE）と
を比較すると、ＶH ≦ＶINであるときは、トランジスタ
１３のベース電位の方がトランジスタ１４のベース電位
よりも低いために、トランジスタ１３の方が優先する。
したがって、トランジスタ１２のベース電位は、トラン
ジスタ１３のベース電位である（ＶH −ＶBE）と等しく
なる。
ランジスタ１４のベース電位は、（ＶIN−ＶBE）とな
る。しかし、トランジスタ１３のベース電位（ＶH −Ｖ
BE）とトランジスタ１４のベース電位（ＶIN−ＶBE）と
を比較すると、ＶH ≦ＶINであるときは、トランジスタ
１３のベース電位の方がトランジスタ１４のベース電位
よりも低いために、トランジスタ１３の方が優先する。
したがって、トランジスタ１２のベース電位は、トラン
ジスタ１３のベース電位である（ＶH −ＶBE）と等しく
なる。
【００２２】そして、トランジスタ１２のベース電位
（ＶH −ＶBE）にＶBEを加えた電位と等しい電位となる
トランジスタ６のベース電位ひいては出力電圧Ｖ
OUT は、上限クリップ電圧ＶHそのものとなる。つま
り、ＶH ≦ＶINのときは、 ＶOUT ＝ＶH ‥‥‥‥‥‥（６） となり、出力電圧ＶOUT は、上限クリップ電圧ＶH でク
リップされる。
（ＶH −ＶBE）にＶBEを加えた電位と等しい電位となる
トランジスタ６のベース電位ひいては出力電圧Ｖ
OUT は、上限クリップ電圧ＶHそのものとなる。つま
り、ＶH ≦ＶINのときは、 ＶOUT ＝ＶH ‥‥‥‥‥‥（６） となり、出力電圧ＶOUT は、上限クリップ電圧ＶH でク
リップされる。
【００２３】 ＶIN≦ＶL の場合 この場合も、の場合とは逆に、トランジスタ１４のベ
ース電位は、（ＶL−ＶBE）となる。このベース電位
は、トランジスタ１３のベース電位（ＶH −ＶBE）より
も低いので、トランジスタ１４の方が優先する。したが
って、トランジスタ１２のベース電位は、トランジスタ
１４のベース電位である（ＶL −ＶBE）と等しくなる。
ース電位は、（ＶL−ＶBE）となる。このベース電位
は、トランジスタ１３のベース電位（ＶH −ＶBE）より
も低いので、トランジスタ１４の方が優先する。したが
って、トランジスタ１２のベース電位は、トランジスタ
１４のベース電位である（ＶL −ＶBE）と等しくなる。
【００２４】そして、トランジスタ１２のベース電位
（ＶL −ＶBE）にＶBEを加えた電位と等しい電位となる
トランジスタ６のベース電位ひいては出力電圧Ｖ
OUT は、下限クリップ電圧ＶLそのものとなる。つま
り、ＶIN≦ＶL のときは、 ＶOUT ＝ＶL ‥‥‥‥‥‥（７） となり、出力電圧ＶOUT は、下限クリップ電圧ＶL でク
リップされる。
（ＶL −ＶBE）にＶBEを加えた電位と等しい電位となる
トランジスタ６のベース電位ひいては出力電圧Ｖ
OUT は、下限クリップ電圧ＶLそのものとなる。つま
り、ＶIN≦ＶL のときは、 ＶOUT ＝ＶL ‥‥‥‥‥‥（７） となり、出力電圧ＶOUT は、下限クリップ電圧ＶL でク
リップされる。
【００２５】以上のように本実施例のクリップ付きアン
プ回路では、演算増幅回路Ａの出力端子５において上
限，下限のクリップをかけるのではなく、演算増幅回路
Ａ自体の内部であって出力端子５に対する入力回路部分
で予め上限，下限のクリップをかけるようにしたたた
め、演算増幅回路Ａの出力端子５が飽和状態になること
が回避され、入力電圧ＶINの変動に対する出力電圧Ｖ
OUT の応答性が良くなる。特に、高周波での高速動作が
改善される。
プ回路では、演算増幅回路Ａの出力端子５において上
限，下限のクリップをかけるのではなく、演算増幅回路
Ａ自体の内部であって出力端子５に対する入力回路部分
で予め上限，下限のクリップをかけるようにしたたた
め、演算増幅回路Ａの出力端子５が飽和状態になること
が回避され、入力電圧ＶINの変動に対する出力電圧Ｖ
OUT の応答性が良くなる。特に、高周波での高速動作が
改善される。
【００２６】また、上限クリップをかけるのに使用する
素子はトランジスタ７，１３であり、下限クリップをか
けるのに使用する素子はトランジスタ８，１４であるか
ら、演算増幅回路Ａ2 ，Ａ3 およびダイオードＤ1 ，Ｄ
2 を用いていた従来例に比べて部品点数を削減すること
ができ、その分、回路構成の簡素化とコストダウンを達
成することができる。
素子はトランジスタ７，１３であり、下限クリップをか
けるのに使用する素子はトランジスタ８，１４であるか
ら、演算増幅回路Ａ2 ，Ａ3 およびダイオードＤ1 ，Ｄ
2 を用いていた従来例に比べて部品点数を削減すること
ができ、その分、回路構成の簡素化とコストダウンを達
成することができる。
【００２７】第２実施例 図４および図５は、この発明の第２実施例に係り、図４
はクリップ付きアンプ回路の具体的回路構成を示す回路
図、図５は外付け回路を含めた概略的な回路構成図であ
る。
はクリップ付きアンプ回路の具体的回路構成を示す回路
図、図５は外付け回路を含めた概略的な回路構成図であ
る。
【００２８】図において、１ａは反転入力端子、２ａは
非反転入力端子、３ａは下限クリップ電圧ＶL の入力端
子、４ａは上限クリップ電圧ＶHの入力端子、５ａは出
力端子、６ａは反転入力用トランジスタ、７ａは上限ク
リップ電圧ＶH の入力用トランジスタ、８ａは下限クリ
ップ電圧ＶL の入力用トランジスタ、９ａは非反転入力
用トランジスタ、１０ａ〜１４ａは差動部を構成するト
ランジスタ、１５ａ〜１９ａは定電流源、２０ａは出力
用トランジスタ、２１ａは直流電源Ｖccの電源電圧端
子、２２ａはグランド端子である。
非反転入力端子、３ａは下限クリップ電圧ＶL の入力端
子、４ａは上限クリップ電圧ＶHの入力端子、５ａは出
力端子、６ａは反転入力用トランジスタ、７ａは上限ク
リップ電圧ＶH の入力用トランジスタ、８ａは下限クリ
ップ電圧ＶL の入力用トランジスタ、９ａは非反転入力
用トランジスタ、１０ａ〜１４ａは差動部を構成するト
ランジスタ、１５ａ〜１９ａは定電流源、２０ａは出力
用トランジスタ、２１ａは直流電源Ｖccの電源電圧端
子、２２ａはグランド端子である。
【００２９】この図４の回路構成は、図１の回路構成に
おいてＰＮＰ型とＮＰＮ型の論理を逆転し、かつ、それ
に伴って定電流源の接続位置を上下に入れ替えたものに
相当している。すなわち、トランジスタ６ａ，７ａ，８
ａ，９ａ，１０ａ，１１ａをＰＮＰ型とし、トランジス
タ１２ａ，１３ａ，１４ａ，２０ａをＮＰＮ型としてい
る。なお、図５における抵抗Ｒ1 ，Ｒ2 および直流電源
Ｅ0 は外付けされたものであり、図４では省略されてい
る。
おいてＰＮＰ型とＮＰＮ型の論理を逆転し、かつ、それ
に伴って定電流源の接続位置を上下に入れ替えたものに
相当している。すなわち、トランジスタ６ａ，７ａ，８
ａ，９ａ，１０ａ，１１ａをＰＮＰ型とし、トランジス
タ１２ａ，１３ａ，１４ａ，２０ａをＮＰＮ型としてい
る。なお、図５における抵抗Ｒ1 ，Ｒ2 および直流電源
Ｅ0 は外付けされたものであり、図４では省略されてい
る。
【００３０】この第２実施例の場合も、論理的に第１実
施例と同様の動作をなし、同様の効果が得られる。
施例と同様の動作をなし、同様の効果が得られる。
【００３１】
【発明の効果】以上のようにこの発明によれば、上限，
下限のクリップを演算増幅回路の出力側ではなく出力端
子に対する入力回路部分において予めクリップをかけて
おくように構成したので、出力段が飽和状態になること
が回避され、入力電圧の変動に対する出力電圧の応答性
を改善でき、特に高周波での高速動作が可能となる。ま
た、演算増幅回路の内部において上限，下限のクリップ
をかけるので、従来例に比べて部品点数を削減すること
ができ、その分、回路構成の簡素化とコストダウンを達
成することができる。
下限のクリップを演算増幅回路の出力側ではなく出力端
子に対する入力回路部分において予めクリップをかけて
おくように構成したので、出力段が飽和状態になること
が回避され、入力電圧の変動に対する出力電圧の応答性
を改善でき、特に高周波での高速動作が可能となる。ま
た、演算増幅回路の内部において上限，下限のクリップ
をかけるので、従来例に比べて部品点数を削減すること
ができ、その分、回路構成の簡素化とコストダウンを達
成することができる。
【図１】この発明の第１実施例に係るクリップ付きアン
プ回路の具体的回路構成を示す回路図である。
プ回路の具体的回路構成を示す回路図である。
【図２】第１実施例に係る外付け回路を含めた概略的な
回路図である。
回路図である。
【図３】第１実施例の動作説明に供する波形図である。
【図４】この発明の第２実施例に係るクリップ付きアン
プ回路の具体的回路構成を示す回路図である。
プ回路の具体的回路構成を示す回路図である。
【図５】第２実施例に係る外付け回路を含めた概略的な
回路図である。
回路図である。
【図６】従来例に係るクリップ付きアンプ回路を示す回
路図である。
路図である。
【図７】従来例の動作説明に供する波形図である。
２ 非反転入力端子 ３ 下限クリップ電圧の入力端子 ４ 上限クリップ電圧の入力端子 ５ 出力端子
Claims (1)
- 【請求項１】 ３つの入力端子の各々に入力電圧と上限
クリップ電圧と下限クリップ電圧とを印加して、各入力
端子と出力端子との間における回路部分にて入力電圧を
上限クリップ電圧および下限クリップ電圧と比較し、そ
の比較の結果、入力電圧が上限クリップ電圧と下限クリ
ップ電圧との間にあるときは出力電圧として入力電圧を
出力し、入力電圧が上限クリップ電圧を上回るときは出
力電圧を上限クリップ電圧にクリップし、入力電圧が下
限クリップ電圧を下回るときは出力電圧を下限クリップ
電圧にクリップすることを特徴とするクリップ付きアン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030916A JPH05160650A (ja) | 1991-02-26 | 1991-02-26 | クリップ付きアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030916A JPH05160650A (ja) | 1991-02-26 | 1991-02-26 | クリップ付きアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160650A true JPH05160650A (ja) | 1993-06-25 |
Family
ID=12317027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030916A Pending JPH05160650A (ja) | 1991-02-26 | 1991-02-26 | クリップ付きアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009150709A1 (ja) * | 2008-06-09 | 2009-12-17 | 株式会社島津製作所 | リミッタ回路 |
-
1991
- 1991-02-26 JP JP3030916A patent/JPH05160650A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009150709A1 (ja) * | 2008-06-09 | 2009-12-17 | 株式会社島津製作所 | リミッタ回路 |
| CN102057569A (zh) * | 2008-06-09 | 2011-05-11 | 株式会社岛津制作所 | 限幅电路 |
| JP5168354B2 (ja) * | 2008-06-09 | 2013-03-21 | 株式会社島津製作所 | リミッタ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4333141A (en) | Full wave rectifier | |
| JPH08237054A (ja) | 利得可変回路 | |
| JPH04227104A (ja) | 増幅回路 | |
| US6734720B2 (en) | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero | |
| JPH0450765B2 (ja) | ||
| JPH05160650A (ja) | クリップ付きアンプ回路 | |
| US5914637A (en) | Gain-variable amplifier with wide control range | |
| JPH0787314B2 (ja) | 増幅器 | |
| JP4221123B2 (ja) | レギュレータ回路 | |
| JP2896029B2 (ja) | 電圧電流変換回路 | |
| US6169453B1 (en) | Error amplifier with a high common mode rejection | |
| JP2665840B2 (ja) | 電圧電流変換回路 | |
| US6114904A (en) | Fast amplifier output stage | |
| US5907260A (en) | Differential amplifying circuit | |
| KR100394301B1 (ko) | Btl증폭회로 | |
| JP3682122B2 (ja) | 全波整流回路 | |
| JP3221058B2 (ja) | 整流回路 | |
| JPH0818398A (ja) | インピーダンス変換回路 | |
| KR970063907A (ko) | 가변 이득 증폭 회로 | |
| JP3398907B2 (ja) | バイアス電流制御装置 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| KR940002237Y1 (ko) | 히스테리시스를 갖는 커런트 모드 비교기 | |
| JPH09294033A (ja) | 電力増幅装置 | |
| JPS63304706A (ja) | リミタ増幅回路 | |
| JPH01128603A (ja) | カレントミラー回路 |