JP2018037723A - ゲート駆動装置 - Google Patents

Abstract

【課題】複数の駆動回路を有する構成でも、１つの駆動回路の場合と同様の入力信号に対応して、ゲートドライブ回路を動作させること。【解決手段】並列に接続された複数のゲートドライブ回路（１２）における第１の切替素子（１２ａ）および第２の切替素子（１２ｂ）のいずれか一方をオンにし且つ他方をオフにする信号を生成する信号生成手段（３５）であって、入力信号（２３ａ）に応じて記憶手段（３２）に記憶された個数に基づいた切替素子（１２ａ，１２ｂ）のオン・オフを制御する信号（３５ａ）を生成する信号生成手段（３５）、を備えたことを特徴とするゲート駆動装置（２）。【選択図】図２

Description

本発明は、半導体パワーデバイスをオン・オフさせる動作を行うゲート駆動装置に関し、特に、強電系の主回路を弱電系の信号を入力して制御するゲート駆動装置に関する。

電力の変換や制御を行うパワーエレクトロニクス分野において、半導体パワーデバイスのスイッチングが利用されている。このような、半導体パワーデバイスとして、下記の特許文献１に記載の技術が知られている。

特許文献１（特開２０１３−２１９８７４号公報）には、電力変換装置において、ｎチャネル型のＭＯＳＦＥＴにより構成された２つのスイッチ素子（ＳＷ１，ＳＷ２）が使用され、上アーム側スイッチ素子（ＳＷ１）のソースに下アーム側スイッチ素子（ＳＷ２）のドレインが接続されるとともに、各スイッチ素子（ＳＷ１，ＳＷ２）のゲートに対して、ゲート駆動回路（ＧＤ１，ＧＤ２）が接続され、ゲートドライバ制御回路（ＧＤＣＴＬ）からゲート駆動回路（ＧＤ１，ＧＤ２）に信号が入力されることで、スイッチ素子（ＳＷ１，ＳＷ２）がオン・オフされる構成が記載されている。特許文献１に記載の構成では、ゲートドライバ制御回路（ＧＤＣＴＬ）に、マイコン等で生成された上アーム用制御信号（ＨＩＮ）と下アーム用制御信号（ＬＩＮ）が入力されると、入力された信号（ＨＩＮ，ＬＩＮ）に応じて、上アームドライバ用制御信号（ＨＯ１）と下アームドライバ用制御信号（ＬＯ１）が出力される。

特許文献１に記載の従来方式のゲートドライバでは、配線インダクタンスによりスイッチングによる電流の変化が急峻すぎると、過電圧、過電流が発生する。特許文献１等の従来技術では、ゲート抵抗でスイッチングによる電流の変化を緩やかにすることで過電圧等を抑えているが、ゲート抵抗は回路が組み上がった後は変更することができない。そして、最初はゲート抵抗が最適であっても、回路の動作状況（例えば、出力電流が大きい時と小さい時とで過電流の大きさが変わり、最適なゲート抵抗値も変わる）や、ＩＧＢＴの使用状況（導通している電流値・印加電圧・発熱や素子の劣化等）によっては、最適でなくなることがある。すなわち、特許文献１に記載の技術では、回路の動作状況やＩＧＢＴの使用状況によっては、ゲート抵抗が最適でなくなり、過電圧等が発生する場合やスイッチング損失が増大する場合がある。

パワーエレクトロニクスでは、損失を低減するため、半導体パワーデバイスをスイッチとして動作させる。パワーデバイスの損失というのは、ある瞬間にパワーデバイスに印加されている「電圧」と流れている「電流」の「積」で計算される電力損失である。理想的なスイッチであれば、「スイッチオン時は電圧が０」、「スイッチオフ時は電流が０」なので損失は発生しないが、実際のパワーデバイスでは、ターンオンとターンオフには有限の時間がかかるため、電圧と電流が同時に存在する期間がある。スイッチング損失とは、ターンオンおよびターンオフの切換時に発生する損失で、一般的に、スイッチングが遅いほど、その損失が大きくなる。
つまり、上記の過電圧を抑えるために、ゲート抵抗を大きくしてスイッチングを遅くした場合、スイッチング損失が増えてしまう。スイッチング時に発生する過電圧、過電流とスイッチング損失はトレードオフの関係にある。

非特許文献１には、ゲートドライバ内で６３個のＣＭＯＳドライバ（２つのスイッチ素子＋ゲート駆動回路）を並列に接続して、ＩＧＢＴ等の負荷側の回路の使用状況に応じて、オン、オフするゲートドライバの数を変更することで、ゲート電流を変化させる技術が記載されている。例えば、ゲートドライバを１つのみオンにする場合と、ゲートドライバを１０個オンにする場合で、ゲート電流を１０倍にすることができる技術が記載されている。したがって、非特許文献１に記載の技術によれば、回路の動作状況やスイッチ素子の状態に応じてゲート電流を変化させることが可能である。

特開２０１３−２１９８７４号公報（「００２２」〜「００２８」、図１）

Koutaro Miyazaki,他６名，"General-Purpose Clocked Gate Driver(CGD) IC with Programmable 63-Level Drivability to Reduce Ic Overshoot and Switching Loss of Various Power Transistors"，2016 IEEE Applied Power Electronics Conference and Exposition(APEC 2016),pp.1640-1645,2016-3

（従来技術の問題点）
非特許文献１に記載された技術では、ＣＭＯＳドライバ（駆動回路）が６３個設けられる構成では、ｐＭＯＳとｎＭＯＳが６３個ずつで合計１２６個の素子が設けられることとなる。したがって、１２６個の素子のオン、オフを制御する信号（６ｂｉｔ×２＝１２ｂｉｔ）を入力する必要が発生する。すなわち、非特許文献１に記載の技術では、ゲートドライバの制御用の入力信号として、専用の入力信号が必要になる問題があった。そして、ＣＭＯＳドライバの数が増減すると、入力信号のｂｉｔ数も信号の内容も変える必要がある問題があった。

本発明は、複数の駆動回路を有する構成でも、１つの駆動回路の場合と同様の入力信号に対応して、ゲートドライブ回路を動作させることを技術的課題とする。

前記技術的課題を解決するために、請求項１に記載の発明のゲート駆動装置は、
半導体パワーデバイスのオン・オフを制御するゲートドライブ回路であって、第１の切替素子と、第２の切替素子と、を有し、前記第１の切替素子がオン且つ前記第２の切替素子がオフの場合に前記半導体パワーデバイスをオンにするゲート電圧を出力すると共に、前記第１の切替素子がオフ且つ前記第２の切替素子がオンの場合に前記半導体パワーデバイスをオフにするゲート電圧を出力するゲートドライブ回路と、
前記半導体パワーデバイスのオン・オフを切り替える入力信号が入力される入力手段と、
並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、複数の前記ゲートドライブ回路の中でオン・オフにする個数を前記半導体パワーデバイスの特性に応じて予め記憶する記憶手段と、
並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路における第１の切替素子および第２の切替素子のいずれか一方をオンにし且つ他方をオフにする信号を生成する信号生成手段であって、前記入力信号に応じて前記記憶手段に記憶された個数に基づいた前記切替素子のオン・オフを制御する信号を生成する前記信号生成手段と、
を備えたことを特徴とする。

請求項２に記載の発明は、請求項１に記載のゲート駆動装置において、
前記入力手段と前記記憶手段と前記信号生成手段とが設定された回路、
を備えたことを特徴とする。

請求項３に記載の発明は、請求項１または２に記載のゲート駆動装置において、
前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、予め設定された期間における前記ゲートドライブ回路の中でオン・オフにする個数の時間的な推移を予め記憶する記憶手段、
を備えたことを特徴とする。

請求項４に記載の発明は、請求項１ないし３のいずれかに記載のゲート駆動装置において、
前記半導体パワーデバイス、電力変換回路または負荷の動作状況を検知手段を用いて検知し、前記記憶手段および前記信号生成手段にフィードバックさせることを特徴とする。

請求項１に記載の発明によれば、複数の駆動回路を有する構成でも、１つの駆動回路の場合と同様の入力信号に対応して、ゲートドライブ回路を動作させることができる。
請求項２に記載の発明によれば、入力手段と記憶手段と信号生成手段とが別個の回路に形成された場合に比べて、構成をシンプルにすることができる。
請求項３に記載の発明によれば、予め設定された期間における駆動回路の中でオン・オフにする個数の時間的な推移を予め記憶しない場合に比べて、容易に個数を動的に変更可能である。

請求項４に記載の発明によれば、半導体パワーデバイスの動作状況をフィードバックさせない場合に比べて、過電圧の発生を低減できる。

図１は本発明の実施例１のゲート駆動回路を含む回路の説明図である。 図２は実施例１のゲート駆動装置の等価回路や機能ブロックの説明図である。 図３は実験例１の説明図であり、横軸に時間を取ったグラフである。 図４は実験例２の説明図であり、横軸に時間を取ったグラフである。 図５は実施例２のゲート駆動回路の等価回路や機能ブロックの説明図であり、実施例１の図２に対応する図である。 図６は実験例３のオフからオンに切り替える場合の説明図であり、図６Ａ、図６Ｂはフィードバックが無い場合の説明図、図６Ｃ、図６Ｄはフィードバックがある場合の説明図である。 図７は実験例３のオンからオフに切り替える場合の説明図であり、図７Ａ、図７Ｂはフィードバックが無い場合の説明図、図７Ｃ、図７Ｄはフィードバックがある場合の説明図である。 図８は実験例４の説明図であり、図８Ａは負荷電流のフィードバック処理が行われない場合の説明図、図８Ｂは負荷電流のフィードバック処理が行われる場合の説明図である。

次に図面を参照しながら、本発明の実施の形態の具体例である実施例を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。

図１は本発明の実施例１のゲート駆動回路を含む回路の説明図である。
図２は実施例１のゲート駆動回路の等価回路や機能ブロックの説明図である。
図１、図２において、電力を直流から交流に変換する実施例１の電力変換器１に、実施例１のゲート駆動装置の一例としてのスイッチング装置２が組み込まれている。実施例１の電力変換器１は、主回路の一例としてのスイッチング回路３を有する。実施例１のスイッチング回路３は、２つのＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）３ａ，３ｂを有する。実施例１のスイッチング回路３では、第１のＩＧＢＴ３ａのコレクタが第２のＩＧＢＴ３ｂのエミッタ（Ｅ）に接続されている。各ＩＧＢＴ３ａ，３ｂでは、コレクタ（Ｃ）とエミッタ（Ｅ）の間に還流ダイオード３ａ１，３ｂ１が接続されている。実施例１では、第２のＩＧＢＴ３ｂのゲート（Ｇ）とエミッタ（Ｅ）が電気的に接続されている。なお、実施例１では電力変換器１に負荷４が接続されている。負荷４は、図２の等価回路において、第２のＩＧＢＴ３ｂのコレクタ（Ｃ）とエミッタ（Ｅ）の間に、インダクタンス６と抵抗７とが、電気的に直列に接続されていることに相当する。また、第２のＩＧＢＴ３ｂのコレクタ（Ｃ）と第１のＩＧＢＴ３ａのエミッタ（Ｅ）との間には、コンデンサ８が接続されており、コンデンサ８に並列に直流電源９が接続されている。コンデンサ８は、ＩＧＢＴがスイッチング時に流れるパルス状の電流を供給するために利用される。また直流電源９は負荷が必要とする電力を供給するために必要となる。そのため、直流電源９からはパルス状の電流を供給しない。

なお、実施例１では、直流電源９は、一例として、５０Ｖの電圧を印加する。また、実施例１では、第１のＩＧＢＴ３ａのエミッタ（Ｅ）は、接地（アース：０Ｖ）されている。
前記第１のＩＧＢＴ３ａのゲート（Ｇ）には、駆動部の一例としてのゲートドライバ１１が接続されている。実施例１のゲートドライバ１１は、駆動回路の一例としてのゲートドライブ回路１２を６３個有する。各ゲートドライブ回路１２は、第１の切替素子の一例としての第１スイッチング素子１２ａと、第２の切替素子の一例としての第２スイッチング素子１２ｂとを有する。実施例１では、第１スイッチング素子１２ａは、ｐ型のＭＯＳＦＥＴにより構成されており、第２スイッチング素子１２ｂは、ｎ型のＭＯＳＦＥＴにより構成されている。

実施例１の第１スイッチング素子１２ａのゲート（Ｇ）と第２スイッチング素子１２ｂのゲート（Ｇ）とは接続されている。また、第１スイッチング素子１２ａのドレイン（Ｄ）と第２スイッチング素子１２ｂのドレイン（Ｄ）とが接続されている。また、第１スイッチング素子１２ａのソース（Ｓ）に、第１の電圧の一例としてのゲート電圧Ｖ１が印加される。なお、実施例１では、ゲート電圧Ｖ１は、一例として、Ｖ１＝１５［Ｖ］に設定されている。また、第２スイッチング素子１２ｂのソース（Ｓ）は、接地（アース）されている。第２スイッチング素子１２ｂのソース（Ｓ）には、第２の電圧の一例としてのＶ２＝０［Ｖ］が印加されている。６３個のゲートドライブ回路１２は、ドレイン（Ｄ）どうしが接続されるとともに、第１のＩＧＢＴ３ａのゲート（Ｇ）に接続されている。

したがって、実施例１の回路構成では、第１スイッチング素子１２ａがオンになり、且つ、第２スイッチング素子１２ｂがオフになると、第１のＩＧＢＴ３ａのゲート（Ｇ）がゲート電圧Ｖ１に接続され、第１のＩＧＢＴ３ａがオンになる。そして、第１スイッチング素子１２ａがオフになり、且つ、第２スイッチング素子１２ｂがオンになると、第１のＩＧＢＴ３ａのゲート（Ｇ）がアースに接続され、第１のＩＧＢＴ３ａがオフになる。すなわち、第１スイッチング素子１２ａと第２スイッチング素子１２ｂとは、いずれか一方がオンになるように制御される。したがって、スイッチング素子１２ａ，１２ｂの両方が同時にオンになるようには制御されないが、両方がオフになる場合は存在する。第１スイッチング素子１２ａのオン、オフが、スイッチング回路３やゲートドライブ回路１２のオン、オフに対応する。
また、実施例１のゲートドライバ１１では、ゲートドライブ回路１２の１つ当たりが流せる最大のゲート電流がＩｇの場合、６３個のゲートドライブ回路１２が全てオンになると、最大６３×Ｉｇ［Ａ］のゲート電流がスイッチング回路３に入力され、３０個がオンになれば、最大３０×Ｉｇ［Ａ］が入力されるといった形で、スイッチング回路３の特性（元々備えている特性や、使用状況や経時劣化等に伴って変化する特性）に応じて、ゲートドライブ回路１２をオンにする個数を変更させて、入力されるゲート電流を設定可能である。

実施例１の６３個のゲートドライブ回路１２は、各スイッチング素子１２ａ，１２ｂのゲート（Ｇ）が、信号アイソレータ（信号絶縁素子）１６を介して、ドライバ制御回路２１に接続されている。実施例１のドライバ制御回路２１は、集積回路の一例としてのＦＰＧＡ：Field Programmable Gate Arrayにより構成されている。図１において、ドライバ制御回路２１には、信号の入力端子の一例としての入力コネクタ２２が接続されている。
入力コネクタ２２には、電力変換器１のスイッチング回路３のオン・オフの信号を出力する信号入力器２３が接続されている。実施例１では、入力コネクタ２２には、信号入力器２３からオフまたはオンの信号２３ａ、即ち、「０」または「１」からなる１ｂｉｔのデジタル信号２３ａが入力されるように構成されている。なお、信号入力器２３は、特許文献１に記載のＨＩＮ，ＬＩＮのように、一般的なゲートドライバに信号を入力する公知の構成を採用可能であるため、詳細な説明は省略する。したがって、入力信号はデジタル信号に限定されず、アナログ信号を使用して、信号の振幅や周波数等が閾値よりも高い場合をオン、低い場合をオフにするといった形態も採用可能である。

実施例１のドライバ制御回路２１は、入力コネクタ２２を介して信号入力器２３からの信号が入力される入力手段３１を有する。したがって、入力手段３１には、スイッチング回路３のオン・オフを切り替える入力信号が入力される。なお、実施例１では、入力信号は、前述のように、１ｂｉｔの信号であり、一例として、０／５［Ｖ］のパルス信号が入力される。

また、ドライバ制御回路２１には、記憶手段の一例として、パルスパターンの記憶手段３２が設けられている。パルスパターンの記憶手段３２は、各ゲートドライブ回路１２のスイッチング素子１２ａ，１２ｂのオン・オフを切り替える場合に、６３個のゲートドライブ回路１２の中でオン・オフにする個数を、スイッチング回路３の特性に応じて予め記憶する。実施例１のパルスパターンの記憶手段３２は、スイッチング回路３の特性の一例としてのゲート抵抗に応じてスイッチングによる電流の変化が急峻過ぎる場合に発生する過電圧を抑制するために、スイッチング回路３をオン・オフする際に、オン・オフされるゲートドライブ回路１２の数が、ゲート抵抗に応じて、予め設定されている。
なお、パルスパターンの記憶手段３２に記憶されたデータは、図示しない更新ソフトウェア（更新手段）により、更新可能に構成されている。したがって、環境変化や経時劣化等でスイッチング回路３の特性が変化した場合に、ユーザの入力に応じて、オン・オフされるゲートドライブ回路１２の個数を変更可能である。

ドライバ制御回路２１の入力信号の判別手段３３は、入力された信号が、スイッチング回路３をオンにする信号か、オフにする信号かを判別する。
クロック３４は、６３個のゲートドライブ回路１２を同期して制御するためのクロック信号（同期信号）を生成、出力する。したがって、このクロック３４の周期ごとに、パルスパターンを変化させることができる。
信号生成手段の一例としてのゲートドライバの制御信号生成手段３５は、６３個のゲートドライブ回路１２に対して、各ゲートドライブ回路１２における第１のスイッチング素子１２ａおよび第２のスイッチング素子１２ｂのいずれか一方をオンにし且つ他方をオフにする信号３５ａを生成する。実施例１のゲートドライバの制御信号生成手段３５は、入力信号２３ａに応じてパルスパターンの記憶手段３２に記憶された個数に基づいたスイッチング素子１２ａ，１２ｂのオン・オフを制御する信号３５ａを生成する。したがって、実施例１のゲートドライバの制御信号生成手段３５は、６３個ずつのスイッチング素子１２ａ，１２ｂの制御を行うために、６ｂｉｔ（２^６＝６４通り）×２、合計１２ｂｉｔの信号３５ａを出力する。

なお、以下の説明において、実施例１のゲートドライバの制御信号生成手段３５から出力される信号３５ａの説明をする場合に、第１スイッチング素子（ｐＭＯＳ）１２ａをオンにする個数を「＋」、第２スイッチング素子（ｎＭＯＳ）１２ｂをオンにする個数を「−」として説明する。例えば、３０個の第１スイッチング素子１２ａをオンにする場合は「＋３０」と表現し、２０個の第２スイッチング素子１２ｂをオンにすると「−２０」と表現する。

そして、実施例１のゲートドライバの制御信号生成手段３５は、パルスパターンの記憶手段３２に記憶された個数が６０個の場合、入力されたデジタル信号２３ａが「オン」の場合は、「＋６０」の信号を出力し、入力されたデジタル信号２３ａが「オフ」になると「−６０」の信号を生成して、各ゲートドライブ回路１２に出力して制御する。なお、実施例１では、ゲートドライバの制御信号生成手段３５が出力する信号３５ａは、パルス状の信号により構成されている。

（実施例１の作用）
前記構成を備えた実施例１のスイッチング装置２では、１ｂｉｔの入力信号２３ａが入力されると、入力信号２３ａに応じて、パルスパターンの記憶手段３２に記憶されたデータに基づいて、６３個のゲートドライブ回路１２に対して、ゲートドライバの制御信号生成手段３５から１２ｂｉｔの信号３５ａが出力される。そして、ゲートドライバ１１は、受信した信号３５ａに応じて、各スイッチング素子１２ａ，１２ｂがオン、オフされ、ＩＧＢＴ３ａ，３ｂがオン、オフされる。
したがって、実施例１のスイッチング装置２では、非特許文献１に記載されているように６３個のゲートドライブ回路１２を駆動する際に１２ｂｉｔの入力信号を必要とせず、特許文献１に記載されているような従来から使用されている１ｂｉｔの入力信号２３ａを使用することが可能である。すなわち、実施例１のスイッチング装置２では、１ｂｉｔの入力信号２３ａにより、６３個のゲートドライブ回路１２を制御し、第１のＩＧＢＴ３ａのゲート特性に応じて制御を行うことができる。よって、実施例１のスイッチング装置２は、複数のゲートドライブ回路１２を有する構成でも、特許文献１のようにゲートドライブ回路が１つの場合と同様の入力信号２３ａに対応して、ゲートドライブ回路１２を動作させることができる。

また、実施例１のスイッチング装置２では、パルスパターンの記憶手段３２に記憶されたデータを更新することで、スイッチング回路３の特性（ゲート抵抗）に応じて、駆動されるゲートドライブ回路１２の数を調整することが可能である。したがって、特許文献１のように、ゲート抵抗の初期値に応じて設定されたゲートドライバの特性が、経時的に変更できない場合に比べて、実施例１では、ゲート抵抗の変化に対応でき、過電圧等の発生を低減することができる。すなわち、ゲート抵抗を動作中に動的に変更することに相当するゲート電流制御が可能となる。

（実験例１）
図３は実験例１の説明図であり、横軸に時間を取ったグラフである。
実験例１では、実施例１のスイッチング装置２を使用して、降圧チョッパとして使用できることを確認する実験を行った。実験は、主回路電圧を１００［Ｖ］とし、１０［ｍＨ］のインダクタンス６と、１０［Ω］の抵抗７を使用し、スイッチング周波数を１［ｋＨｚ］とした。実験結果を図３に示す。
図３において、実験例１では、スイッチング素子１２ａ，１２ｂをスイッチング周波数で切り替えることで、ピーク間電圧が１００［Ｖ］の矩形波電圧により直流電流が得られることが確認された。すなわち、降圧チョッパとして使用できることが確認された。なお、ＩＧＢＴのＣ−Ｅ間の電圧において、０［Ｖ］から１００［Ｖ］に切り替わった際に発生している瞬間的な高い電圧４１がサージ電圧であり、これが過大になると、主回路やスイッチング回路３等の故障に繋がる。

（実験例２）
図４は実験例２の説明図であり、横軸に時間を取ったグラフである。
実験例２では、実施例１のスイッチング装置２を使用して、降圧チョッパをＰＷＭ（Pulse Width Modulation）制御で連続動作が可能であることを確認する実験を行った。実験例２では、主回路電圧と、インダクタンス６、抵抗７は実験例１と同様にし、ＰＷＭ制御で、スイッチングのオン、オフの制御（三角波比較方式）用の基本波（正弦波）を５０［Ｈｚ］とし、キャリア（三角波）を［１ｋＨｚ］とした。実験結果を図４に示す。
図４において、実験例２では、ゲート電圧のオン、オフの比率がＰＷＭ制御されると、略正弦波状（交流）の負荷電流と、ゲート電圧の波形が反転したＩＧＢＴ Ｃ−Ｅ間電圧の波形が得られることが確認された。すなわち、降圧チョッパをＰＷＭ制御で連続動作できることが確認された。

図５は実施例２のゲート駆動装置の等価回路や機能ブロックの説明図であり、実施例１の図２に対応する図である。
次に本発明の実施例２の説明をするが、この実施例２の説明において、前記実施例１の構成要素に対応する構成要素には同一の符号を付して、その詳細な説明は省略する。
この実施例２は下記の点で、前記実施例１と相違しているが、他の点では前記実施例１と同様に構成される。

図５において、実施例２の電力変換器１では、インダクタンス６と直列に、負荷電流の検知手段の一例としての電流計５１が配置されている。
また、実施例２のドライバ制御回路２１は、電流計５１で検知した電流値（アナログデータ）を、デジタルデータに変換するＡ／Ｄ変換手段５２を有する。
実施例２のドライバ制御回路２１は、判別値の記憶手段の一例としての電流閾値の記憶手段５３を有する。電流閾値の記憶手段５３は、判別値の一例としての電流閾値ｉ_ａを記憶する。なお、電流閾値ｉ_ａは、実験等により、スイッチング時にサージ電圧が予め設定された値に達する場合の負荷電流ｉ_１の値に基づいて、余裕（マージン）や安全率、検知精度等も考慮して、予め設定されている。

実施例２のドライバ制御回路２１のパターン選択の判別手段５４は、電流計５１で測定され、Ａ／Ｄ変換手段５２で変換された負荷電流ｉ_１が、電流閾値ｉ_ａに達しているか否かを判別する。
実施例２のパルスパターンの記憶手段３２′は、負荷電流ｉ_１が電流閾値ｉ_ａに達する場合に使用するスイッチング素子１２ａ，１２ｂをオン、オフする個数と、負荷電流ｉ_１が電流閾値ｉ_ａに達しない場合に使用するスイッチング素子１２ａ，１２ｂをオン、オフする個数と、を記憶する。
なお、実施例２のパルスパターンの記憶手段３２′では、オン、オフする個数として、実施例１のように切替後の値（例えば、「−６０」）を記憶するのではなく、予め設定された期間の一例としての１３００［ｎｓ］分のオン、オフする個数を記憶する。なお、実施例２では、オン、オフ制御を行う期間の最小単位を１００［ｎｓ］として、１３個分のパルスが１組になったパルスパターンを記憶する。したがって、実施例２では、１３００［ｎｓ］におけるゲートドライブ回路１２の中でオン・オフにする個数の時間的な推移（プロファイル、パルスパターン）を予め記憶する。

なお、実施例２では、負荷電流ｉ_１が電流閾値ｉ_ａ以上の場合に、オフからオンになる場合のパルスパターンの一例として、「＋３１」、「＋３１」、「＋５」、「＋５」、「＋３１」、「＋３１」、「＋６３」、「＋６３」、「＋６３」、「＋６３」、「＋６３」、「＋６３」、「＋６３」、が記憶されている。また、負荷電流ｉ_１が電流閾値ｉ_ａ未満の場合に、オフからオンになる場合のパルスパターンの一例として、「＋６３」が１３個連続したパルスパターンが記憶されている。
また、実施例２では、負荷電流ｉ_１が電流閾値ｉ_ａ以上の場合に、オンからオフになる場合のパルスパターンの一例として、「−３２」、「−３２」、「−３２」、「−３２」、「−１」、「−１」、「−１」、「−１」、「−１」、「−１」、「−１」、「−１」、「−６３」、が記憶されている。また、負荷電流ｉ_１が電流閾値ｉ_ａ未満の場合に、オンからオフになる場合のパルスパターンの一例として、「−６３」が１３個連続したパルスパターンが記憶されている。

なお、実施例２でも、パルスパターンは、実施例１と同様に、図示しない更新ソフトウェアにより、更新可能に構成されている。したがって、環境変化や経時劣化等でスイッチング回路３の特性が変化した場合に、パルスパターンを変更可能である。
そして、実施例２のゲートドライバの制御信号生成手段３５′は、負荷電流ｉ_１とパルスパターンに基づいて、各ゲートドライブ回路１２をオン、オフする信号３５ａを生成する。実施例２のゲートドライバの制御信号生成手段３５′は、パターン選択の判別手段５４の判別結果に応じたパルスパターンの信号３５ａを生成してゲートドライバ１１に出力する。

（実施例２の作用）
前記構成を備えた実施例２の電力変換器１では、検知された負荷電流ｉ_１に応じて、ゲートドライバ１１に入力されるパルスパターンが変更される。一般的に、負荷電流ｉ_１が大きい場合には、サージ電圧が大きくなる。したがって、スイッチング素子１２ａ，１２ｂを、負荷電流ｉ_１が小さい場合のように、「−６３」から「＋６３」に切り替えるような急激な切替を行うと、サージ電圧が過大となって故障の原因となる。よって、実施例２では、負荷電流ｉ_１が電流閾値ｉ_ａよりも大きい場合には、スイッチング素子１２ａ，１２ｂをオン、オフする個数を「＋３１」や「−３２」のように、少なくして、時間をかけて（１３００［ｎｓ］）、切り替えることで、サージ電圧を低減することが可能である。なお、実施例２では、負荷電流ｉ_１が電流閾値ｉ_ａよりも小さい場合には、サージ電圧が小さいので、スイッチングを短時間で行うことができ、スイッチング損失を小さくすることができる。したがって、実施例２の電力変換器１では、負荷電流ｉ_１をフィードバックして、サージ電圧が小さくなるようにパルスパターンを切り替えている。
また、実施例２では、クロック周期ごとに１２ｂｉｔの信号を変化させており、後述する図６Ｄのように、９クロック周期に渡ってパルスパターンを変化させるとすると、６４^９＝20711912837890625通りという膨大なパルスパターンの自由度を実現できる。

（実験例３）
図６は実験例３のオフからオンに切り替える場合の説明図であり、図６Ａ、図６Ｂはフィードバックが無い場合の説明図、図６Ｃ、図６Ｄはフィードバックがある場合の説明図である。
図７は実験例３のオンからオフに切り替える場合の説明図であり、図７Ａ、図７Ｂはフィードバックが無い場合の説明図、図７Ｃ、図７Ｄはフィードバックがある場合の説明図である。
実験例３では、実施例２の電力変換器１を使用して、負荷電流ｉ_１のフィードバック制御によりサージ電圧が低減されることを確認する実験を行った。実験例３は、主回路電圧、インダクタンス６、抵抗７、スイッチング周波数は実験例１と同様にした。また、実験例３では、電流閾値を、一例として、ｉ_ａ＝１．８［Ａ］に設定した。実験結果を図６、図７に示す。

図６において、実験例３では、ゲートドライブ回路１２をオフからオンにする場合に、図６Ａ、図６Ｃに示すように、負荷電流ｉ_１が電流閾値ｉ_ａよりも小さい場合では、フィードバックの処理の有無にかかわらず、同様のスイッチング素子１２ａ，１２ｂのオン、オフ制御がされ、ＩＧＢＴのＣ−Ｅ間電圧の波形も同様になる。ゲートドライブ回路１２をオンからオフにする場合でも、図７Ａ、図７Ｃに示すように、負荷電流ｉ_１が電流閾値ｉ_ａよりも小さい場合では、フィードバックの処理の有無にかかわらず、ＩＧＢＴのＣ−Ｅ間電圧の波形が同様になる。
図６Ｂ、図７Ｂにおいて、負荷電流ｉ_１が電流閾値ｉ_ａよりも大きい場合でも、フィードバックの処理が行われなければ、図６Ａ、図６Ｃや図７Ａ、図７Ｃと同様の波形となる。一方、図６Ｄ、図７Ｄにおいて、負荷電流ｉ_１が電流閾値ｉ_ａよりも大きい場合に、フィードバックの処理が行われると、特に、図７Ｄに示すように、Ｃ−Ｅ間電圧のピーク（サージ電圧）の高さが低くなっている。よって、実験例３によれば、負荷電流ｉ_１のフィードバック処理が行われると、サージ電圧が抑えられることが確認された。

（実験例４）
図８は実験例４の説明図であり、図８Ａは負荷電流のフィードバック処理が行われない場合の説明図、図８Ｂは負荷電流のフィードバック処理が行われる場合の説明図である。
実験例４では、実施例２の電力変換器１を使用して、負荷電流ｉ_１のフィードバック制御によりサージ電圧が低減されることを確認する実験を行った。実験例４は、主回路電圧、インダクタンス６、抵抗７は実験例１と同様にした。また、実験例４では、ＰＷＭ制御により、ゲートドライバ１１がオンの期間とオフの期間との比率を、前半は２０％：８０％とし、後半は８０％：２０％とした。したがって、図８Ａ、図８Ｂに示すように、前半は負荷電流が小さく、後半は負荷電流が大きくなる。また、実験例４では、電流閾値を、一例として、ｉ_ａ＝１．８［Ａ］に設定した。実験結果を図８に示す。

図８Ａにおいて、実験例４では、負荷電流ｉ_１が電流閾値ｉ_ａよりも大きくなっても、フィードバック処理がされない場合、図８Ａに示すように、高いサージ電圧６１が発生する。一方、図８Ｂにおいて、負荷電流ｉ_１が電流閾値ｉ_ａよりも大きくなった場合に、フィードバック処理が行われる場合は、サージ電圧６１の高さが、図８Ａに比べて抑えられる。よって、実施例２の方法で、サージ電圧が低減されることが確認された。

（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ012）を下記に例示する。
（Ｈ01）前記実施例において、半導体パワーデバイス（主回路のスイッチング回路３）として、ＩＧＢＴを使用することが望ましいが、これに限定されない。MOSFET、MESFET、JFET、HEMT、IEGT等、使用可能な任意の構成を使用可能である。また、これらの半導体パワーデバイスを構成する半導体材料としては、シリコン（Si）だけでなく、炭化シリコン（SiC）、窒化ガリウム（GaN）、ヒ化ガリウム（GaAs）、AlGaAs、ダイヤモンド、酸化ガリウム（GaO）等を使用することが可能である。

（Ｈ02）前記実施例において、スイッチング素子１２ａ，１２ｂとして、ｐＭＯＳとｎＭＯＳとを組み合わせた構成を例示したがこれに限定されない。例えば、２つのｎＭＯＳを使用したり、２つのｐＭＯＳを使用する構成とすることも可能である。また、ＭＯＳＦＥＴに限定されず、スイッチングが可能な任意の素子を使用可能である。さらに、ＭＯＳＦＥＴの数も２つに限定されず、使用目的等に応じて増減することも可能である。
（Ｈ03）前記実施例において、ゲードドライブ回路１２の数として、６３個を例示したが、これに限定されない。用途や費用、仕様等に応じて、２以上の任意の数とすることが可能である。なお、本願発明は、ゲートドライブ回路１２の数が多いほど（信号３５ａのｂｉｔ数が大きくなるほど）、効果が高くなる。

（Ｈ04）前記実施例において、各手段３１〜３５、３２′、３５′、５２〜５４を、ドライバ制御回路２１として、ＦＰＧＡの１チップで構成したものを例示したが、これに限定されない。ＦＰＧＡ以外の回路構成（例えば、ＤＳＰ（デジタルシグナルプロセッサ）、マイクロコンピュータ、ＣＰＵ等）や２以上のチップ（集積回路）で構成することも可能である。
（Ｈ05）前記実施例２において、パルスパターンの時間変化の推移（プロファイル）を記憶させる構成を例示したが、実施例１においてもスイッチングの前後の予め設定された期間のオン、オフする個数を記憶させることも可能である。

（Ｈ06）前記実施例２において、電流閾値ｉ_ａとして予め設定された値を使用する構成を例示したが、これに限定されない。例えば、判別値として、電流閾値ではなく、関数を使用することも可能である。
（Ｈ07）前記実施例において、第２のＩＧＢＴ３ｂのゲート（Ｇ）とエミッタ（Ｅ）とを電気的に接続する構成を例示したが、これに限定されない。例えば、第２のＩＧＢＴ３ｂのゲート（Ｇ）とエミッタ（Ｅ）との間にも、ゲートドライブ回路１２を設け、ゲートドライバの制御信号生成手段３５から信号３５ａを入力して制御する構成とすることも可能である。なお、ゲートドライブ回路１２を、各ＩＧＢＴ３ａ，３ｂに対して１つずつ設けた場合、第１のＩＧＢＴ３ａと第２のＩＧＢＴ３ｂとが同時にオンになると、短絡してしまい、故障してしまう。よって、ゲートドライブ回路１２が同時にオンにならないように、一方がオンになる前に、両方が同時にオフになっている期間、いわゆるデッドタイムを設定することが望ましい。すなわち、２つのゲートドライブ回路１２が同時にオフになる期間が発生するように、ゲートドライバの制御信号生成手段３５から信号３５ａを出力することで、デッドタイムを確保可能である。

（Ｈ08）前記実施例２において、フィードバック処理を行う場合に、サージ電圧が低減されるようにパルスパターンの設定を行い、スイッチング損失（スイッチング期間の長さ）よりもサージ電圧の低減を優先する構成を例示したがこれに限定されない。例えば、スイッチング損失の上限を制限し、スイッチング損失が上限を超えない範囲でサージ電圧が低減されるようにパルスパターンを設定する構成とすることも可能である。他にも、回路に流れる電流値に応じてデッドタイムを優先してパルスパターンを設定する構成とすることも可能である。
（Ｈ09）前記実施例において、負荷電流によらずサージ電圧を一定にするため、逐次パルスパターンを変更する制御や、同じくスイッチング損失を一定にする制御を行うことも考えられる。また、デッドタイムについて、フィードバック値に応じて、デッドタイムが最小になるように動作させるようにすることも可能である。

（Ｈ010）前記実施例２において、負荷電流をパラメータとして、フィードバック処理を実行する構成を例示したが、これに限定されない。例えば、負荷電圧や半導体パワーデバイスの端子間電圧、コモンモード電圧、漏れ電流、サージ電圧、あるいは、これらの組み合せとすることも可能である。なお、これらのパラメータを使用する場合は、使用するパラメータ、フィードバック値に応じた閾値を用いる必要がある。
（Ｈ011）前記閾値は、１つの値に限定されない。例えば、２つの閾値ＡとＢ（Ａ＞Ｂ）を設定した場合、フィードバック値のパラメータが、Ａ以上、ＡとＢの間、Ｂ以下の３つに分けられて判断され、各々に対応して記憶されたパルスパターンを出力することが可能である。ここでは閾値が２つの場合を例示したが、閾値は３つ以上に設定することも可能である。
（Ｈ012）前記実施例において、ゲートドライバが半導体パワーデバイスをオン時の電圧として１５Ｖ、オフ時の電圧として０Ｖを例示したが、これに限定されない。例えば、一方が正の電圧で他方が負の電圧とすることが可能である。

２…ゲート駆動装置、
３…半導体パワーデバイス、
３ａ，３ｂ…絶縁ゲートバイポーラトランジスタ、
１２…ゲートドライブ回路、
１２ａ…第１の切替素子，ｐ型のＭＯＳＦＥＴ、
１２ｂ…第２の切替素子，ｎ型のＭＯＳＦＥＴ、
２１…回路、
２３ａ…入力信号、
３１…入力手段、
３２…記憶手段、
３５…信号生成手段、
３５ａ…切替素子のオン・オフを制御する信号、
５１…検知手段、
４１，６１…サージ電圧、
ｉ_１…負荷電流、
ｉ_ａ…判別値、
Ｖ１…第１の電圧、
Ｖ２…第２の電圧。

Claims (4)

1. 半導体パワーデバイスのオン・オフを制御するゲートドライブ回路であって、第１の切替素子と、第２の切替素子と、を有し、前記第１の切替素子がオン且つ前記第２の切替素子がオフの場合に前記半導体パワーデバイスをオンにするゲート電圧を出力すると共に、前記第１の切替素子がオフ且つ前記第２の切替素子がオンの場合に前記半導体パワーデバイスをオフにするゲート電圧を出力するゲートドライブ回路と、
   前記半導体パワーデバイスのオン・オフを切り替える入力信号が入力される入力手段と、
   並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、複数の前記ゲートドライブ回路の中でオン・オフにする個数を前記半導体パワーデバイスの特性に応じて予め記憶する記憶手段と、
   並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路における第１の切替素子および第２の切替素子のいずれか一方をオンにし且つ他方をオフにする信号を生成する信号生成手段であって、前記入力信号に応じて前記記憶手段に記憶された個数に基づいた前記切替素子のオン・オフを制御する信号を生成する前記信号生成手段と、
   を備えたことを特徴とするゲート駆動装置。
2. 前記入力手段と前記記憶手段と前記信号生成手段とが設定された回路、
   を備えたことを特徴とする請求項１に記載のゲート駆動装置。
3. 前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、予め設定された期間における前記ゲートドライブ回路の中でオン・オフにする個数の時間的な推移を予め記憶する記憶手段、
   を備えたことを特徴とする請求項１または２に記載のゲート駆動装置。
4. 前記半導体パワーデバイス、電力変換回路または負荷の動作状況を検知手段を用いて検知し、前記記憶手段および前記信号生成手段にフィードバックさせることを特徴とする請求項１ないし３のいずれかに記載のゲート駆動装置。

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