JP2000022511A - パワートランジスタ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチングに伴う発生ノイズを低減し、か
つ、電力損失も少なくして正確にオン・オフ時間を制御
する制御回路を得る。 【解決手段】 オン・オフ最終制御対象であるパワート
ランジスタの制御電流として、複数のミクロドライバの
出力を合成する構成とし、各ミクロドライバには出力を
制限する定電流制限回路を設け、各ミクロドライバのオ
ン・オフ時間を制御するミクロドライバ・スイッチング
パターン生成回路を備えた。パワートランジスタのゲー
ト側に抵抗を接続し、この抵抗を流れる制御電流により
発生する電圧を検出して、帰還してパワートランジスタ
のゲート電流を制御するための制御値を得るパワートラ
ンジスタ動作変化検出回路を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源回路や電動
機制御など電力分野において、ＭＯＳＦＥＴやＩＧＢＴ
といったパワートランジスタをスイッチングさせる制御
回路の構成に関するものである。

【０００２】

【従来の技術】従来のＩＧＢＴ等のパワートランジスタ
のオン・オフを制御する制御回路として、例えば、図９
に示すものがあった。即ち、パワートランジスタ６−１
のゲートの入力電流に抵抗を入れることでドライブを制
御するが、この抵抗は、オン時の電流を制御するＲ_ON抵
抗６−５、オフ時の電流を制御するＲ_OFF 抵抗６−６及
び共通に制御するＲ_G 抵抗６−７が設けられており、こ
れらの値を可変にして調整することでパワートランジス
タ６−１のスイッチング速度を調整する。これら抵抗と
して、Ｒ_ON抵抗６−５、Ｒ_OFF 抵抗６−６、Ｒ_G 抵抗６
−７の全てを使用するケース、Ｒ_ON抵抗６−５とＲ_OFF
抵抗６−６のみでＲ_G 抵抗６−７は省略するケース、Ｒ
_G 抵抗６−７のみでＲ_ON抵抗６−５とＲ_OFF 抵抗６−６
は省略するケースなど各種組み合わせをとることができ
る。

【０００３】この第１の従来例では、パワートランジス
タ６−１のゲートの入力電流に抵抗Ｒ_ON抵抗６−５、Ｒ
_OFF 抵抗６−６、Ｒ_G 抵抗６−７を入れることで、パワ
ートランジスタ６−１のゲート電流の電荷注入速度を抑
え、それによりスイッチング速度を鈍らせ、その結果、
パワートランジスタ６−１の電圧波形、電流波形の傾き
とサージ、オーバーシュートを押さえ込むことで、ＥＭ
Ｉノイズの放射を抑制していた。しかし、この方法で
は、スイッチング速度を鈍らせることは、即ち、スイッ
チング時間を長くすることであり、スイッチング自体の
スイッチングロス（電力損失）が大きくなる。

【０００４】第２の従来例として、富士電機のＨ９電気
学会半導体研究会論文ＳＰＣ−９７−７１「スイッチン
グ時のｄｉ／ｄｔを抑制するＩＧＢＴ用ゲート駆動回
路」掲載の方法がある。図１０に、その構成と制御方法
を示し、図１０（Ａ）は、ターンＯｎ時の制御回路を示
し、図１０（Ｂ）は、ターンＯｆｆ時の制御回路を示
す。図１０（Ａ）では、パワートランジスタ７−１のゲ
ート電流を制御するための抵抗として、Ｒ１ ７−１
１，Ｒ２ ７−１２，Ｒ３ ７−１３があり、Ｒ２７−
１２，Ｒ３ ７−１３は、ＳＷ３ ７−９，ＳＷ４ ７
−１０によって接続を切り換えられるようになってい
る。通常は、ＳＷ３ ７−９，ＳＷ４ ７−１０はＯｎ
し、Ｒ１ ７−１１，Ｒ２ ７−１２，Ｒ３ ７−１３
の並列抵抗値にてゲートへの電荷注入を行うが、ｄｉ／
ｄｔ制御を行うべきタイミングとして、パワートランジ
スタ７−１のスイッチング時のｄｉ／ｄｔ等をセンス抵
抗７−３や寄生インダクタンスＬＥ ７−２で検出し、
小電流時にはＳＷ４ ７−１０を小電流、かつ、ターン
Ｏｎ時にはＳＷ３ ７−９をＯｆｆして抵抗値を大きく
し、ゲートへの電荷注入量を抑えるよう動作する。

【０００５】また、図７（ｂ）では、Ｏｆｆ時のゲート
電流制御回路として、コンデンサＣ１ ７−２０、抵抗
Ｒ５ ７−１９、ＳＷ５ ７−１８が付加されており、
ターンＯｆｆ時にはＳＷ５ ７−１８がＯｎすることに
より、コンデンサＣ１ ７−２０に蓄積されている電荷
をパワートランジスタ７−１のゲートに注入し、ゲート
電荷引き抜きのタイミングを調整してスイッチング速度
を制御する。ＳＷ５７−１８をＯｎさせるタイミング
は、センス抵抗７−３や寄生インダクタンスＬＥ ７−
２にてターンＯｆｆ時の電流量やｄｉ／ｄｔを検出し、
大電流で、かつ、ターンＯｆｆ時のＡＮＤ条件でＳＷ５
７−１８をＯｎさせる。

【０００６】上記に示す第２の従来例では、パワートラ
ンジスタ７−１のゲート電荷注入に関してバイパスの経
路を設け、バイパスを開いたり閉じたりすることで、電
荷注入速度、電荷引き抜き速度を段階的に変化させるこ
とを目的としている。この場合、パワートランジスタ７
−１のゲートドライブスイッチングのタイミングに対し
てバイパス経路の開閉動作のスイッチングを±数十ｎｓ
のオーダで制御しなければならない。また、この最適な
ポイントをずらしてしまうと、ＥＭＩノイズを抑制でき
ない上に、パワートランジスタ７−１のスイッチング損
失をむやみに増すことになり、細かく制御する回路をわ
ざわざ入れたことで、回路全体のパフォーマンスを悪く
することになる。±数十ｎｓのオーダでスイッチングの
タイミングを制御する要求に対して、各ドライバ回路を
構成するトランジスタのプロセスばらつきにより、スイ
ッチングのタイミングが±数十ｎｓ単位でずれ、また、
周囲の電圧温度変化等に対しても同様の数十ｎｓ単位で
ばらつくために、ばらつきの累積で±百ｎｓ程度のばら
つきを見込まれるため、ゲート電流を微妙にコントロー
ルする最適なスイッチングポイントがずれてしまう。即
ち、パワートランジスタ７−１のスイッチングのタイミ
ングの制御の精度を高めて、いかなる状況下でもＥＭＩ
ノイズを抑制しながら、スイッチング損失も抑えた運転
を行うことは極めて困難である。パワートランジスタ７
−１のスイッチングのｄｉ／ｄｔ，ｄｖ／ｄｔの検出回
路を高速、高精度で構成できたとしても、ドライブのバ
イパス経路の開閉用の単一トランジスタのスイッチング
のタイミングを±数十ｎｓでコントロールすることは現
状では困難である。

【０００７】一方、パワートランジスタの動作変化を検
出し、従ってこれを帰還して制御する。検出回路とし
て、第３の従来例の図１１ないし図１２の検出回路があ
る。上記第２の従来例である「スイッチング時のｄｉ／
ｄｔを抑制するＩＧＢＴゲート駆動回路」（富士電機）
は、図１１（Ａ）のように、パワートランジスタＩＧＢ
Ｔの過電流検出用ｓｅｎｓｅ端子を抵抗に接続して、そ
の両端の電圧をサンプルホールド回路を経由して得た検
出信号と、比較レベル入力とを比較するコンパレータに
よって、パワートランジスタのスイッチングＯｎとＯｆ
ｆを検出する。

【０００８】更に、高周波ノイズを落とすローパスフィ
ルタや傾き検出のハイパスフィルタやサンプルホールド
回路を接続して、安定化した検出信号をコンパレータに
供給することも考えられている。図１１（Ｂ），（Ｃ）
は、その例である。このＩＧＢＴのｓｅｎｓｅ端子によ
る検出では、スイッチング時の大電流のＯｎ／Ｏｆｆ動
作により、かなり大きい高周波電圧ノイズがｓｅｎｓｅ
端子に出てくるため、本来検出したいスイッチングの電
流、もしくは、電圧の傾きｄｉ／ｄｔ，ｄｖ／ｄｔを正
確に把握することは、漏洩電流などとも絡んだ高出力の
高周波ノイズに埋もれてしまい、その対策としてｓｅｎ
ｓｅ端子の電圧信号に対してローパスフィルタなどのフ
ィルタリング処理を行っても、この高周波ノイズの出力
が大きくて除去しきれない。従って、正確なパワートラ
ンジスタの電流又は電流変化の検出をすることは困難で
ある。

【０００９】または、第４の従来例としてのＨ９電気学
会全国大会８５７「可飽和リアクトルを用いたサージ電
圧抑制ゲート駆動回路」（富士電機）、Ｈ９電気学会全
国大会８５８「ｄｉ／ｄｔ抑制ゲート駆動回路の動作特
性」（富士電機）によると、図１２（Ａ），（Ｂ）に示
す検出回路が示されている。即ち、パワートランジスタ
のエミッタと還流ダイオード端子の間にインダクタンス
Ｌを持つコイル、もしくは、可飽和リアクトルを挿入し
て、Ｌｄｉ／ｄｔ＝ｖでコイル両端電圧発生からパワー
トランジスタのスイッチングのＯｎ側のｄｉ／ｄｔ，ｄ
ｖ／ｄｔを検出する。また、パワートランジスタのエミ
ッタ端子にごく僅かなインダクタンスＬ成分を付加する
か、またはエミッタ端子の配置のバスバー配線に自然に
寄生するインダクタンスＬ成分による電圧発生からパワ
ートランジスタのスイッチングのＯｆｆ側のｄｉ／ｄ
ｔ，ｄｖ／ｄｔを検出する。

【００１０】従来のパワートランジスタへインダクタン
スを持ったコイルやリアクトルやバスバーの寄生インダ
クタンスから、当該ｄｉ／ｄｔ，ｄｖ／ｄｔを検出する
構成によると、ＩＧＢＴｓｅｎｓｅ端子の電圧電流から
検出する構成と同様に、パワートランジスタの出力電圧
電流変化の一瞬だけを捉えるので、パワートランジスタ
の製品ばらつきによるスイッチングタイミングばらつ
き、ドライブ回路の製造ばらつき、パワートランジスタ
動作周辺温度によるスイッチングタイミングばらつき、
パワートランジスタ動作電源電圧変動によるスイッチン
グタイミングばらつき等があるため、それを帰還して制
御したとしても、パワートランジスタの安定したオン・
オフ制御が保証されず、また、必要なタイミングより数
十ｎｓ遅れた制御しか行えない。

【００１１】

【発明が解決しようとする課題】第１の従来例では、ス
イッチング時間が長くなり、かつ、電力損失が大きくな
るという課題があった。また、第２の従来例では、パワ
ートランジスタのゲート電荷の注入と引き抜きをバイパ
ス経路の開閉操作で制御しているが、ドライバ自体が大
きなものであり、ばらつきが大きくて正確なタイミング
制御できないという課題があった。更に、第３の従来例
では、パワートランジスタの出力電圧電流変化の一瞬だ
けを捉えるので、実際の製品としてはあまりにばらつき
が大きく、低温動作時にはよくても、高温動作時には動
作が完了してしまう不具合があったり、必要なタイミン
グより数十ｎｓ遅れた検出信号しか得られない等の課題
があった。即ち、大容量のＩＧＢＴｓｅｎｓｅ端子の電
圧電流を検出する場合、本格的なＯｎ／Ｏｆｆ動作が始
まった一瞬だけを捉えて制御しようとしても、検出の応
答時間とドライブ回路の制御時間に余裕がなく、僅か百
ｎｓ未満で電圧電流の検出からドライブ回路の制御まで
を行う必要があり、回路設計上の制約が多く、特に、大
容量のパワートランジスタの短時間Ｏｎ／Ｏｆｆ制御
は、非常に困難であるという課題があった。また、可飽
和リアクトルやバスバーの寄生Ｌを拾う方法では、パワ
ートランジスタ素子モジュールの中に、それらの高耐圧
大電流仕様の要素を埋め込む必要があり、コストアップ
となり、更に、パワートランジスタ素子製造の段階で組
み込む必要があるという課題もあった。

【００１２】この発明は、上記の課題を解決するために
なされたもので、パワートランジスタのスイッチング制
御電流を抑えて周囲へのノイズを低減し、かつ、パワー
トランジスタへの電荷の注入、引き抜きのタイミングが
正確な、更に、スイッチングタイミングのばらつきがあ
るパワートランジスタであっても、スイッチング状態を
確実に捉えて以後の制御が可能なパワートランジスタ制
御回路を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るパワート
ランジスタ制御回路は、オン・オフ最終制御対象である
パワートランジスタの制御電流として、複数のミクロド
ライバの出力を合成する構成とし、各ミクロドライバに
は出力を制限する定電流制限回路を設け、各ミクロドラ
イバのオン・オフ時間を制御するミクロドライバ・スイ
ッチングパターン生成回路を備えた。

【００１４】また更に、ミクロドライバ・スイッチング
パターン生成回路は、制御対象の各ミクロドライバのオ
ン・オフ時間を少なくとも１つは他と異なる時間に設定
して、最終制御対象であるパワートランジスタの制御電
流を抑えた。

【００１５】また更に、各ミクロドライバは、最終制御
対象のパワートランジスタに対して電荷の注入・引き抜
きを行う相補トランジスタ接続とした。

【００１６】また更に、ミクロドライバ・スイッチング
パターン生成回路は、制御対象の各ミクロドライバの出
力が注入・引き抜き・ハイインピーダンスのいずれかに
なるよう設定して、組み合わせて最終制御対象であるパ
ワートランジスタの制御電流を抑えた。

【００１７】また更に、複数のミクロドライバと、ミク
ロドライバ・スイッチングパターン生成回路とを同一の
集積回路とし、ミクロドライバ・スイッチングパターン
生成回路から各ミクロドライバへの制御線の長さを略同
一長とした。

【００１８】または、オン・オフ最終制御対象であるパ
ワートランジスタのゲート電流を時間的に変化させて制
御する構成において、パワートランジスタのゲート側に
抵抗を接続し、この抵抗を流れる制御電流により発生す
る電圧を検出して、帰還してパワートランジスタのゲー
ト電流を制御するための制御値を得るパワートランジス
タ動作変化検出回路を備えた。

【００１９】また更に、パワートランジスタ動作変化検
出回路は、検出した制御電流に基づく電圧を積分して駆
動電圧レベル相当に変換してパワートランジスタのオン
・オフを検出するための積分回路を設けた。

【００２０】また更に、最終制御対象のパワートランジ
スタのゲート側に抵抗を接続し、この抵抗を流れる制御
電流により発生する電圧を検出するパワートランジスタ
動作変化検出回路を備え、ミクロドライバ・スイッチン
グパターン生成回路は、パワートランジスタ動作変化検
出回路が検出した電圧により制御対象の各ミクロドライ
バのオン・オフ制御をするようにした。

【００２１】

【発明の実施の形態】実施の形態１．本実施の形態にお
けるパワートランジスタ制御回路を説明する。即ち、図
１の構成において、パワートランジスタ１−１４をドラ
イブするトランジスタとして、１つだけではパワートラ
ンジスタをドライブするのに十分な能力はないが、スイ
ッチングのタイミングとしてはプロセスばらつき、周囲
の温度、電源電圧変動に対して±ｌｎｓ程度のばらつき
しかない高速スイッチングの１つのペアを構成している
小ドライブ能力トランジスタ１−２３，１−２４を複数
個並列接続する。このトランジスタのことを以後、小駆
動Ｔｒと記述し、これを出力電流が加算されて該当パワ
ートランジスタをドライブするのに十分な能力となる個
数、並列に用いる。その際、小駆動Ｔｒの保護と制御動
作の安定化のために、ドライブ回路のプラス電源側とマ
イナス電源側の両方に一定電流以上を流さないようにす
る定電流制御回路１−２１，１−２２を挿入する。そし
て、小駆動Ｔｒのドライブ命令を伝達する信号線＃１
１−５，＃２ １−６，・・・，＃ｎ １−７の信号に
よって、 （１）（小駆動Ｔｒ１−２３Ｏｎ・・・小駆動Ｔｒ１−
２４Ｏｆｆ・・・出力ハイ） （２）（小駆動Ｔｒ１−２３Ｏｆｆ，・・・小駆動Ｔｒ
１−２４Ｏｎ・・・出力ロー） （３）（小駆動Ｔｒ１−２３Ｏｆｆ・・・小駆動Ｔｒ１
−２４Ｏｆｆ・・・出力ハイインピーダンス） の３種類の駆動方式で駆動可能なプリドライバ回路１−
２５によって構成される回路ブロックをミクロドライバ
として用意する。

【００２２】そして、これらミクロドライバ＃１ １−
９，＃２ １−１０，＃ｎ １−１１をｎ個でミクロド
ライバ集合ドライバ部１−８を構成し、各ミクロドライ
バへのスイッチング信号伝達配線を等長となるように信
号線＃１ １−５，＃２ １−６，・・・，＃ｎ １−
７をレイアウトする。こうすることで、製造と動作ばら
つきが少ないミクロドライバという小さいドライブ能力
の駆動要素を集めて、スイッチングの信号伝達ばらつき
を抑制して、スイッチングのプロセスばらつき、温度／
電圧変動ばらつきを数ｎｓ以下に抑制できる。小駆動Ｔ
ｒとは、ＣＭＯＳ，Ｂｉｐｏｌａｒ等によるトランジス
タである。このように、小駆動Ｔｒの個数を増やしたり
減らしたりして、スイッチングばらつきを±数ｎｓに抑
えて、かつ、大容量のパワートランジスタから小容量の
パワートランジスタまで任意のゲート電荷を制御可能な
パワートランジスタ制御回路が得られる。

【００２３】図２，図３，図４，図５は、図１における
ミクロドライバの個数を４個で構成した場合の、各ミク
ロドライバ信号線制御部＃１〜＃４内のパターン設定レ
ジスタ部の設定例を示す図である。本説明においては、
ｎ＝４の場合を例として説明しているが、ｎは４も含め
て当然２以上のいろいろな数をとることが可能である。

【００２４】次に、このように構成された制御回路の動
作を説明する。ここでは、各ミクロドライバ信号線制御
部＃１〜＃４のパターン設定レジスタ部のレジスタ設定
を、図２のように設定しているとする。最初に、ドライ
ブ信号がカプラなどによるドライブ信号伝達回路１−１
５から送られてきて、各ミクロドライバ信号線制御部＃
１ １−２，＃２ １−３，〜＃ｎ １−４に並列に取
り込まれる。各ミクロドライバ信号線制御部＃１，＃
２，＃ｎでは、設定レジスタ２−１，２−２，２−３，
２−４の設定表に従い、最初の０〜１００ｎｓはＯｎ、
次の１００〜２００ｎｓはハイインピーダンス、更に次
の２００〜３００ｎｓはＯｎ、それ以降は「＋」という
記号を読んで３００ｎｓ以後もＯｎというドライブ信号
が出力される。ミクロドライバ信号線制御部＃４の設定
レジスタは２−４のレジスタ設定に従い、最初の０〜１
００ｎｓはＯｎ、次の１００〜２００ｎｓもＯｎ、更に
次の２００〜３００ｎｓもＯｎ、それ以降は「＋」とい
う記号を読んで３００ｎｓ以後Ｏｎとして、ずっとＯｎ
として出力される。これら設定が信号線１−５，１−
６，１−７等を通して、ミクロドライバ＃１１−９，＃
２ １−１０，〜＃４ １−１１に伝えられ、その加算
出力１−２６によりパワートランジスタ１−１４のゲー
トへの電荷注入が行われる。即ち、最初の０〜１００ｎ
ｓは十分な電荷注入、次の１００〜２００ｎｓは注入量
が１／４に制限された少ない電荷注入、更に次の２００
〜３００ｎｓは十分な電荷注入、３００ｎｓ以後も十分
な電荷注入が行われる。こうすることで、急激すぎるパ
ワートランジスタのＯｎによるサージやオーバーシュー
トを抑制できる。

【００２５】パワートランジスタ１−１４のＯｆｆに関
しても同様のレジスタ設定２−１，２−２，２−３，２
−４により加算出力１−２６を得て、パワートランジス
タ１−１４のゲートからの電荷引き抜き動作を、最初の
０〜１００ｎｓは十分な電荷引き抜き、次の１００〜２
００ｎｓは引き抜き量が１／４に制限された少ない電荷
引き抜き、更に次の２００〜３００ｎｓは十分な電荷引
き抜き、それ以降は「−」という記号を読んで３００ｎ
ｓ以後も十分な電荷引き抜きとして平均化することで、
パワートランジスタのあまりに急激なＯｆｆ動作による
サージやオーバーシュートを注入時同様に抑制できる。

【００２６】各ミクロドライバ信号線制御部＃１〜＃４
のパターン設定レジスタ部１−１７のレジスタ設定を、
図３のように変更すると、Ｏｎの最初の０〜１００ｎｓ
は全体の半分の注入、次の１００〜２００ｎｓも全体の
半分量の注入、更に次の２００〜３００ｎｓも半分量の
注入とし、Ｏｆｆの動作時も同様となり、パワートラン
ジスタ１−１４のＯｎ／Ｏｆｆの両方の動作に関して、
フルのドライブ能力の半分でパワートランジスタ１−１
４のゲートへの電荷注入、電荷引き抜きを行う。こうし
て、パワートランジスタのあまりに急激なＯｎ／Ｏｆｆ
動作によるサージやオーバーシュートを抑制できる。

【００２７】また、各ミクロドライバ信号線制御部＃１
〜＃４のパターン設定レジスタ部１−１７のレジスタ部
を、図４のように変更すると、パワートランジスタ１−
１４のＯｎ／Ｏｆｆの両方の動作に関して、フルのドラ
イブ能力でパワートランジスタ１−１４のゲートへの電
荷注入、電荷引き抜きを行うことになる。

【００２８】また、各ミクロドライバ信号線制御部＃１
〜＃４のパターン設定レジスタ部１−１７のレジスタ設
定を、図５のように変更すると、パワートランジスタ１
−１４のＯｎ／Ｏｆｆの両方の動作に関して、１００ｎ
ｓ刻みから２５ｎｓ刻みに変更し、パワートランジスタ
１−１４のゲートへの電荷注入、電荷引き抜きを行うこ
とになる。この場合、注入、引き抜きのパターンもそれ
ぞれ全く別のパターンに設定しており、パワートランジ
スタのＯｎまたはＯｆｆ時に発生するサージやオーバー
シュートを確実に抑制できる。

【００２９】この構成、即ち、小駆動Ｔｒによるトラン
ジスタドライブ部と定電流制御回路の組み合わせ構成で
あるミクロドライバによれば、一部だけをＯｎにした
り、あるタイミングのみ一部だけＯｎ、他のタイミング
は全てＯｎなどの各種のバリエーションを実現できる。
それによって、パワートランジスタのスイッチングのサ
ージ、オーバーシュート、電圧電流傾きをコントロール
することが可能である。

【００３０】実施の形態２．本実施の形態においては、
パワートランジスタの動作状態を帰還して以後のサー
ジ、オーバーシュートの抑制を行う制御回路を説明す
る。図１の構成において、カプラなどによるドライブ信
号伝達回路１−１５からの信号と、パワートランジスタ
１−１４の電圧傾き検出部１−１２と、電流傾き検出部
１−１３からの検出信号の３つまたは少なくともその内
の２つを用いてパターン発生トリガ１−１６と、予め各
ミクロドライバの動作を設定したパターン設定レジスタ
部１−１７とでパターン発生部１−１８は、ドライブ信
号パターンを生成する。以後、各ミクロドライバ信号線
制御部＃１，＃２，・・・，＃ｎの組み合わせ回路部１
−１９から信号線＃１，＃２，・・・，＃ｎによってミ
クロドライバ＃１ １−９，＃２ １−１０，〜＃４
１−１１へのＯｎ／Ｏｆｆを個別に制御する。ドライブ
を数十ｎｓステップで変化させることで、パワートラン
ジスタ１−１４のスイッチングに関わるサージやオーバ
ーシュートやスイッチング電圧電流傾きを抑制する。

【００３１】この構成、即ち、各ミクロドライバ信号線
制御部を外部から設定可能なレジスタを持つパターン設
定レジスタ部とパターン発生部、更には、電圧傾き検出
部と電流傾き検出回路からの検出信号との信号の組み合
わせる構成として、実際のパワートランジスタの運転状
態に適応して、パワートランジスタのスイッチングのサ
ージ、オーバーシュート、電圧電流傾きをコントロール
可能にできる。

【００３２】実施の形態１におけるミクロドライバ集合
ドライバ部１−８と、ミクロドライバ・スイッチングパ
ターン生成回路集合部１−１を合わせて、パワートラン
ジスタドライブ制御回路１−２０として１つのＬＳＩ上
に集積することで、ドライブ回路を細かく分割すること
による部品数が増えるという短所がなくなり、かつ、信
号線＃１ １−５，＃２ １−６，〜＃ｎ １−７の長
さのばらつきをなくし、スイッチングのサージやオーバ
ーシュートを抑えつつ、高速なスイッチングや低スイッ
チングロスとした高機能なデバイスが得られる。

【００３３】実施の形態３．パワートランジスタの動作
状態を検出帰還して、以後のサージ等を抑制する検出・
抑制制御回路を説明する。この構成を示すものが図６で
ある。即ち、パワートランジスタ１−１４をＯｎまたは
Ｏｆｆ動作をさせるため、パワートランジスタのゲート
入力に対して１−２６の電荷の注入、もしくは、引き抜
き動作が行われる。パワートランジスタ１−１４のゲー
ト入力とパワートランジスタドライブ回路３−２４の出
力の間にゲート抵抗を挿入すると、その２つの端点、も
しくは、ゲート抵抗の構成を２素子以上で構成し、その
内の１素子のゲート抵抗＃２ ３−２２の２つの端点３
−３０と３−３１には、ゲート抵抗を流れた電流に比例
して電圧が発生する。ゲート抵抗３−２２は相対的に小
さい抵抗値とし、対して抵抗３−４０，３−４１は十分
大きい抵抗値とすることで、ドライブ回路３−２４とパ
ワートランジスタ１−１４の動作に影響を与えることな
く、この２つの端点の間に発生する電位差を利用でき
る。このように、当該パワートランジスタ１−１４のゲ
ートへの電荷注入、引き抜きの状態をモニタして、当該
パワートランジスタの動作が検出できる。図６におい
て、パワートランジスタｄｉ／ｄｔ，ｄｖ／ｄｔ検出回
路３−１がこの検出値を得て、ドライブ回路３−２４に
帰還制御をする。図７は、図６で示す回路動作を説明す
るために、図６の主な各回路ブロックの信号出力の変化
を時間経過とともに示した図である。図７の（Ａ）〜
（Ｇ）は、図６の図中に同記号を付して対応信号を示し
てある。

【００３４】次に、このように構成された制御回路の動
作を説明する。ここでは、パワートランジスタとしてＩ
ＧＢＴを考える。もちろん、他の種類のものであっても
動作は同じである。カプラなどによるドライブ信号伝達
回路１−２３の出力波形が３−３４（図７（Ａ））のよ
うに変化して与えられたとき、ドライブ回路３−２４で
パワートランジスタとしてのＩＧＢＴ１−１４のゲート
に対してドライブ出力が与えられ、ＩＧＢＴ１−１４の
ゲート電流１−２６（図７（Ｂ））のように変化する。
このとき、抵抗３−４０，３−４１は十分に大きい抵抗
値であり、ドライブ回路１−２４とパワートランジスタ
１−２０の動作に影響を与えない。かつ、ゲート抵抗＃
２ ３−２２の両端点３−３０，３−３１の間にゲート
電流に基づく電位差が現れ、簡単なノイズフィルタ３−
１４，３−１５を経た出力３−１６，３−１７を入力と
して、差動増幅器３−２により出力３−１８（図７
（Ｃ））を得る。この電圧波形は、基本的に当該ＩＧＢ
Ｔゲート電流と相似な信号波形となる。

【００３５】この波形をそのまま用いてもよいのだが、
図６の構成では、この信号から積分回路３−３が差動増
幅器３−２の出力を時間積分した値を出力する。例え
ば、ＩＧＢＴのＯｎ動作のとき、この積分回路３−３の
出力は、当該ＩＧＢＴのゲートに注入された注入開始か
らの積算電荷量を正確に表す。従って、この積算ゲート
注入電荷量と、ＩＧＢＴが導通を開始すると考えられる
Ｏｎ側電荷注入レベル設定部３−６の設定値とが比較器
３−４で比較され、当該設定レベル４−１２を超える
と、比較器３−４の出力は変化する（図７（Ｄ））。こ
の変化信号を受けてパルス生成器３−８は、Ｏｎ側パル
ス幅設定部３−１０に予め設定したパルス幅に応じたパ
ルス幅を持つ信号を図７（Ｅ）の４−５に示すような信
号が出力される。このとき、出力制御部３−１２は、生
成された当該パルス信号を最終的に出力するかどうかを
外部状況から判断して切り換える動作を行い、３−３６
の信号としてドライブ回路３−２４のドライブ能力制限
信号生成器３−２５へ入力され、ＩＧＢＴのＯｎ動作時
のサージやオーバーシュートやスイッチング時間やスイ
ッチングロスを適宜制御して、結果として、当該ＩＧＢ
ＴのＯｎスイッチング過程を制御する。

【００３６】比較器３−５に入力されたＯｆｆ側信号
は、上記で述べたＩＧＢＴのＯｎ側スイッチング制御と
同様になる。即ち、当該ＩＧＢＴのＯｆｆ側のゲートの
電荷の引き抜き動作時には、比較器３−５、Ｏｆｆ側電
荷引き抜きレベル設定部３−７、パルス生成器３−９、
Ｏｆｆ側パルス幅設定部３−１１を通して出力制御部３
−１３を通って信号出力３−３７としてドライブ回路３
−２４のドライブ能力制限信号生成器３−２５へ入力さ
れる。ＩＧＢＴのＯｆｆ動作時のサージやオーバーシュ
ートやスイッチング時間やスイッチングロスも制御され
ることになる。なお、当該ＩＧＢＴが長時間にわたって
スイッチング動作をすると、積分回路３−３にＩＧＢＴ
のＯｎ／Ｏｆｆの電荷の差によるオフセットが累積され
てくるため、累積積分値ゼロレベル補正回路１−３２
は、積分回路出力信号波形２−４の２−１６で示される
ようなＩＧＢＴのＯｎ／ＯｆｆのＯｆｆの期間中のスイ
ッチング動作の影響の少ない時間帯に、毎回または何回
かに１回ゼロレベル補正動作を行う。こうして、積分回
路３−３がＩＧＢＴがＯｎする前には殆どゼロに近い信
号出力値から積算を開始するよう補正動作を行う。

【００３７】この構成によれば、従来のパワートランジ
スタへインダクタンスを持ったコイルやリアクトルやバ
スバーの寄生インダクタンスから当該ｄｉ／ｄｔ，ｄｖ
／ｄｔを検出する場合に比べ、高耐圧大電流素子を使う
ことなく、通常の小信号用電子デバイスのみで回路を構
成できる。このため、低コストが見込め、かつ、半導体
メーカ以外のパワートランジスタ利用者であっても組み
込みが可能である。

【００３８】更に、パワートランジスタの電荷注入引き
抜き量変化を積分してモニタする構成によれば、外来の
ノイズに強く、ゲートの電荷量をより正確に把握するこ
とで、ＩＧＢＴのＯｎ／Ｏｆｆタイミングを正確に評価
でき、かつ、ばらつきの小さい単位の小駆動Ｔｒをドラ
イブ配線を等長にレイアウトすることで、パワートラン
ジスタの製造プロセス、温度や電圧等によるスイッチン
グタイミングばらつき、ドライブ回路の製造ばらつき等
を全て吸収して積算した電荷注入、引き抜き量をモニタ
でき、その後の帰還制御に反映が可能である。また、図
８に示すように、図６における検出用ゲート抵抗＃２
３−２２の代わりに、ＣＴなどといった電流を検出する
ためのコイル５−１を当該ＩＧＢＴのゲート入力信号線
に巻き付けて使用することも可能である。

【００３９】図６のパワートランジスタｄｉ／ｄｔ，ｄ
ｖ／ｄｔ検出回路３−１の各部の具体的な構成として、
簡単なノイズフィルタ３−１４，３−１５は、抵抗とコ
ンデンサ、またはオペアンプと抵抗とコンデンサ、また
はトランジスタと抵抗とコンデンサで構成できる。ま
た、差動増幅器３−２、積分回路３−３、それぞれオペ
アンプと抵抗とコンデンサ、またはトランジスタと抵抗
とコンデンサで構成できる。また、累積積分値ゼロレベ
ル補正回路３−３２は、積分回路３−３の積分値を残す
働きをするコンデンサ素子の両端に、トランジスタと抵
抗を並列につなぎ、積分回路３−３のゼロレベル補正時
のタイミングで当該コンデンサ素子の両端につながれた
トランジスタをＯｎにして放電させ、当該コンデンサ素
子の蓄積電荷をゼロにして積分値をゼロクリアする構成
がとれる。また、比較器３−４，３−５は、コンパレー
タ素子、もしくは、トランジスタと抵抗とコンデンサと
ダイオードで構成できる。また、Ｏｎ側電荷注入レベル
設定部３−６、Ｏｆｆ側電荷引き抜きレベル設定部３−
７、パルス生成器３−８，３−９、Ｏｎ側パルス幅設定
部３−１０、Ｏｆｆ側パルス幅設定部３−１１は、各種
フリップフロップまたはトランジスタと抵抗とコンデン
サで構成できる。また、出力制御部３−１２，３−１３
も、トランジスタによる組み合わせ回路で実現できる。
更に、市販の個別の電子回路デバイスを組み合わせて、
またはＬＳＩ上にこれらの回路構成要素を展開して回路
を構成することができる。

【００４０】図６のパワートランジスタｄｉ／ｄｔ，ｄ
ｖ／ｄｔ検出回路３−１の各部の具体的な構成として、
差動増幅器３−２、積分回路３−３、累積積分値ゼロレ
ベル補正回路３−３２、比較器３−４，３−５、Ｏｎ側
電荷注入レベル設定部３−６、Ｏｆｆ側電荷引き抜きレ
ベル設定部３−７、パルス生成器３−８，３−９、Ｏｎ
側パルス幅設定部３−１０、Ｏｆｆ側パルス幅設定部３
−１１、出力制御部３−１２，３−１３の各構成要素回
路ブロックを、電圧電流の細かいレベルで動作するアナ
ログ回路でないハイ、ローといった２つの状態だけを取
り扱うディジタル論理回路によっても構成できる。

【００４１】

【発明の効果】この発明は、電流制限付きの出力電流加
算形式による複数のミクロドライバとスイッチングパタ
ーン生成回路を備えたので、パワートランジスタへの電
荷の注入、引き抜きタイミングがばらつきが少なく段階
的に最適に正確に制御でき、その結果として、スイッチ
ングサージを抑制できる効果がある。

【００４２】また更に、ミクロドライバとスイッチング
パターンによってスイッチング立ち上がりのみを鋭くす
ることで、スイッチング損失を抑制できる効果がある。

【００４３】また更に、ミクロドライバとスイッチング
パターンによって瞬間的にスイッチングを緩和させてや
ることで、高周波成分を減らし、ＥＭＩノイズを低減す
る効果がある。

【００４４】また更に、パワートランジスタのＯｎ／Ｏ
ｆｆタイミングをトランジスタの出力電圧や電流から直
接取らずにゲート端子電流検出で取り込むことで、大電
流スイッチング特有の漏洩電流などの外来ノイズからの
影響無しでＯｎ／Ｏｆｆを検出できる効果がある。

【００４５】また更に、パワートランジスタのＯｎ／Ｏ
ｆｆタイミングを出力電圧や電流からの瞬間的なタイミ
ングで検出せず、ゲート電流の積分の注入引き抜き電荷
量から判断する回路によって、より正確なＯｎ／Ｏｆｆ
タイミングを作ることができる効果がある。

【００４６】また更に、パワートランジスタのＯｎ／Ｏ
ｆｆタイミングを出力電圧や電流から瞬間的なタイミン
グで検出しないことは、パワートランジスタのゲート電
荷注入、引き抜き開始から監視することで、Ｏｎ／Ｏｆ
ｆ検出のための処理応答時間が出力を直接センスするよ
り長く取れることになり、この処理時間の余裕が検出回
路が少し複雑になっても出力を直接センスする場合のよ
うに、ノイズに埋もれた信号から高速の応答時間で検出
しなければならないのに比べて、回路の実現が容易とな
る効果がある。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるパワートラン
ジスタ制御回路の構成図である。

【図２】 実施の形態１におけるパターン設定レジスタ
部の設定レジスタの設定例を示す図である。

【図３】 実施の形態１におけるパターン設定レジスタ
部の設定レジスタの設定例を示す図である。

【図４】 実施の形態１におけるパターン設定レジスタ
部の設定レジスタの設定例を示す図である。

【図５】 実施の形態１におけるパターン設定レジスタ
部の設定レジスタの設定例を示す図である。

【図６】 本発明の実施の形態３におけるパワートラン
ジスタ制御回路の構成図である。

【図７】 図６の構成の装置の各部信号を示す図であ
る。

【図８】 実施の形態３におけるゲート電荷注入、引き
抜き検出回路の他の構成を示す図である。

【図９】 第１の従来例におけるパワートランジスタの
ドライブ回路構成図である。

【図１０】 第２の従来例におけるパワートランジスタ
のドライブ回路構成図である。

【図１１】 第３の従来例であるパワートランジスタ電
荷注入、引き抜き検出回路の構成図である。

【図１２】 第３の従来例であるパワートランジスタ電
荷注入、引き抜き検出回路の構成図である。

【符号の説明】 １−１ ミクロドライバスイッチングパターン生成回路
集合部、１−２ ミクロドライバ信号線制御部＃１、１
−３ ミクロドライバ信号線制御部＃２、１−４ ミク
ロドライバ信号線制御部＃ｎ、１−５ 信号線＃１、１
−６ 信号線＃２、１−７ 信号線＃ｎ、１−８ ミク
ロドライバ集合ドライバ部、１−９ ミクロドライバ＃
１、１−１０ ミクロドライバ＃２、１−１１ ミクロ
ドライバ＃ｎ、１−１２ 電圧傾き検出部、１−１３
電流傾き検出部、１−１４ パワートランジスタ、１−
１５ カプラなどによるドライブ信号伝達回路、１−１
６パターン発生トリガ部、１−１７ パターン設定レジ
スタ部、１−１８ パターン発生部、１−１９ 組み合
わせ回路部、１−２０ パワートランジスタドライブ制
御回路、１−２１，１−２２ 定電流制限回路、１−２
３，１−２４ 小駆動Ｔｒ、１−２５ 小駆動Ｔｒ駆動
用プリドライバ、１−２６ パワートランジスタゲート
電流（加算されたミクロドライバ出力側電流）、２−
１，２−２，２−３，２−４ パターン設定レジスタ部
のレジスタ設定値、３−１ パワートランジスタｄｉ／
ｄｔ，ｄｖ／ｄｔ検出回路、３−２ 差動増幅器、３−
３ 積分回路、３−４，３−５ 比較器、３−６ Ｏｎ
側電荷注入レベル設定部、３−７ Ｏｆｆ側電荷引き抜
きレベル設定部、３−８，３−９ パルス生成器、３−
１０ Ｏｎ側パルス幅設定部、３−１１ Ｏｆｆ側パル
ス幅設定部、３−１２，３−１３ 出力制御部、３−１
４，３−１５ 簡単なノイズフィルタ、３−１６，３−
１７ 簡単なノイズフィルタ信号出力、３−１８ 差動
増幅器信号出力、３−１９ 積分回路信号出力、３−２
１ ゲート入力抵抗＃１、３−２２ ゲート入力抵抗＃
２、３−２４ パワートランジスタのドライブ回路、３
−２５ ドライブ能力制限信号生成器、３−２６，３−
２７，３−２８ プリドライバ、３−３０，３−３１
ゲート抵抗＃２の両端における電圧信号、３−２２ 累
積積分値ゼロレベル補正回路、３−３３ 累積積分値ゼ
ロレベル補正回路入出力信号、３−３４，３−３５ カ
プラなどによるドライブ信号伝達回路の出力信号、３−
３６ パワートランジスタｄｉ／ｄｔ，ｄｖ／ｄｔ検出
回路のＯｎ側制御信号出力、３−３７ パワートランジ
スタｄｉ／ｄｔ，ｄｖ／ｄｔ検出回路のＯｆｆ側制御信
号出力、３−４０，３−４１ 抵抗、４−４ 積分回路
の信号出力例、４−５，４−６ パルス生成器の信号出
力例、４−７ パワーデバイスのコレクタエミッタ間電
圧波形例、４−８ パワーデバイスのコレクタ電流波形
例、４−１０ パワートランジスタがＯｎするのに十分
な電荷注入が行われたタイミング例、４−１１ パワー
トランジスタがＯｆｆするのに十分な電荷引き抜きが行
われたタイミング例、４−１２，４−１３ Ｏｎ側電荷
注入レベル設定値、４−１４ Ｏｎ側パルス幅設定値、
４−１５ Ｏｆｆ側パルス幅設定値、４−１６ 累積積
分値ゼロレベル補正回路の動作区間、４−１７ Ｏｎ動
作開始時までの積算注入電荷量、４−１８ Ｏｆｆ動作
開始時までの積算引き抜き電荷量、５−１ＣＴなどの電
流検出コイル、５−２，５−３ ＣＴなどの電流検出コ
イル両端の電流、５−４ パワートランジスタｄｉ／ｄ
ｔ，ｄｖ／ｄｔ検出回路、５−５ドライブ回路、５−６
カプラなどによるドライブ信号伝達回路、５−７ ゲ
ート抵抗。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H740 AA05 BA11 BA13 BB06 BC01 BC02 HH06 JA01 JB02 5J055 AX11 AX25 AX64 BX16 CX07 CX19 CX20 DX09 DX22 EX04 EX06 EX07 EX11 EY01 EY05 EY10 EY21 EZ00 EZ01 EZ07 EZ08 EZ09 EZ10 EZ14 EZ27 EZ33 FX04 FX07 FX12 FX18 FX32 GX02 GX04

Claims (8)

【特許請求の範囲】
1. 【請求項１】 オン・オフ最終制御対象であるパワート
   ランジスタの制御電流として、複数のミクロドライバの
   出力を合成する構成とし、 上記各ミクロドライバには出力を制限する定電流制限回
   路を設け、 上記各ミクロドライバのオン・オフ時間を制御するミク
   ロドライバ・スイッチングパターン生成回路を備えたこ
   とを特徴とするパワートランジスタ制御回路。
2. 【請求項２】 ミクロドライバ・スイッチングパターン
   生成回路は、制御対象の各ミクロドライバのオン・オフ
   時間を少なくとも１つは他と異なる時間に設定して、最
   終制御対象であるパワートランジスタの制御電流を抑え
   たことを特徴とする請求項１記載のパワートランジスタ
   制御回路。
3. 【請求項３】 各ミクロドライバは、最終制御対象のパ
   ワートランジスタに対して電荷の注入・引き抜きを行う
   相補トランジスタ接続としたことを特徴とする請求項１
   記載のパワートランジスタ制御回路。
4. 【請求項４】 ミクロドライバ・スイッチングパターン
   生成回路は、制御対象の各ミクロドライバの出力が注入
   ・引き抜き・ハイインピーダンスのいずれかになるよう
   設定して、組み合わせて最終制御対象であるパワートラ
   ンジスタの制御電流を抑えたことを特徴とする請求項１
   記載のパワートランジスタ制御回路。
5. 【請求項５】 複数のミクロドライバと、ミクロドライ
   バ・スイッチングパターン生成回路とを同一の集積回路
   とし、ミクロドライバ・スイッチングパターン生成回路
   から各ミクロドライバへの制御線の長さを略同一長とし
   たことを特徴とする請求項１記載のパワートランジスタ
   制御回路。
6. 【請求項６】 オン・オフ最終制御対象であるパワート
   ランジスタのゲート電流を時間的に変化させて制御する
   構成において、 上記パワートランジスタのゲート側に抵抗を接続し、該
   抵抗を流れる制御電流により発生する電圧を検出して、
   帰還して上記パワートランジスタのゲート電流を制御す
   るための制御値を得るパワートランジスタ動作変化検出
   回路を備えたことを特徴とするパワートランジスタ制御
   回路。
7. 【請求項７】 パワートランジスタ動作変化検出回路
   は、検出した制御電流に基づく電圧を積分して駆動電圧
   レベル相当に変換してパワートランジスタのオン・オフ
   を検出するための積分回路を設けたことを特徴とする請
   求項６記載のパワートランジスタ制御回路。
8. 【請求項８】 最終制御対象のパワートランジスタのゲ
   ート側に抵抗を接続し、該抵抗を流れる制御電流により
   発生する電圧を検出するパワートランジスタ動作変化検
   出回路を備え、 ミクロドライバ・スイッチングパターン生成回路は、上
   記パワートランジスタ動作変化検出回路が検出した電圧
   により制御対象の各ミクロドライバのオン・オフ制御を
   することを特徴とする請求項２記載のパワートランジス
   タ制御回路。