JP6096681B2 - 三相インバータ回路及びドライバ回路 - Google Patents

Description

本発明の実施形態は、三相インバータ回路及びドライバ回路に関する。

ＧａＮ（Gallium Nitride）やＳｉＣ（Silicon Carbide）などに代表されるワイドバンドギャップ半導体を含むスイッチング素子をブリッジ回路部に用いた三相インバータ回路がある。ワイドバンドギャップ半導体を含むスイッチング素子の多くは、ノーマリオン特性を示す。ノーマリオン特性のスイッチング素子の場合、オン状態からオフ状態に切り替えるために、スイッチング素子の制御電極（例えばゲート電極）に負の電圧を供給する必要がある。このため、ノーマリオン特性のスイッチング素子を用いた三相インバータ回路では、負の電圧を供給可能なドライバ回路が必要となる。こうした三相インバータ回路及びドライバ回路において、回路の大型化や複雑化を抑制することが望まれる。

特開２０１２−１１０２０５号公報

本発明の実施形態は、回路の大型化や複雑化を抑制しつつ、負の電圧を供給可能とする三相インバータ回路及びドライバ回路を提供する。

本発明の実施形態によれば、ブリッジ回路部と、ドライバ回路と、を備えた三相インバータ回路が提供される。前記ブリッジ回路部は、一対の入力端子と、前記一対の入力端子の間に三相ブリッジ接続された３つのハイサイドスイッチ及び３つのロウサイドスイッチと、前記３つのハイサイドスイッチのそれぞれのオン・オフを制御する３つの第１制御回路と、前記３つのロウサイドスイッチのそれぞれのオン・オフを制御する３つの第２制御回路と、３つの出力端子と、を含み、前記３つのハイサイドスイッチ及び前記３つのロウサイドスイッチのそれぞれのオン・オフにより、前記一対の入力端子から入力される直流電力を三相交流電力に変換し、前記三相交流電力を前記３つの出力端子から出力する。前記ドライバ回路は、制御用電源と、ブートストラップ回路と、スイッチング素子と、信号生成回路と、を含む。前記制御用電源は、低電位側の前記入力端子と電気的に接続された陽極と、前記３つの第２制御回路のそれぞれと電気的に接続された陰極と、を含み、低電位側の前記入力端子の基準電圧よりも低い直流の制御電圧を前記３つの第２制御回路に供給する。前記ブートストラップ回路は、前記ブリッジ回路部の相毎に設けられた３つのコンデンサを含む。前記３つのコンデンサのそれぞれは、前記第１制御回路と電気的に接続された一端と、前記ハイサイドスイッチと前記ロウサイドスイッチとの接続ノードに接続された他端と、を含む。前記スイッチング素子は、前記３つのコンデンサのそれぞれの前記一端と、前記制御用電源の前記陰極と、の間に電気的に接続される。前記信号生成回路は、前記３つのロウサイドスイッチのそれぞれがオン状態の時に、前記スイッチング素子をオン状態にし、前記３つのロウサイドスイッチのいずれかがオフ状態の時に、前記スイッチング素子をオフ状態にする切替信号を生成する。前記ドライバ回路は、前記スイッチング素子をオン状態にした時に、前記接続ノードの電圧よりも低い電圧を前記３つのコンデンサに充電し、前記３つのコンデンサに充電された前記電圧を前記３つの第１制御回路に供給する。

第１の実施形態に係る三相インバータ回路を模式的に表す回路図である。 第１の実施形態に係る三相インバータ回路の動作の一例を模式的に表すタイミングチャート図である。 第２の実施形態に係る三相インバータ回路を模式的に表す回路図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る三相インバータ回路を模式的に表す回路図である。
図１に表したように、三相インバータ回路１０は、ブリッジ回路部１２と、ドライバ回路１４と、を備える。

ブリッジ回路部１２は、一対の入力端子２０ａ、２０ｂと、第１〜第３の３つのハイサイドスイッチ２１ａ〜２１ｃと、第１〜第３の３つのロウサイドスイッチ２２ａ〜２２ｃと、ハイサイド側の３つの第１制御回路２３ａ〜２３ｃと、ロウサイド側の３つの第２制御回路２４ａ〜２４ｃと、３つの出力端子２５ａ〜２５ｃと、を含む。

各入力端子２０ａ、２０ｂには、図示を省略した直流電源が接続される。各出力端子２５ａ〜２５ｃには、図示を省略した交流負荷が接続される。三相インバータ回路１０は、直流電源から入力された直流電力を三相交流電力に変換し、各出力端子２５ａ〜２５ｃに接続された交流負荷に三相交流電力を出力する。例えば、三相インバータ回路１０を太陽光発電用のパワーコンディショナに用いた場合、直流電源は、太陽電池パネルであり、交流負荷は、電力系統である。直流電源及び交流負荷は、これに限ることなく、任意の電源及び負荷でよい。

ドライバ回路１４は、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのオン・オフを切り替えるための電圧を各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃに供給する。また、各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃのそれぞれには、制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏが入力される。各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、ドライバ回路１４から供給される電圧及び各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏを基に、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのオン・オフを切り替える。

各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏは、例えば、ロウ電位（例えば０Ｖ）とハイ電位（例えば５Ｖ）との間で変化するパルス信号である。各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、例えば、各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏのロウ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオンにし、ハイ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオフにする。これとは反対に、各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏのロウ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオンにし、ハイ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオンにしてもよい。

三相インバータ回路１０のブリッジ回路部１２は、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのオン・オフにより、直流電力を三相交流電力に変換する。なお、各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏは、外部から入力してもよいし、三相インバータ回路１０の内部で生成してもよい。

入力端子２０ａは、高電位側の端子であり、入力端子２０ｂは、低電位側の端子である。入力端子２０ａは、例えば、電源電圧ＶＤＣに設定される。電源電圧ＶＤＣは、例えば、６００Ｖである。入力端子２０ｂは、例えば、接地電圧ＧＮＤ（０Ｖ）に設定される。入力端子２０ｂの電圧（電位）は、接地電圧ＧＮＤに限ることなく、入力端子２０ａの電位よりも低い任意の電圧（基準電圧）でよい。このように、入力端子２０ａの電圧は、入力端子２０ｂの電圧よりも高く設定される。以下では、入力端子２０ｂの基準電圧を接地電圧ＧＮＤとして説明を行う。

各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃには、ＦＥＴ（Field effect transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、または、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体スイッチング素子が用いられる。各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃは、一対の主電極と、制御電極と、を含む。例えば、主電極の一方は、ドレインであり、主電極の他方は、ソースであり、制御電極は、ゲートである。各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃでは、制御電極に印加する電圧によって、各主電極間に流れる電流が制御される。

ここで、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃの「オン状態」とは、各主電極間に電流が流れる状態であり、「オフ状態」とは、各主電極間に流れる電流が、オン状態よりも小さい状態である。オフ状態では、例えば、各主電極間に実質的に電流が流れない。オフ状態では、例えば、電力の変換処理に実質的に影響を及ぼさない程度の微小な電流が各主電極間に流れていてもよい。オン状態は、換言すれば、第１状態であり、オフ状態は、各主電極間に流れる電流が第１状態よりも小さい第２状態である。

各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃは、ＧａＮ、ＳｉＣまたはダイヤモンドなどのワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体を含むスイッチング素子は、シリコン半導体を含むスイッチング素子に比べて、高速スイッチングや低オン抵抗などの優れた特性を示す。

また、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのそれぞれは、低電位側の主電極の電位よりも低い電圧を制御電極に印加した時に、オン状態からオフ状態に変化するデプレッション型である。換言すれば、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃは、制御電極の電位が、低電位側の主電極の電位と実質的に同じ（例えば０Ｖ）でも、各主電極間に電流が流れるノーマリオン特性を有する。各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃは、例えば、ノーマリオン型のｎチャネルＦＥＴである。

各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃでは、制御電極の電位を低電位側の主電極の電位よりも低くした時に、オン状態からオフ状態に切り替わる。すなわち、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃでは、低電位側の主電極の電位を基準とした時に、制御電極に対して負の電圧を印加することにより、オン状態からオフ状態に切り替わる。各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃの閾値電圧は、例えば、−１０Ｖ程度である。各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃは、例えば、制御電極に負の電圧を印加することによってオン・オフが切り替わる任意の半導体スイッチング素子でよい。

各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのそれぞれには、ダイオードが接続される。各ダイオードは、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのそれぞれの一対の主電極に対して並列に接続される。また、各ダイオードの順方向は、各主電極間に流れる電流の方向に対して逆向きに設定される。すなわち、各ダイオードは、いわゆる還流ダイオードである。

第１ハイサイドスイッチ２１ａの一方の主電極は、高電位側の入力端子２０ａと電気的に接続される。第１ロウサイドスイッチ２２ａの一方の主電極は、第１ハイサイドスイッチ２１ａの他方の主電極と電気的に接続される。第１ロウサイドスイッチ２２ａの他方の主電極は、低電位側の入力端子２０ｂと電気的に接続される。すなわち、第１ハイサイドスイッチ２１ａ及び第１ロウサイドスイッチ２２ａは、入力端子２０ａ、２０ｂの間に直列に接続される。換言すれば、第１ハイサイドスイッチ２１ａは、一対の入力端子２０ａ、２０ｂの間に接続され、第１ロウサイドスイッチ２２ａは、第１ハイサイドスイッチ２１ａと低電位側の入力端子２０ｂとの間に接続される。

第２ハイサイドスイッチ２１ｂ及び第２ロウサイドスイッチ２２ｂも、同様に、入力端子２０ａ、２０ｂの間に直列に接続される。また、第２ハイサイドスイッチ２１ｂ及び第２ロウサイドスイッチ２２ｂは、第１ハイサイドスイッチ２１ａ及び第１ロウサイドスイッチ２２ａに対して並列に接続される。

第３ハイサイドスイッチ２１ｃ及び第３ロウサイドスイッチ２２ｃも、同様に、入力端子２０ａ、２０ｂの間に直列に接続される。また、第３ハイサイドスイッチ２１ｃ及び第３ロウサイドスイッチ２２ｃは、第１ハイサイドスイッチ２１ａ及び第１ロウサイドスイッチ２２ａに対して並列に接続されるとともに、第２ハイサイドスイッチ２１ｂ及び第２ロウサイドスイッチ２２ｂに対して並列に接続される。

このように、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃは、入力端子２０ａ、２０ｂの間に三相ブリッジ接続される。例えば、第１ハイサイドスイッチ２１ａ及び第１ロウサイドスイッチ２２ａが、第１相（Ｕ相）となり、第２ハイサイドスイッチ２１ｂ及び第２ロウサイドスイッチ２２ｂが、第２相（Ｖ相）となり、第３ハイサイドスイッチ２１ｃ及び第３ロウサイドスイッチ２２ｃが、第３相（Ｗ相）となる。

ブリッジ回路部１２では、第１ハイサイドスイッチ２１ａと第１ロウサイドスイッチ２２ａとの接続ノードＣＮ１が、第１相の交流出力点となる。第２ハイサイドスイッチ２１ｂと第２ロウサイドスイッチ２２ｂとの接続ノードＣＮ２が、第２相の交流出力点となる。第３ハイサイドスイッチ２１ｃと第３ロウサイドスイッチ２２ｃとの接続ノードＣＮ３が、第３相の交流出力点となる。

出力端子２５ａは、第１ハイサイドスイッチ２１ａと第１ロウサイドスイッチ２２ａとの接続ノードＣＮ１に接続される。出力端子２５ｂは、第２ハイサイドスイッチ２１ｂと第２ロウサイドスイッチ２２ｂとの接続ノードＣＮ２に接続される。出力端子２５ｃは、第３ハイサイドスイッチ２１ｃと第３ロウサイドスイッチ２２ｃとの接続ノードＣＮ３に接続される。

これにより、出力端子２５ａは、第１相の交流出力電圧Ｖ_{Ｕ＿ＯＵＴ}を出力する。出力端子２５ｂは、第２相の交流出力電圧Ｖ_{Ｖ＿ＯＵＴ}を出力する。そして、出力端子２５ｃは、第３相の交流出力電圧Ｖ_{Ｗ＿ＯＵＴ}を出力する。

第１制御回路２３ａは、抵抗２６ａを介して第１ハイサイドスイッチ２１ａの制御電極と電気的に接続される。第１制御回路２３ｂは、抵抗２６ｂを介して第２ハイサイドスイッチ２１ｂの制御電極と電気的に接続される。第１制御回路２３ｃは、抵抗２６ｃを介して第３ハイサイドスイッチ２１ｃの制御電極と電気的に接続される。第２制御回路２４ａは、抵抗２７ａを介して第１ロウサイドスイッチ２２ａの制御電極と電気的に接続される。第２制御回路２４ｂは、抵抗２７ｂを介して第２ロウサイドスイッチ２２ｂの制御電極と電気的に接続される。第２制御回路２４ｃは、抵抗２７ｃを介して第３ロウサイドスイッチ２２ｃの制御電極と電気的に接続される。

各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのそれぞれの制御電極に印加する電圧を制御することにより、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのオン・オフの切り替えを制御する。

また、各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、第１ハイサイドスイッチ２１ａと第１ロウサイドスイッチ２２ａとを交互にオン・オフし、第２ハイサイドスイッチ２１ｂと第２ロウサイドスイッチ２２ｂとを交互にオン・オフし、第３ハイサイドスイッチ２１ｃと第３ロウサイドスイッチ２２ｃとを交互にオン・オフする。このように、各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、各ハイサイドスイッチ２１ａ〜２１ｃと、それに対応する各ロウサイドスイッチ２２ａ〜２２ｃとを同時にオン状態にしないように制御を行う。

ドライバ回路１４は、制御用電源３０と、ブートストラップ回路３２と、スイッチング素子３４と、を含む。制御用電源３０は、直流電源である。制御用電源３０の陽極は、入力端子２０ｂと電気的に接続される。すなわち、制御用電源３０の陽極は、接地電圧ＧＮＤに設定される。これにより、制御用電源３０の陰極の電位は、接地電圧ＧＮＤに対して負の電圧ＶＥＥとなる。

負の電圧ＶＥＥは、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのオフ制御に用いられる。負の電圧ＶＥＥは、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃの閾値電圧よりも低い。各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃの閾値電圧が−１０Ｖ程度である場合、負の電圧ＶＥＥは、例えば、−２０Ｖ程度である。すなわち、負の電圧ＶＥＥは、低電位側の入力端子２０ｂの接地電圧ＧＮＤ（基準電圧）よりも低い直流の制御電圧である。

制御用電源３０の陰極は、ロウサイド側の各第２制御回路２４ａ〜２４ｃと電気的に接続される。これにより、負の電圧ＶＥＥが、各第２制御回路２４ａ〜２４ｃに供給される。また、各第２制御回路２４ａ〜２４ｃは、入力端子２０ｂと電気的に接続される。

各第２制御回路２４ａ〜２４ｃは、各ロウサイドスイッチ２２ａ〜２２ｃをオン状態にする場合、各ロウサイドスイッチ２２ａ〜２２ｃの制御電極に接地電圧ＧＮＤを印加する。これにより、各ロウサイドスイッチ２２ａ〜２２ｃにおいて、制御電極の電位が、低電位側の主電極の電位と実質的に同電位になり、各ロウサイドスイッチ２２ａ〜２２ｃがオン状態になる。

各第２制御回路２４ａ〜２４ｃは、各ロウサイドスイッチ２２ａ〜２２ｃをオフ状態にする場合、各ロウサイドスイッチ２２ａ〜２２ｃの制御電極に負の電圧ＶＥＥを印加する。これにより、各ロウサイドスイッチ２２ａ〜２２ｃにおいて、制御電極の電位が、低電位側の主電極の電位よりも低くなり、各ロウサイドスイッチ２２ａ〜２２ｃがオフ状態になる。

ブートストラップ回路３２は、３つのコンデンサ４０ａ〜４０ｃと、３つのダイオード４１ａ〜４１ｃと、３つのツェナーダイオード４２ａ〜４２ｃと、を含む。

コンデンサ４０ａの一端は、第１制御回路２３ａと電気的に接続される。コンデンサ４０ａの他端は、第１ハイサイドスイッチ２１ａと第１ロウサイドスイッチ２２ａとの接続ノードＣＮ１に電気的に接続される。また、コンデンサ４０ａの前記一端は、ダイオード４１ａ及びスイッチング素子３４を介して制御用電源３０の陰極と電気的に接続される。

コンデンサ４０ｂの一端は、第１制御回路２３ｂと電気的に接続される。コンデンサ４０ｂの他端は、第２ハイサイドスイッチ２１ｂと第２ロウサイドスイッチ２２ｂとの接続ノードＣＮ２に電気的に接続される。また、コンデンサ４０ｂの前記一端は、ダイオード４１ｂ及びスイッチング素子３４を介して制御用電源３０の陰極と電気的に接続される。

コンデンサ４０ｃの一端は、第１制御回路２３ｃと電気的に接続される。コンデンサ４０ｃの他端は、第３ハイサイドスイッチ２１ｃと第３ロウサイドスイッチ２２ｃとの接続ノードＣＮ３に電気的に接続される。また、コンデンサ４０ｃの前記一端は、ダイオード４１ｃ及びスイッチング素子３４を介して制御用電源３０の陰極と電気的に接続される。

スイッチング素子３４のスイッチングは、ロウサイド側の各第２制御回路２４ａ〜２４ｃの出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓに基づいて制御される。各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓは、各ロウサイドスイッチ２２ａ〜２２ｃの制御電極に入力される信号である。すなわち、各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓは、接地電圧ＧＮＤまたは負の電圧ＶＥＥに設定される信号である。

スイッチング素子３４は、各ロウサイドスイッチ２２ａ〜２２ｃがオン状態の時、すなわち、各出力端子２５ａ〜２５ｃの電位が全て接地電圧ＧＮＤになるタイミングでオン状態になる。そして、スイッチング素子３４は、各ロウサイドスイッチ２２ａ〜２２ｃのいずれかがオフ状態になるタイミングでオフ状態になる。

スイッチング素子３４がオン状態の時には、各ハイサイドスイッチ２１ａ〜２１ｃがオフ状態で、各ロウサイドスイッチ２２ａ〜２２ｃがオン状態である。従って、制御用電源３０からスイッチング素子３４、各ダイオード４１ａ〜４１ｃ、及び、各ロウサイドスイッチ２２ａ〜２２ｃを介した電流が各コンデンサ４０ａ〜４０ｃに流れる。これにより、各接続ノードＣＮ１〜ＣＮ３に接続された一端を正電位側、各ダイオード４１ａ〜４１ｃに接続された他端を負電位側として、各コンデンサ４０ａ〜４０ｃが充電される。

また、前述のように、コンデンサ４０ａのダイオード４１ａに接続された一端は、第１制御回路２３ａに接続される。コンデンサ４０ｂのダイオード４１ｂに接続された一端は、第１制御回路２３ｂに接続される。コンデンサ４０ｃのダイオード４１ｃに接続された他端は、第１制御回路２３ｃに接続される。

これにより、ハイサイド側の各第１制御回路２３ａ〜２３ｃには、各コンデンサ４０ａ〜４０ｃに充電された負の電圧が入力される。より具体的には、各接続ノードＣＮ１〜ＣＮ３の電圧を基準とし、各接続ノードＣＮ１〜ＣＮ３の電圧を負の電圧ＶＥＥの分だけ低くした電圧が、各第１制御回路２３ａ〜２３ｃに入力される。

また、第１制御回路２３ａは、第１ハイサイドスイッチ２１ａと第１ロウサイドスイッチ２２ａとの接続ノードＣＮ１と電気的に接続される。第１制御回路２３ｂは、第２ハイサイドスイッチ２１ｂと第２ロウサイドスイッチ２２ｂとの接続ノードＣＮ２と電気的に接続される。第１制御回路２３ｃは、第３ハイサイドスイッチ２１ｃと第３ロウサイドスイッチ２２ｃとの接続ノードＣＮ３と電気的に接続される。

各第１制御回路２３ａ〜２３ｃは、各ハイサイドスイッチ２１ａ〜２１ｃをオン状態にする場合、各ハイサイドスイッチ２１ａ〜２１ｃの制御電極を各接続ノードＣＮ１〜ＣＮ３の電圧に設定する。これにより、各ハイサイドスイッチ２１ａ〜２１ｃにおいて、制御電極の電位が、低電位側の主電極の電位と実質的に同電位になり、各ハイサイドスイッチ２１ａ〜２１ｃがオン状態になる。この時、各接続ノードＣＮ１〜ＣＮ３の電圧は、電源電圧ＶＤＣ近くまで上昇する。

各第１制御回路２３ａ〜２３ｃは、各ハイサイドスイッチ２１ａ〜２１ｃをオフ状態にする場合、各ハイサイドスイッチ２１ａ〜２１ｃの制御電極に各コンデンサ４０ａ〜４０ｃの電圧を印加する。これにより、各ハイサイドスイッチ２１ａ〜２１ｃにおいて、制御電極の電位が、低電位側の主電極の電位よりも低くなり、各ハイサイドスイッチ２１ａ〜２１ｃがオフ状態になる。

各ハイサイドスイッチ２１ａ〜２１ｃのいずれかがオン状態になり、スイッチング素子３４がオフ状態になると、各コンデンサ４０ａ〜４０ｃは、制御用電源３０と電気的に切り離される。この時、各コンデンサ４０ａ〜４０ｃは、各第１制御回路２３ａ〜２３ｃの電源として機能する。各コンデンサ４０ａ〜４０ｃは、制御用電源３０から切り離された後、充電された負の電圧を各第１制御回路２３ａ〜２３ｃに供給する。従って、制御用電源３０と各コンデンサ４０ａ〜４０ｃとの電気的な接続が途切れた後のスイッチングにおいても、各コンデンサ４０ａ〜４０ｃに充電された負の電圧を基に、各ハイサイドスイッチ２１ａ〜２１ｃを適切にオフ状態にすることができる。

このように、ドライバ回路１４は、スイッチング素子３４をオン状態にした時に、各接続ノードＣＮ１〜ＣＮ３の電圧よりも低い電圧を各コンデンサ４０ａ〜４０ｃに充電し、各コンデンサ４０ａ〜４０ｃに充電された電圧を各第１制御回路２３ａ〜２３ｃに供給する。

各ツェナーダイオード４２ａ〜４２ｃは、各コンデンサ４０ａ〜４０ｃに並列に接続される。各ツェナーダイオード４２ａ〜４２ｃは、各コンデンサ４０ａ〜４０ｃの両端電圧が各コンデンサ４０ａ〜４０ｃの耐圧以上とならないようにするための保護用である。各コンデンサ４０ａ〜４０ｃの耐圧は、通常ＶＥＥ＋α程度である。例えば、ＶＥＥが−２０Ｖのとき、各コンデンサ４０ａ〜４０ｃの耐圧は、５０Ｖ程度である。なお、本実施形態のタイミングチャート通りにスイッチング素子３４がオンする場合は、コンデンサ４０ａ〜４０ｃにＶＥＥ以上の電圧が印加されることはないため、例えばノイズ等によるスイッチング素子３４の誤ＯＮ時のコンデンサ保護用である。各ダイオード４１ａ〜４１ｃ及び各ツェナーダイオード４２ａ〜４２ｃは、ブートストラップ回路３２に必要に応じて設けられ、省略可能である。

ドライバ回路１４は、信号生成回路３６と、遅延処理回路３８と、をさらに含む。信号生成回路３６は、スイッチング素子３４のオン・オフを切り替える切替信号を生成する。遅延処理回路３８は、信号生成回路３６の生成した切替信号に遅延処理を施してスイッチング素子３４に出力する。このように、スイッチング素子３４は、信号生成回路３６及び遅延処理回路３８によって駆動される。

スイッチング素子３４には、バイポーラトランジスタやＦＥＴなどの半導体スイッチング素子が用いられる。また、スイッチング素子３４は、例えば、ノーマリオフ型である。この例において、スイッチング素子３４は、ｎチャネルＭＯＳＦＥＴである。スイッチング素子３４は、一対の主電極と、制御電極とを含む。制御電極に印加する電圧により、スイッチング素子３４の各主電極間に流れる電流が制御される。スイッチング素子３４の一方の主電極は、各ダイオード４１ａ〜４１ｃを介して各コンデンサ４０ａ〜４０ｃと電気的に接続される。スイッチング素子３４の他方の主電極は、制御用電源３０の陰極と電気的に接続される。従って、スイッチング素子３４の他方の主電極には、負の電圧ＶＥＥが印加される。

信号生成回路３６は、３つのダイオード４４ａ〜４４ｃを含む。ダイオード４４ａのカソードは、第２制御回路２４ａの出力と電気的に接続される。ダイオード４４ａには、第２制御回路２４ａの出力信号Ｕｌｏ_Ｖｇｓが入力される。ダイオード４４ｂのカソードは、第２制御回路２４ｂの出力と電気的に接続される。ダイオード４４ｂには、第２制御回路２４ｂの出力信号Ｖｌｏ_Ｖｇｓが入力される。ダイオード４４ｃのカソードは、第２制御回路２４ｃの出力と電気的に接続される。ダイオード４４ｃには、第２制御回路２４ｃの出力信号Ｗｌｏ_Ｖｇｓが入力される。

各ダイオード４４ａ〜４４ｃのそれぞれのアノードは、抵抗４５を介して入力端子２０ｂと電気的に接続される。これにより、各ダイオード４４ａ〜４４ｃのそれぞれのアノードは、接地電圧ＧＮＤに設定される。

信号生成回路３６は、各ダイオード４４ａ〜４４ｃのアノードの接続点を出力とする。信号生成回路３６の出力は、遅延処理回路３８と電気的に接続される。信号生成回路３６は、各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓを基に切替信号を生成し、生成した切替信号を遅延処理回路３８に出力する。

信号生成回路３６は、各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓのいずれかが負の電圧ＶＥＥである場合、負の電圧ＶＥＥを切替信号として出力する。そして、信号生成回路３６は、各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓが全て接地電圧ＧＮＤである場合に、接地電圧ＧＮＤを切替信号として出力する。すなわち、信号生成回路３６は、ダイオードＡＮＤ回路である。

このように、信号生成回路３６は、第１電圧と、第１電圧よりも高い第２電圧と、に変化する切替信号を生成する。この例において、第１電圧は、負の電圧ＶＥＥであり、第２電圧は、接地電圧ＧＮＤである。スイッチング素子３４は、切替信号が第１電圧の時にオフ状態になり、切替信号が第２電圧の時にオン状態になる。第１電圧及び第２電圧は、上記に限ることなく、スイッチング素子３４のオン・オフを切り替え可能な任意の電圧でよい。

遅延処理回路３８は、半導体素子５０と、抵抗５１、５２と、コンデンサ５３と、を含む。半導体素子５０は、一対の主電極と、制御電極と、を含む。半導体素子５０には、例えば、バイポーラトランジスタやＦＥＴなどが用いられる。この例において、半導体素子５０は、ＰＮＰ型のバイポーラトランジスタである。

半導体素子５０の一方の主電極は、抵抗５１を介して入力端子２０ｂと電気的に接続される。これにより、半導体素子５０の一方の主電極は、接地電圧ＧＮＤに設定される。半導体素子５０の他方の主電極は、制御用電源３０の陰極と電気的に接続される。これにより、半導体素子５０の他方の主電極には、負の電圧ＶＥＥが印加される。

半導体素子５０の制御電極は、信号生成回路３６の出力に電気的に接続される。すなわち、半導体素子５０の制御電極には、信号生成回路３６から出力された切替信号が入力される。抵抗５２は、半導体素子５０の一方の主電極と半導体素子５０の制御電極との間に電気的に接続される。抵抗５２は、例えば、信号生成回路３６の出力がハイインピーダンスの場合に、半導体素子５０の制御電極をプルアップする。コンデンサ５３は、半導体素子５０の各主電極に対して並列に接続される。

また、半導体素子５０の一方の主電極は、スイッチング素子３４の制御電極と電気的に接続される。すなわち、スイッチング素子３４のスイッチングは、半導体素子５０のスイッチングによって制御される。

切替信号の電位が負の電圧ＶＥＥである場合、半導体素子５０の制御電極の電位が、半導体素子５０の一方の主電極（エミッタ）の電位よりも低くなり、半導体素子５０がオン状態になる。半導体素子５０がオン状態の場合、スイッチング素子３４の制御電極の電位が負の電圧ＶＥＥになる。すなわち、スイッチング素子３４の制御電極の電位が、スイッチング素子３４の低電位側の主電極の電位と実質的に同電位になる。従って、スイッチング素子３４がオフ状態になる。

一方、切替信号の電位が接地電圧ＧＮＤである場合、半導体素子５０の制御電極の電位が、半導体素子５０の一方の主電極の電位と実質的に同電位になり、半導体素子５０がオフ状態になる。

半導体素子５０がオン状態からオフ状態に切り替わると、スイッチング素子３４の制御電極の電位が接地電圧ＧＮＤになる。スイッチング素子３４の制御電極の電位が、スイッチング素子３４の低電位側の主電極の電位よりも高くなる。これにより、スイッチング素子３４がオン状態になる。このように、スイッチング素子３４は、各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓが全て接地電圧ＧＮＤになった時に、オフ状態からオン状態に切り替わる。

また、半導体素子５０がオン状態からオフ状態に切り替わった時、スイッチング素子３４の制御電極の電位は、抵抗５１とコンデンサ５３との時定数により、負の電圧ＶＥＥから接地電圧ＧＮＤに徐々に増加する。これにより、遅延処理回路３８は、切替信号の変化からスイッチング素子３４のオンのタイミングを遅延させる。より具体的には、遅延処理回路３８は、切替信号の負の電圧ＶＥＥ（第１電圧）から接地電圧ＧＮＤ（第２電圧）への立ち上がりを遅延させる。

切替信号の電位が接地電圧ＧＮＤから再び負の電圧ＶＥＥになると、半導体素子５０がオン状態になり、スイッチング素子３４の制御電極に負の電圧ＶＥＥが印加される。これにより、スイッチング素子３４は、実質的に遅延することなく、オン状態からオフ状態に切り替わる。遅延処理回路３８は、切替信号の接地電圧ＧＮＤから負の電圧ＶＥＥへの立ち下がりの遅延を抑制する。

このように、遅延処理回路３８は、スイッチング素子３４のオンのタイミングのみを遅延させ、スイッチング素子３４のオフのタイミングを遅延させないようにする。すなわち、遅延処理回路３８は、ボトムホールド処理を行う。

次に、三相インバータ回路１０の動作について説明する。
図２は、第１の実施形態に係る三相インバータ回路の動作の一例を模式的に表すタイミングチャート図である。
図２は、上から順に、第１制御回路２３ａの出力信号Ｕｈｉ_Ｖｇｓ、第２制御回路２４ａの出力信号Ｕｌｏ_Ｖｇｓ、第１相の交流出力電圧Ｖ_{Ｕ＿ＯＵＴ}、第１制御回路２３ｂの出力信号Ｖｈｉ_Ｖｇｓ、第２制御回路２４ｂの出力信号Ｖｌｏ_Ｖｇｓ、第２相の交流出力電圧Ｖ_{Ｖ＿ＯＵＴ}、第１制御回路２３ｃの出力信号Ｗｈｉ_Ｖｇｓ、第２制御回路２４ｃの出力信号Ｗｌｏ_Ｖｇｓ、第３相の交流出力電圧Ｖ_{Ｗ＿ＯＵＴ}、スイッチング素子３４の制御電極の電圧Ｖ_{ｓｗ＿ｏｎ}、スイッチング素子３４の主電極間の電圧Ｖ_{ｄｓ＿ｓｗ}、及び、各コンデンサ４０ａ〜４０ｃの電圧Ｖｃを模式的に表している。なお、図２では、１つの電圧Ｖｃを各コンデンサ４０ａ〜４０ｃの電圧として便宜的に図示している。各コンデンサ４０ａ〜４０ｃの電圧は、実際には、各コンデンサ４０ａ〜４０ｃ毎に異なる。

また、図２では、各相の電流が、Ｉｕ＜０、Ｉｖ＜０、Ｉｗ＞０の状態を表している。Ｉｕは第１相の出力電流であり、Ｉｖは第２相の出力電流であり、Ｉｗは第３相の出力電流である。このため、図２においては、第１相の交流出力電圧Ｖ_{Ｕ＿ＯＵＴ}及び第２相の交流出力電圧Ｖ_{Ｖ＿ＯＵＴ}は、各ロウサイドスイッチ２２ａ、２２ｂのオン・オフで電位が変化し、第３相の交流出力電圧Ｖ_{Ｗ＿ＯＵＴ}は、第３ハイサイドスイッチ２１ｃのオン・オフで電位が変化している。

図２に表したように、三相インバータ回路１０のドライバ回路１４では、ロウサイド側の各第２制御回路２４ａ〜２４ｃの出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓのいずれかが、負の電圧ＶＥＥに設定されている場合、スイッチング素子３４の制御電極の電圧Ｖ_{ｓｗ＿ｏｎ}が負の電圧ＶＥＥになる。これにより、スイッチング素子３４がオフ状態になり、電圧Ｖ_{ｄｓ＿ｓｗ}が各接続ノードＣＮ１〜ＣＮ３の電位と接地電圧ＧＮＤとの電位差に設定される（図２の時点ｔ１〜時点ｔ２）。

スイッチング素子３４がオフ状態の場合、ハイサイド側の各第１制御回路２３ａ〜２３ｃは、各コンデンサ４０ａ〜４０ｃに蓄積された負の電圧を基に、各ハイサイドスイッチ２１ａ〜２１ｃのオン・オフを制御する。このため、時点ｔ１と時点ｔ２との間の区間では、各コンデンサ４０ａ〜４０ｃの電圧Ｖｃが放電される。

各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、入力された制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏに基づいて、各出力信号Ｕｈｉ_Ｖｇｓ、Ｖｈｉ_Ｖｇｓ、Ｗｈｉ_Ｖｇｓ、Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓの電位を変化させる。これにより、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃのオン・オフが制御され、各入力端子２０ａ、２０ｂ入力された直流電力が、三相交流電力に変換されて各出力端子２５ａ〜２５ｃから出力される。

各第２制御回路２４ａ〜２４ｃの出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓの全てが、接地電圧ＧＮＤに設定されると、半導体素子５０がオフ状態になり、スイッチング素子３４の制御電極の電圧Ｖ_{ｓｗ＿ｏｎ}が、負の電圧ＶＥＥから接地電圧ＧＮＤに徐々に増加する（図２の時点ｔ２）。

そして、スイッチング素子３４の制御電極の電圧Ｖ_{ｓｗ＿ｏｎ}が、スイッチング素子３４の閾値電圧以上になると、スイッチング素子３４がオン状態になる（図２の時点ｔ３）。スイッチング素子３４の各主電極の電位が、実質的に同電位になり、電圧Ｖ_{ｄｓ＿ｓｗ}が実質的に０Ｖになる。

このように、スイッチング素子３４のオンのタイミングは、切替信号の変化のタイミング（出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓの全てが、接地電圧ＧＮＤに設定されたタイミング）よりも遅延される。

スイッチング素子３４がオン状態になると、各コンデンサ４０ａ〜４０ｃが制御用電源３０と電気的に接続され、各コンデンサ４０ａ〜４０ｃに負の電圧が充電される（図２の時点ｔ３〜時点ｔ４）。

各出力信号Ｕｌｏ_Ｖｇｓ、Ｖｌｏ_Ｖｇｓ、Ｗｌｏ_Ｖｇｓのいずれかが、再び負の電圧ＶＥＥに設定されると、半導体素子５０がオン状態になり、スイッチング素子３４の制御電極の電圧Ｖ_{ｓｗ＿ｏｎ}が、負の電圧ＶＥＥになる（図２の時点ｔ４）。これにより、スイッチング素子３４は、実質的に遅延することなく、オフ状態になる。スイッチング素子３４のオフのタイミングは、切替信号の変化のタイミングと実質的に同じである。以下、同様の処理が繰り返される。

例えば、ノーマリオン型のハイサイドスイッチに供給するための負電圧を生成する電源回路と、ロウサイドスイッチに供給するための負電圧を生成する電源回路と、を含む第１参考例のドライバ回路がある。第１参考例のドライバ回路では、ハイサイド側の電源回路の高電圧側が、高圧電源の＋端子と接続される。更に、一端がハイサイド側の電源回路の低電圧（負電圧）側と接続される制御用コンデンサが設けられる。スイッチング素子のオンオフを制御する制御回路は、当該スイッチング素子がオンの時に充電される当該制御用コンデンサから動作電源が供給される。また、電源回路には、コンデンサに別のスイッチング素子を介して電流を流し、ツェナーダイオードを当該コンデンサと並列に接続した負電圧電源が用いられる。

しかしながら、第１参考例では、ハイサイド側の内部電源回路が、上述の通り、高電圧側を高圧電源の＋端子と接続している。このため、高圧電源から内部電源回路に電流が流れ込んでショートする危険性があり、当該ショートの防止のために、絶縁された電源が必要となる。例えば、回路が複雑になる。また、ハイサイド側とロウサイド側でそれぞれ電源を必要とする。更に、第１参考例では、スイッチング素子、コンデンサ及びツェナーダイオードが、ハイサイド側の電源に用いられるが、高い耐圧のツェナーダイオードを製造することは困難であり、電源電圧範囲の制限となってしまう。

また、スイッチを設け、ロウサイドの半導体スイッチがオンしている間にブートストラップ用コンデンサを充電し、ハイサイド用の負電源を生成する第２参考例のドライバ回路もある。

第２参考例では、スイッチを設けることにより、ブートストラップ回路の構成を簡易にすることができる。しかしながら、三相インバータ回路に適用する場合には、相毎にスイッチを設ける必要がある。このため、例えば、ドライバ回路のサイズに対する各スイッチの割合が増加し、ドライバ回路の大型化を招いてしまう。

このように、第１参考例及び第２参考例のドライバ回路では、ノーマリオン型のスイッチング素子に負の電圧を供給する場合に、回路の大型化や複雑化を招いてしまう。このため、ドライバ回路及びこれを用いた三相インバータ回路では、回路の大型化や複雑化を抑制しつつ、負の電圧を供給可能とすることが望まれている。

これに対して、本実施形態に係る三相インバータ回路１０及びドライバ回路１４では、スイッチング素子３４を設け、各ロウサイドスイッチ２２ａ〜２２ｃが全てオン状態の時に、スイッチング素子３４をオン状態にして各コンデンサ４０ａ〜４０ｃに負の電圧を充電している。

これにより、例えば、高圧電源側（電源電圧ＶＤＣ）と電気的に絶縁された電源をハイサイド側に別途用意する必要がない。また、相毎にスイッチを設ける必要もなく、１つのスイッチング素子３４のみで各コンデンサ４０ａ〜４０ｃを充電することができる。

このように、三相インバータ回路１０及びドライバ回路１４では、１つの制御用電源３０及び１つのスイッチング素子３４で、ハイサイド側の各第１制御回路２３ａ〜２３ｃ及びロウサイド側の各第２制御回路２４ａ〜２４ｃのそれぞれに負の電圧を供給することができる。三相インバータ回路１０及びドライバ回路１４では、回路の大型化や複雑化を抑制しつつ、負の電圧を供給することができる。

さらには、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃにワイドバンドギャップ半導体を用いることができ、各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃの低オン抵抗化やスイッチング特性の高速化を図れる。これにより、三相インバータ回路１０の高速化や低消費電力化を図れる。

例えば、スイッチング素子３４をオン状態にしたまま、各ハイサイドスイッチ２１ａ〜２１ｃをオン状態にする。換言すれば、スイッチング素子３４を設けずに、各コンデンサ４０ａ〜４０ｃと制御用電源３０とを直接的に接続した状態で、各ハイサイドスイッチ２１ａ〜２１ｃをオン状態にする。この場合、電源電圧ＶＤＣに基づく過大な電流が、各コンデンサ４０ａ〜４０ｃや制御用電源３０などに流れ、これらを破損させてしまう恐れがある。

ドライバ回路１４では、スイッチング素子３４を設け、各ハイサイドスイッチ２１ａ〜２１ｃのいずれかがオン状態になる時に、スイッチング素子３４をオフ状態にする。これにより、各コンデンサ４０ａ〜４０ｃや制御用電源３０の破損を抑制することができる。

（第２の実施形態）
図３は、第２の実施形態に係る三相インバータ回路を模式的に表す回路図である。
図３に表したように、三相インバータ回路１００では、ドライバ回路１０２が、上記第１の実施形態のドライバ回路１４と異なる。ドライバ回路１０２では、信号生成回路１０４及び遅延処理回路１０５にデジタル論理回路が用いられている。なお、三相インバータ回路１００において、上記第１の実施形態と機能・構成上実質的に同じものについては、同符号を付し、詳細な説明を省略する。

信号生成回路１０４は、３つのＮＯＴゲート１１０ａ〜１１０ｃと、ＡＮＤ回路１１２と、を含む。ＮＯＴゲート１１０ａは、第２制御回路２４ａの入力と電気的に接続される。ＮＯＴゲート１１０ａには、第２制御回路２４ａに入力される制御信号Ｕｌｏが入力される。ＮＯＴゲート１１０ｂは、第２制御回路２４ｂの入力と電気的に接続される。ＮＯＴゲート１１０ｂには、第２制御回路２４ｂに入力される制御信号Ｖｌｏが入力される。ＮＯＴゲート１１０ｃは、第２制御回路２４ｃの入力と電気的に接続される。ＮＯＴゲート１１０ｃには、第２制御回路２４ｃに入力される制御信号Ｗｌｏが入力される。

ＡＮＤ回路１１２は、各ＮＯＴゲート１１０ａ〜１１０ｃのそれぞれの出力と電気的に接続される。これにより、ＡＮＤ回路１１２には、各制御信号Ｕｌｏ、Ｖｌｏ、Ｗｌｏを反転させた信号が入力される。これにより、ＡＮＤ回路１１２は、各制御信号Ｕｌｏ、Ｖｌｏ、Ｗｌｏのそれぞれがロウ状態の時に、出力する切替信号をハイ（第２電圧）にする。すなわち、ＡＮＤ回路１１２は、各ロウサイドスイッチ２２ａ〜２２ｃをオン状態にするタイミングで、切替信号をハイにする。そして、ＡＮＤ回路１１２は、各制御信号Ｕｌｏ、Ｖｌｏ、Ｗｌｏの少なくともいずれかがハイ状態の時に、切替信号をロウ（第１電圧）にする。

但し、この例において、各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏのロウ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオンにし、ハイ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオフにする。各制御回路２３ａ〜２３ｃ、２４ａ〜２４ｃは、各制御信号Ｕｈｉ、Ｖｈｉ、Ｗｈｉ、Ｕｌｏ、Ｖｌｏ、Ｗｌｏのロウ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオフにし、ハイ電位の時に各スイッチ２１ａ〜２１ｃ、２２ａ〜２２ｃをオンにしてもよい。この場合、各ＮＯＴゲート１１０ａ〜１１０ｃは、不要である。このように、デジタル論理回路の信号生成回路１０４は、各第２制御回路２４ａ〜２４ｃのそれぞれの制御信号Ｕｌｏ、Ｖｌｏ、Ｗｌｏに基づいてスイッチング素子３４のオン・オフを制御可能な任意の構成でよい。

ＡＮＤ回路１１２に入力される各制御信号Ｕｌｏ、Ｖｌｏ、Ｗｌｏ、及び、ＡＮＤ回路１１２から出力される切替信号において、ハイ状態とロウ状態との電位差は、例えば、５Ｖ程度である。

遅延処理回路１０５は、遅延回路１１４と、ＡＮＤ回路１１６と、を含む。遅延回路１１４は、信号生成回路１０４から出力された切替信号を所定時間遅延させる。遅延回路１１４は、例えば、切替信号の立ち上がり及び立ち下がりの双方を所定時間遅延させる。

ＡＮＤ回路１１６は、ＡＮＤ回路１１２及び遅延回路１１４と電気的に接続されている。ＡＮＤ回路１１６には、遅延回路１１４によって遅延された切替信号と、遅延される前の遅延信号と、が入力される。ＡＮＤ回路１１６は、遅延前後の各切替信号の双方がハイの時にハイを出力する。これにより、ＡＮＤ回路１１６の出力は、遅延後の切替信号に従って立ち上がり、遅延前の切替信号に従って立ち下がる。すなわち、ＡＮＤ回路１１６の出力は、切替信号の立ち上がりのみを遅延させた信号となる。

ドライバ回路１０２は、ゲートドライブ回路１０６をさらに含む。ゲートドライブ回路１０６は、ＡＮＤ回路１１６の出力と電気的に接続される。また、ゲートドライブ回路１０６は、スイッチング素子３４の制御電極と電気的に接続される。さらに、ゲートドライブ回路１０６には、接地電圧ＧＮＤと負の電圧ＶＥＥとが入力されている。ゲートドライブ回路１０６は、遅延処理回路１０５から出力された切替信号をレベル変換してスイッチング素子３４の制御電極に入力する。これにより、ゲートドライブ回路１０６は、スイッチング素子３４のオン・オフを切り替える。ゲートドライブ回路１０６は、例えば、遅延処理回路１０５から出力された切替信号がロウ状態の時に、負の電圧ＶＥＥを制御電極に供給してスイッチング素子３４をオフにし、遅延処理回路１０５から出力された切替信号がハイ状態の時に、接地電圧ＧＮＤを制御電極に供給してスイッチング素子３４をオンにする。

このように、本実施形態に係るドライバ回路１０２でも、上記第１の実施形態のドライバ回路１４と同様に、各ロウサイドスイッチ２２ａ〜２２ｃの全てがオン状態に設定されるタイミングで、スイッチング素子３４をオン状態にすることができる。従って、三相インバータ回路１００においても、上記の三相インバータ回路１０と実質的に同じ効果を得ることができる。このように、信号生成回路及び遅延処理回路は、アナログ回路で構成してもよいし、デジタル論理回路で構成してもよい。

実施形態によれば、回路の大型化や複雑化を抑制しつつ、負の電圧を供給可能とする三相インバータ回路及びドライバ回路が提供される。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、三相インバータに含まれる、ブリッジ回路部、入力端子、ハイサイドスイッチ、ロウサイドスイッチ、第１制御回路、第２制御回路、出力端子、ドライバ回路、制御用電源、ブートストラップ回路、コンデンサ、スイッチング素子、信号生成回路、及び、遅延処理回路などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した三相インバータ回路及びドライバ回路を基にして、当業者が適宜設計変更して実施し得る全ての三相インバータ回路及びドライバ回路も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０、１００…三相インバータ回路、 １２…ブリッジ回路部、 １４、１０２…ドライバ回路、 ２０ａ、２０ｂ…入力端子、 ２１ａ〜２１ｃ…ハイサイドスイッチ、 ２２ａ〜２２ｃ…ロウサイドスイッチ、 ２３ａ〜２３ｃ…第１制御回路、 ２４ａ〜２４ｃ…第２制御回路、 ２５ａ〜２５ｃ…出力端子、 ２６ａ〜２６ｃ、２７ａ〜２７ｃ…抵抗、 ３０…制御用電源、 ３２…ブートストラップ回路、 ３４…スイッチング素子、 ３６、１０４…信号生成回路、 ３８、１０５…遅延処理回路、 ４０ａ〜４０ｃ…コンデンサ、 ４１ａ〜４１ｃ…ダイオード、 ４２ａ〜４２ｃ…ツェナーダイオード、 ４４ａ〜４４ｃ…ダイオード、 ４５…抵抗、 ５０…半導体素子、 ５１、５２…抵抗、 ５３…コンデンサ、 １０６…ゲートドライブ回路、 １１０ａ〜１１０ｃ…ＮＯＴゲート、 １１２、１１６…ＡＮＤ回路、 １１４…遅延回路、 ＣＮ１〜ＣＮ３…接続ノード

Claims (8)

1. 一対の入力端子と、前記一対の入力端子の間に三相ブリッジ接続された３つのハイサイドスイッチ及び３つのロウサイドスイッチと、前記３つのハイサイドスイッチのそれぞれのオン・オフを制御する３つの第１制御回路と、前記３つのロウサイドスイッチのそれぞれのオン・オフを制御する３つの第２制御回路と、３つの出力端子と、を含み、前記３つのハイサイドスイッチ及び前記３つのロウサイドスイッチのそれぞれのオン・オフにより、前記一対の入力端子から入力される直流電力を三相交流電力に変換し、前記三相交流電力を前記３つの出力端子から出力するブリッジ回路部と、
   ドライバ回路であって、
   低電位側の前記入力端子と電気的に接続された陽極と、前記３つの第２制御回路のそれぞれと電気的に接続された陰極と、を含み、低電位側の前記入力端子の基準電圧よりも低い直流の制御電圧を前記３つの第２制御回路に供給する制御用電源と、
   前記ブリッジ回路部の相毎に設けられた３つのコンデンサを含むブートストラップ回路であって、前記３つのコンデンサのそれぞれは、前記第１制御回路と電気的に接続された一端と、前記ハイサイドスイッチと前記ロウサイドスイッチとの接続ノードに接続された他端と、を含むブートストラップ回路と、
   前記３つのコンデンサのそれぞれの前記一端と、前記制御用電源の前記陰極と、の間に電気的に接続されたスイッチング素子と、
   前記３つのロウサイドスイッチのそれぞれがオン状態の時に、前記スイッチング素子をオン状態にし、前記３つのロウサイドスイッチのいずれかがオフ状態の時に、前記スイッチング素子をオフ状態にする切替信号を生成する信号生成回路と、
   を含み、前記スイッチング素子をオン状態にした時に、前記接続ノードの電圧よりも低い電圧を前記３つのコンデンサに充電し、前記３つのコンデンサに充電された前記電圧を前記３つの第１制御回路に供給するドライバ回路と、
   を備えた三相インバータ回路。
2. 前記３つのハイサイドスイッチのそれぞれ及び前記３つのロウサイドスイッチのそれぞれは、一対の主電極と、前記一対の主電極間に流れる電流を制御する制御電極と、を含み、低電位側の前記主電極の電位よりも低い電圧を前記制御電極に印加した時に、オン状態からオフ状態に変化するデプレッション型であり、
   前記３つの第２制御回路のそれぞれは、前記基準電圧を前記制御電極に印加して前記３つのロウサイドスイッチをオン状態にし、前記制御電圧を前記制御電極に印加して前記３つのロウサイドスイッチをオフ状態にし、
   前記３つの第１制御回路のそれぞれは、前記接続ノードの電圧を前記制御電極に印加して前記３つのハイサイドスイッチをオン状態にし、前記３つのコンデンサに充電された前記電圧を前記制御電極に印加して前記３つのハイサイドスイッチをオフ状態にする請求項１記載の三相インバータ回路。
3. 前記信号生成回路は、前記３つの第２制御回路のそれぞれの出力と電気的に接続された３つのダイオードを含み、前記３つの第２制御回路のそれぞれの出力が前記基準電圧の時に、前記スイッチング素子をオン状態にするダイオードＡＮＤ回路である請求項２記載の三相インバータ回路。
4. 前記３つの第２制御回路のそれぞれは、入力された制御信号に基づいて前記３つのロウサイドスイッチのそれぞれのオン・オフを切り替え、
   前記信号生成回路は、前記３つの第２制御回路のそれぞれの前記制御信号に基づいて前記スイッチング素子のオン・オフを制御するＡＮＤ回路を含むデジタル論理回路である請求項２記載の三相インバータ回路。
5. 前記信号生成回路は、第１電圧と、前記第１電圧よりも高い第２電圧と、に変化する前記切替信号を生成し、
   前記スイッチング素子は、前記切替信号が前記第１電圧の時にオフ状態になり、前記切替信号が前記第２電圧の時にオン状態になり、
   前記ドライバ回路は、前記切替信号の前記第１電圧から前記第２電圧への立ち上がりを遅延させ、前記切替信号の前記第２電圧から前記第１電圧への立ち下がりの遅延を抑制する遅延処理回路をさらに含む請求項１〜４のいずれか１つに記載の三相インバータ回路。
6. 前記スイッチング素子は、ＭＯＳＦＥＴである請求項１〜５のいずれか１つに記載の三相インバータ回路。
7. 前記ブートストラップ回路は、前記３つのコンデンサのそれぞれと前記スイッチング素子とのそれぞれの間に設けられた３つのダイオードをさらに含む請求項１〜６のいずれか１つに記載の三相インバータ回路。
8. 一対の入力端子と、前記一対の入力端子の間に三相ブリッジ接続された３つのハイサイドスイッチ及び３つのロウサイドスイッチと、前記３つのハイサイドスイッチのそれぞれのオン・オフを制御する３つの第１制御回路と、前記３つのロウサイドスイッチのそれぞれのオン・オフを制御する３つの第２制御回路と、３つの出力端子と、を含み、前記３つのハイサイドスイッチ及び前記３つのロウサイドスイッチのそれぞれのオン・オフにより、前記一対の入力端子から入力される直流電力を三相交流電力に変換し、前記三相交流電力を前記３つの出力端子から出力するブリッジ回路部とともに用いられるドライバ回路であって、
   低電位側の前記入力端子と電気的に接続された陽極と、前記３つの第２制御回路のそれぞれと電気的に接続された陰極と、を含み、低電位側の前記入力端子の基準電圧よりも低い直流の制御電圧を前記３つの第２制御回路に供給する制御用電源と、
   前記ブリッジ回路部の相毎に設けられた３つのコンデンサを含むブートストラップ回路であって、前記３つのコンデンサのそれぞれは、前記第１制御回路と電気的に接続された一端と、前記ハイサイドスイッチと前記ロウサイドスイッチとの接続ノードに接続された他端と、を含むブートストラップ回路と、
   前記３つのコンデンサのそれぞれの前記一端と、前記制御用電源の前記陰極と、の間に電気的に接続されたスイッチング素子と、
   前記３つのロウサイドスイッチのそれぞれがオン状態の時に、前記スイッチング素子をオン状態にし、前記３つのロウサイドスイッチのいずれかがオフ状態の時に、前記スイッチング素子をオフ状態にする切替信号を生成する信号生成回路と、
   を備え、
   前記スイッチング素子をオン状態にした時に、前記接続ノードの電圧よりも低い電圧を前記３つのコンデンサに充電し、前記３つのコンデンサに充電された前記電圧を前記３つの第１制御回路に供給するドライバ回路。

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