JP2016040967A - ゲート駆動回路 - Google Patents

Abstract

【課題】オンゲート電圧の低いノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路において、ターンオン動作・ターンオフ動作の高速化、オフ時の漏れ電流・電力損失の低減、ならびに回路構成の簡素化、部品点数の削減を図る。
【解決手段】ノーマリオフ型のスイッチング素子Ｑ１１をオン／オフ制御するゲート駆動回路である。交互にオン／オフする相補型のハイサイドおよびローサイドの一対のスイッチング回路１２，１３の接続ノードＮ１１とノーマリオフ型のスイッチング素子のゲートとを結ぶ駆動信号線路ＬＣにオン時ゲート電圧低減用のコンデンサＣ１２が挿入されている。ノーマリオフ型のスイッチング素子のゲートとソースとの間に一方向性通電素子Ｄ１１とオフ時逆バイアス強化用の定電圧素子ＺＤ１１の直列接続からなる逆バイアス電圧生成回路１４が接続されている。
【選択図】図１

Description

本発明は、オンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を対象の主スイッチとするゲート駆動回路に関する。

ノーマリオフ型のパワートランジスタはゲート電圧を印加しない状態では電流が流れないため、機器の安全性を確保する上で優れた特性をもっている。近時、ノーマリオフ型のトランジスタとしてＧａＮ（窒化ガリウム）が着目されている。ＧａＮはバンドギャップが広いことからワイドギャップ半導体とも呼ばれ、絶縁破壊強度が高く、スイッチング電源や電力変換装置などの小型・高周波用途に優れたパワーデバイスである。

図４は特許文献１（特開平７−４６８３６号公報）に記載された第１の従来例のゲート駆動回路の構成を示す回路図である。

図４に示すように、駆動電圧Ｖｄが印加されるハイサイドラインＬＨとグランド電位ＧＮＤに保持されるグランドラインＬＧとの間にＰＮＰ型のトランジスタＱ３とＮＰＮ型のトランジスタＱ４とがコンプリメンタリ（相補）接続されてなるインバータ回路１（公報ではトーテムポール回路１としている）が接続されている。ハイサイドのＰＮＰ型のトランジスタＱ３のコレクタとローサイドのＮＰＮ型のトランジスタＱ４のコレクタが共通接続され、その両トランジスタＱ３，Ｑ４のベースどうしが共通接続された上で、さらにドライブ信号発生回路２の出力端子に接続されている。両トランジスタＱ３，Ｑ４のコレクタ共通接続ノードＡがゲート入力コンデンサＣ１を介してＮＭＯＳ‐ＦＥＴからなるスイッチング素子Ｑ１のゲートに接続されている。スイッチング素子Ｑ１のソースはグランドラインＬＧに接続されている。スイッチング素子Ｑ１のゲートとソースとの間にダイオードＤ１と抵抗素子Ｒ１とが並列に接続されている。

ドライブ信号発生回路２が“Ｌ”レベルを出力すると、ハイサイドのトランジスタＱ３がターンオンするとともに、ローサイドのトランジスタＱ４がターンオフする。すると、駆動電圧ＶｄがターンオンしたハイサイドのトランジスタＱ３からゲート入力コンデンサＣ１を介してスイッチング素子Ｑ１のゲートに印加され、スイッチング素子Ｑ１がターンオンする。抵抗素子Ｒ１は、それに電流が流れることによって生じる降下電圧によってスイッチング素子Ｑ１のオンゲート電圧を確保する。

このとき、スイッチング素子Ｑ１の寄生容量Ｃｉに対してゲート入力コンデンサＣ１が直列に接続されているので、スイッチング素子Ｑ１の見かけ上の入力容量Ｃａは、
Ｃａ＝Ｃ１・Ｃｉ／（Ｃ１＋Ｃｉ）＜Ｃｉ
となる。つまり、見かけ上の入力容量Ｃａは寄生容量Ｃｉに比べて小さくなっている。その結果、スイッチング素子Ｑ１のオン時のゲート電圧を低くして、スイッチング素子Ｑ１のドライブ損失を低減するとともに、そのゲートを保護することが可能となっている。

次に、ドライブ信号発生回路２が“Ｈ”レベルを出力すると、ハイサイドのトランジスタＱ３がターンオフするとともに、ローサイドのトランジスタＱ４がターンオンする。すると、ゲート入力コンデンサＣ１の蓄積電荷がターンオンしたトランジスタＱ４とダイオードＤ１を介して放電し、スイッチング素子Ｑ１はそのゲート電圧がしきい値電圧よりも低くなってターンオフする。ダイオードＤ１は、ゲート入力コンデンサＣ１の放電を高速化し、スイッチング素子Ｑ１のターンオフ速度を確保する。

ドライブ信号発生回路２は、スイッチング素子Ｑ１のドレインからの出力電圧が常に一定となるように、スイッチング素子Ｑ１のオン／オフのタイミングやパルス幅を調整するように両トランジスタＱ３，Ｑ４を駆動制御する。

しかし、この図４に示す第１の従来例のゲート駆動回路にあっては、スイッチング素子Ｑ１のターンオフ時におけるゲート電圧は０ボルトになるだけであって、スイッチング素子Ｑ１をそのターンオフ時に逆バイアスすることができないため、ターンオフ動作の高速化には自ずと限界がある。

ターンオフ動作の高速化のために、スイッチング素子をターンオフ時に逆バイアスするようにしたゲート駆動回路が図５に示す第２の従来例である。図５は特許文献２（特開平８−１４９７９６号公報）に記載された第２の従来例のゲート駆動回路の構成を示す回路図である。

図５において、ノードＡ′，Ｂ′はそれぞれ図４のノードＡ，Ｂに対応し、スイッチング素子Ｑ１は図４のスイッチング素子Ｑ１に対応し、ゲート入力コンデンサＣ１は図４のゲート入力コンデンサＣ１に対応している。なお、図４と図５とで同じ符号が使用されているが、それは別々の特許文献（特許公報）に掲載されているために偶然に一致しているだけであって、両図の符号の一致には特別な意味はない。

図５に示すように、ノードＡ′とスイッチング素子Ｑ１のゲートとの間に、スイッチング素子Ｑ１への逆バイアス印加用のコンデンサＣ１と、ゲートに流れる電流を制限する抵抗素子Ｒ３が接続されている。コンデンサＣ１と抵抗素子Ｒ３の接続ノードＮ１とグランドラインＬＧとの間に抵抗素子Ｒ１とダイオードＤ１の直列回路３２が接続されている。ダイオードＤ１のアノードは抵抗素子Ｒ１に接続され、カソードはグランドラインＬＧに接続されている。この抵抗素子Ｒ１とダイオードＤ１の直列回路３２は、それに電流を流すことによって逆バイアス印加用のコンデンサＣ１の両端間に直流電圧を発生させる機能を有する。コンデンサＣ１の両端間にツェナーダイオードＺＤ１と抵抗素子Ｒ２の直列回路が接続されている。ツェナーダイオードＺＤ１のアノードと抵抗素子Ｒ２の一端が接続され、ツェナーダイオードＺＤ１のカソードがノードＡ′に接続され、抵抗素子Ｒ２の他端が抵抗素子Ｒ１と抵抗素子Ｒ３の接続ノードＮ１に接続されている。ツェナーダイオードＺＤ１と抵抗素子Ｒ２の直列回路は、逆バイアス印加用のコンデンサＣ１の両端間に発生する直流電圧値を一定に制御する機能を有している。抵抗素子Ｒ２はツェナーダイオードＺＤ１に流れる電流のピークを抑えるので、ツェナーダイオードＺＤ１としては電力容量の小さいものの採用を可能とする。

図５に示すゲート駆動回路３１において、その入力段にオン信号が入力されると、スイッチング素子Ｑ１がターンオンするとともに、抵抗素子Ｒ１とダイオードＤ１からなる直列回路３２に直流電流Ｉが流れて、コンデンサＣ１に直流電圧が発生する。この直流電圧は、並列回路３３のツェナーダイオードＺＤ１のツェナー電圧により上昇が制限される。

スイッチング素子Ｑ１のターンオン時にコンデンサＣ１に発生した直流電圧は、スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のゲートに対する逆バイアス電圧となる。したがって、スイッチング素子Ｑ１はターンオフ時には、その逆バイアス電圧によって高速にターンオフする。

特開平７−４６８３６号公報 特開平８−１４９７９６号公報

上述したＧａＮトランジスタは、その良好な高周波特性と低オン抵抗特性ゆえに、将来有力なパワーデバイスになると期待されている。しかし、ノーマリオフ型デバイスでも閾値電圧が小さく、オフ時の漏れ電流が大きい。そのため、ノーマリオフ型デバイスでもオフ時に逆バイアス（例えば−３Ｖ）をかけて使いたいという要請がある。

上記で説明した特許文献２のゲート駆動回路にあっては、コンデンサＣ１の両端間に直流電圧を発生させるために抵抗素子Ｒ１とダイオードＤ１からなる直列回路３２を設けるとともに、コンデンサＣ１に発生する直流電圧を規定値に制限するためにツェナーダイオードＺＤ１と抵抗素子Ｒ２からなる直列回路を設けている。しかし、スイッチング素子Ｑ１のオン状態でツェナーダイオードＺＤ１、抵抗素子Ｒ２、抵抗素子Ｒ１に流れる電流Ｉのために大きな電力損失が生じるという問題がある。加えて、使用する部品点数が多くなっているという問題もある。

本発明はこのような事情に鑑みて創作したものであり、オンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を対象の主スイッチとするゲート駆動回路において、ターンオン動作の高速化・効率化、ターンオフ動作の高速化、オフ時の漏れ電流・電力損失の低減、ならびに回路構成の簡素化、部品点数の削減を図ることを目的としている。

本発明は、次の手段を講じることにより上記の課題を解決する。

本発明によるゲート駆動回路は、駆動制御回路の電源電圧を用いてノーマリオフ型のスイッチング素子を主スイッチとしてオン／オフ制御するゲート駆動回路であって、直列接続されて交互にオン／オフする相補型のハイサイドおよびローサイドの一対のスイッチング回路の接続ノードと前記ノーマリオフ型のスイッチング素子の制御端子とを結ぶ駆動信号線路にオン時制御端子電圧低減用のコンデンサが挿入され、前記ノーマリオフ型のスイッチング素子の制御端子とローサイド端子との間に一方向性通電素子とオフ時逆バイアス強化用の定電圧素子の直列接続からなる逆バイアス電圧生成回路が接続されている。

上記の構成において、オン時制御端子電圧低減用のコンデンサは、このコンデンサの容量とノーマリオフ型のスイッチング素子の入力容量（寄生容量）とで電圧分割を行ってスイッチング素子の見かけ上の入力容量を小さくことを通じて、スイッチング素子のターンオン時の制御端子電圧を低電圧化するものである。この制御端子電圧の低電圧化によって、スイッチング素子のターンオン動作を高速かつ効率化することが可能となる。

加えて、スイッチング素子の制御端子とローサイド端子との間に、一方向性通電素子（例えばダイオード）とオフ時逆バイアス強化用の定電圧素子（例えばツェナーダイオード）からなる逆バイアス電圧生成回路が接続されている。一方向性通電素子は、その陽極端子（アノード）がグランドライン側に、陰極端子（カソード）が駆動信号線路側になるように配線され、オフ時逆バイアス強化用の定電圧素子は、その陽極端子が駆動信号線路側に、陰極端子がグランドライン側になるように配線されている。すなわち、一方向性通電素子と定電圧素子とはそれぞれの順方向の出力側が互いに離反する方向性で直列接続されている。

この一方向性通電素子と定電圧素子からなる逆バイアス電圧生成回路は、次のような機能を発揮する。いま、オン時制御端子電圧低減用のコンデンサとスイッチング素子の制御端子との接続ノードを着目ノードと定義する。一方向性通電素子の順方向電圧をＶ_f11とし、定電圧素子の降伏電圧をＶ_ZD11とする。

一方向性通電素子の両端間電圧は、着目ノードからグランドライン側に向かうベクトル方向でＶ_f11であり、スイッチング素子の制御端子電圧の向き（ローサイド端子から制御端子に向かうベクトル方向）で捉えた場合には（−Ｖ_f11）である。また、定電圧素子の両端間電圧は、着目ノードからグランドライン側に向かうベクトル方向でＶ_ZD11であり、スイッチング素子の制御端子電圧の向きで捉えた場合には（−Ｖ_ZD11）である。したがって、これら一方向性通電素子と定電圧素子からなる逆バイアス電圧生成回路について、その両端間電圧である逆バイアス電圧Ｖａは、スイッチング素子の制御端子電圧の向きで、
Ｖａ＝（−Ｖ_f11）＋（−Ｖ_ZD11）＝−（Ｖ_f11＋Ｖ_ZD11）
となる。これは、定電圧素子がなく一方向性通電素子のみの場合の逆バイアス電圧（−Ｖ_f11）に比べて、（−Ｖ_ZD11）の分だけ逆バイアスが強化されたものとなっている。

本発明によれば、ノーマリオフ型のスイッチング素子の採用を通じて消費電力の削減を図るとともに、スイッチング素子のターンオン時の制御端子電圧の低電圧化によって、スイッチング素子のターンオン動作を高速かつ効率化することができる。さらに、スイッチング素子のターンオフ時において、その制御端子に対してより強い逆バイアス電圧を印加するため、そのターンオフ動作をより高速化できるとともに、スイッチング素子のオフ時において、漏れ電流を大幅に低減することができる。しかも、逆バイアス電圧生成回路は電力損失の要因となる抵抗要素を含まないで構成することができる。また、逆バイアス電圧生成回路を一方向性通電素子と定電圧素子で構成するため、回路構成の簡素化、製品コストの低減化を図ることができる。

本発明の第１の実施例におけるゲート駆動回路の構成を示す回路図 本発明の第２の実施例におけるゲート駆動回路の構成を示す回路図 本発明の第３の実施例におけるゲート駆動回路の構成を示す回路図 第１の従来例のゲート駆動回路の構成を示す回路図 第２の従来例のゲート駆動回路の構成を示す回路図

上記構成の本発明のゲート駆動回路には、次のようないくつかの好ましい態様がある。

前記の逆バイアス電圧生成回路については、一方向性通電素子の陽極端子と定電圧素子の陽極端子が接続され、一方向性通電素子の陰極端子がスイッチング素子の制御端子に接続され、定電圧素子の陰極端子がスイッチング素子のローサイド端子に接続されているという態様がある。

この場合、一方向性通電素子と定電圧素子との逆バイアス電圧生成回路は、次のような機能を発揮する。いま、オン時制御端子電圧低減用のコンデンサとスイッチング素子の制御端子との接続ノードを着目ノードと定義する。一方向性通電素子の順方向電圧をＶ_f11とし、定電圧素子の降伏電圧をＶ_ZD11とする。

一方向性通電素子の両端間電圧は、着目ノードからグランドライン側に向かうベクトル方向でＶ_f11であり、スイッチング素子の制御端子電圧の向き（ローサイド端子から制御端子に向かうベクトル方向）で捉えた場合には（−Ｖ_f11）である。また、定電圧素子の両端間電圧は、着目ノードからグランドライン側に向かうベクトル方向でＶ_ZD11であり、スイッチング素子の制御端子電圧の向きで捉えた場合には（−Ｖ_ZD11）である。したがって、これら一方向性通電素子と定電圧素子からなる逆バイアス電圧生成回路について、その両端間電圧である逆バイアス電圧Ｖａは、スイッチング素子の制御端子電圧の向きで、
Ｖａ＝（−Ｖ_f11）＋（−Ｖ_ZD11）＝−（Ｖ_f11＋Ｖ_ZD11）
となる。これは、定電圧素子がなくて一方向性通電素子のみの場合の逆バイアス電圧（−Ｖ_f11）に比べて、（−Ｖ_ZD11）の分だけ逆バイアスが強化されたものとなっている。すなわち、スイッチング素子のオフ時において、その制御端子に対してより強い逆バイアス電圧を印加して、スイッチング素子のターンオフ動作をより高速化することが可能となる。

また、前記の逆バイアス電圧生成回路については、スイッチング素子の制御端子に陰極端子が接続された一方向性通電素子とスイッチング素子のローサイド端子に陰極端子が接続された定電圧素子の直列接続からなる第１の直列回路と、スイッチング素子の制御端子に陽極端子が接続された一方向性通電素子とスイッチング素子のローサイド端子に陽極端子が接続された定電圧素子の直列接続からなる第２の直列回路とを備えているという態様もある。

この場合、スイッチング素子の制御端子にオン電圧を印加したときに、スイッチング素子の制御端子‐ローサイド端子間の電圧を規定電圧にクランプ（レベルシフト）する。その結果、制御端子‐ローサイド端子間が過電圧となることを防止し、スイッチング素子を保護する。

また、前記の逆バイアス電圧生成回路については、スイッチング素子のローサイド端子に陰極端子が接続された第１の定電圧素子とスイッチング素子の制御端子に陰極端子が接続された第２の定電圧素子の直列接続から構成されているという態様もある。この場合、素子数が少なくなり、回路構成の簡素化が図られる。

以下、上記構成の本発明のゲート駆動回路につき、その実施の形態を具体的な実施例のレベルで詳しく説明する。

以下、本発明にかかわるゲート駆動回路の実施例を、図１〜図３を参照して詳細に説明する。

〔第１の実施例〕
図１は本発明の第１の実施例におけるゲート駆動回路の構成を示す回路図である。

図１において、Ｔ１ｐ，Ｔ１ｎは直流入力端子、Ｔ２ｐ，Ｔ２ｎは直流出力端子、１０は駆動信号発生回路、１１は駆動制御回路、Ｃ１１は平滑用コンデンサ、１２はハイサイドのスイッチング回路、１３はローサイドのスイッチング回路、Ｑ１１は主スイッチとしてのノーマリオフ型のスイッチング素子、Ｃ１２はオン時ゲート電圧低減用のコンデンサ、１４は逆バイアス電圧生成回路、Ｄ１１は一方向性通電素子としてのダイオード、ＺＤ１１は定電圧素子としてのツェナーダイオードである。

駆動信号発生回路１０は、駆動制御回路１１と平滑用コンデンサＣ１１とハイサイドおよびローサイドの一対のスイッチング回路１２，１３から構成されている。駆動制御回路１１はその電源端子が直流入力端子Ｔ１ｐ，Ｔ１ｎに接続され、その制御出力端子からオン駆動信号とオフ駆動信号を所定のタイミングで交互に切り替えながら出力するように構成されている。平滑用コンデンサＣ１１はその陽極端子と陰極端子とが直流入力端子Ｔ１ｐ，Ｔ１ｎに接続され、直流駆動信号の安定化された電圧の供給源となっている。ハイサイドのスイッチング回路１２はＰチャネルＭＯＳ型の電界効果トランジスタＱ１２で構成され、ローサイドのスイッチング回路１３はＮチャンネルＭＯＳ型の電界効果トランジスタＱ１３で構成されている。ハイサイドのＰＭＯＳトランジスタＱ１２は、そのソースが高電位側の直流入力端子Ｔ１ｐに接続されている。ローサイドのＮＭＯＳトランジスタＱ１３は、そのソースが低電位側の直流入力端子Ｔ１ｎに接続されている。ハイサイドのＰＭＯＳトランジスタＱ１２のゲートとローサイドのＮＭＯＳトランジスタＱ１３のゲートとが互いに接続され、さらに駆動制御回路１１の制御出力端子に接続されている。ハイサイドのＰＭＯＳトランジスタＱ１２のドレインとローサイドのＮＭＯＳトランジスタＱ１３のドレインとが共通に接続されている。ハイサイドのＰＭＯＳトランジスタＱ１２とローサイドのＮＭＯＳトランジスタＱ１３とは、直列接続されて交互にオン／オフする相補型（コンプリメンタリ）に接続されている。直流出力端子Ｔ２ｐ，Ｔ２ｎ間には主スイッチとしてのノーマリオフ型のスイッチング素子Ｑ１１が接続されている。このノーマリオフ型のスイッチング素子Ｑ１１にはオンゲート電圧が低いＧａＮ（窒化ガリウム）トランジスタが用いられている。スイッチング素子Ｑ１１のソースはグランドラインＬＧおよび低電位側の直流出力端子Ｔ２ｎに接続され、そのドレインは高電位側の直流出力端子Ｔ２ｐに接続されている。

ハイサイドのＰＭＯＳトランジスタＱ１２とローサイドのＮＭＯＳトランジスタＱ１３のドレインどうしの接続ノードＮ１１は駆動信号発生回路１０の駆動信号出力端子に相当するが、この接続ノードＮ１１とノーマリオフ型のスイッチング素子Ｑ１１のゲート（制御端子）とを結ぶ駆動信号線路ＬＣにコンデンサＣ１２が挿入されている。このコンデンサＣ１２はオン時ゲート電圧低減用のコンデンサである。

ノーマリオフ型のスイッチング素子Ｑ１１のゲートとソース（ローサイド端子）との間、つまり駆動信号線路ＬＣとグランドラインＬＧとの間に逆バイアス電圧生成回路１４が接続されている。この逆バイアス電圧生成回路１４は、本実施例では、一方向性通電素子としてのダイオードＤ１１とオフ時逆バイアス強化用の定電圧素子としてのツェナーダイオードＺＤ１１の直列接続で構成されている。

ダイオードＤ１１のアノード（陽極端子）とツェナーダイオードＺＤ１１のアノードが接続され、ダイオードＤ１１のカソード（陰極端子）がノーマリオフ型のスイッチング素子Ｑ１１のゲート（制御端子）に接続され、ツェナーダイオードＺＤ１１のカソードがスイッチング素子Ｑ１１のソース（ローサイド端子）に接続されている。つまり、逆バイアス電圧生成回路１４は駆動信号線路ＬＣとグランドラインＬＧとの間に接続されている。

本発明の実施例１におけるゲート駆動回路は、主スイッチ素子としてノーマリオフ型のスイッチング素子Ｑ１１を採用しているため、消費電力が少なくて済む。

なお、後述するように、逆バイアス電圧生成回路１４については、他の構成例もある（第２、第３の実施例参照）。

次に、上記のように構成されたゲート駆動回路の動作を説明する。

駆動信号発生回路１０における駆動制御回路１１から“Ｌ”レベルの駆動信号が出力されると、ハイサイドのＰＭＯＳトランジスタＱ１２がターンオンするとともに、ローサイドのＮＭＯＳトランジスタＱ１３がターンオフする。平滑用コンデンサＣ１１の陽極端子に現れている安定した駆動電源電圧がターンオンしたハイサイドのＰＭＯＳトランジスタＱ１２とオン時ゲート電圧低減用のコンデンサＣ１２を介してノーマリオフ型のスイッチング素子Ｑ１１のゲートに印加され、スイッチング素子Ｑ１１がターンオンし、低電位側の直流出力端子Ｔ２ｎに対して高電位側の直流出力端子Ｔ２ｐが短絡された状態となる。

ノーマリオフ型のスイッチング素子Ｑ１１の入力容量（寄生容量）Ｃissに対してコンデンサＣ１２の容量が直列に接続されているため、ターンオンしたハイサイドのＰＭＯＳトランジスタＱ１２を介して印加される駆動電圧は、コンデンサＣ１２とスイッチング素子Ｑ１１の入力容量Ｃissとで電圧分割される。

コンデンサＣ１２の容量をＣ１２で表すとして、コンデンサＣ１２とスイッチング素子Ｑ１１の入力容量Ｃissとを合成したスイッチング素子Ｑ１１の見かけ上の入力容量Ｃａは、
Ｃａ＝（Ｃ１２・Ｃiss）／（Ｃ１２＋Ｃiss）
である。

Ｃiss−Ｃａ＝Ｃiss ²／（Ｃ１２＋Ｃiss）＞０
より、
Ｃａ＜Ｃiss
すなわち、スイッチング素子Ｑ１１の見かけ上の入力容量Ｃａはスイッチング素子Ｑ１１の入力容量Ｃissに比べて低減されている。したがって、スイッチング素子Ｑ１１のターンオン時のゲート電圧を低電圧化することができ、スイッチング素子Ｑ１１のターンオン動作を高速かつ効率化することが可能となっている。なお、駆動信号発生回路１０の電源電圧はＧａＮトランジスタ（スイッチング素子Ｑ１１）のオン電圧よりも充分に高いので、ＧａＮトランジスタのスイッチング動作には支障はない。

スイッチング素子Ｑ１１のオン状態で、逆バイアス電圧生成回路１４は−（Ｖ_f11＋Ｖ_ZD11）の逆バイアス電圧を生成する。それは、次の理由による。いま、コンデンサＣ１２とスイッチング素子Ｑ１１のゲートとの接続ノードを着目ノードＮ１２とする。ダイオードＤ１１の順方向電圧をＶ_f11とし、ツェナーダイオードＺＤ１１の降伏電圧（ツェナー電圧）をＶ_ZD11とする。

ダイオードＤ１１の両端間電圧は、着目ノードＮ１２からグランドラインＬＧ側に向かうベクトル方向でＶ_f11であり、スイッチング素子Ｑ１１のゲート電圧の向き（ソースからゲートに向かうベクトル方向）で捉えた場合には（−Ｖ_f11）である。また、ツェナーダイオードＺＤ１１の両端間電圧は、着目ノードＮ１２からグランドラインＬＧ側に向かうベクトル方向でＶ_ZD11であり、スイッチング素子Ｑ１１のゲート電圧の向きで捉えた場合には（−Ｖ_ZD11）である。したがって、これらダイオードＤ１１とツェナーダイオードＺＤ１１の直列接続からなる逆バイアス電圧生成回路１４について、その両端間電圧である逆バイアス電圧Ｖａは、スイッチング素子Ｑ１１のゲート電圧の向きで、
Ｖａ＝（−Ｖ_f11）＋（−Ｖ_ZD11）＝−（Ｖ_f11＋Ｖ_ZD11）
となる。この逆バイアス電圧〔−（Ｖ_f11＋Ｖ_ZD11）〕は、着目ノードＮ１２すなわちスイッチング素子Ｑ１１のゲートに現れる。逆バイアス電圧〔−（Ｖ_f11＋Ｖ_ZD11）〕は、ツェナーダイオードＺＤ１１がなくてダイオードＤ１１のみの場合の逆バイアス電圧（−Ｖ_f11）に比べて、（−Ｖ_ZD11）の分だけ逆バイアスが強化されたものとなっている。この逆バイアス電圧〔−（Ｖ_f11＋Ｖ_ZD11）〕は、次に説明するスイッチング素子Ｑ１１のターンオフ時に効果を発揮する。

次に、駆動制御回路１１から“Ｈ”レベルの駆動信号が出力されると、ハイサイドのＰＭＯＳトランジスタＱ１２がターンオフするとともに、ローサイドのＮＭＯＳトランジスタＱ１３がターンオンする。すると、着目ノードＮ１２に現れた上記の逆バイアス電圧〔−（Ｖ_f11＋Ｖ_ZD11）〕がスイッチング素子Ｑ１１のゲートに印加され、スイッチング素子Ｑ１１はターンオフするに至る。これにより、低電位側の直流出力端子Ｔ２ｎに対して高電位側の直流出力端子Ｔ２ｐが切り離された状態となる。

このローサイドのＮＭＯＳトランジスタＱ１３がターンオンし、スイッチング素子Ｑ１１がターンオフするタイミングでは、スイッチング素子Ｑ１１のゲートに印加されるゲート電圧は上記の強化された〔−（Ｖ_f11＋Ｖ_ZD11）〕である。したがって、本発明の第１の実施例のゲート駆動回路においては、スイッチング素子Ｑ１１のターンオフ時において、そのゲートに対して従来例よりも強い逆バイアス電圧を印加して、スイッチング素子Ｑ１１のターンオフ動作をより高速化することができる。また、スイッチング素子Ｑ１１のオフ時において、漏れ電流を大幅に低減することができる。

しかも、逆バイアス電圧生成回路１４には抵抗要素が含まれていないことからも電力損失の低減化が図られている。

また、逆バイアス電圧生成回路１４はダイオードＤ１１とツェナーダイオードＺＤ１１による部品点数の少ない構成となっており、効率的なノーマリオフ型のＧａＮトランジスタの駆動回路を構成するに当たり、回路構成の簡素化、製品コストの低減化を有利に進めることができる。

〔第２の実施例〕
図２は本発明の第２の実施例におけるゲート駆動回路の構成を示す回路図である。図２において、第１の実施例の図１で用いたのと同一符号は同一の構成要素を指すものとし、詳しい説明は省略する。

駆動信号線路ＬＣにおいて、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３のドレインどうしの接続ノードＮ１１とコンデンサＣ１２との間に直列に抵抗素子Ｒ１１を挿入するとともに、逆バイアス電圧生成回路１４の構成を第１の実施例とは異ならせてある。第１の実施例の場合は図１に示す通り、逆バイアス電圧生成回路１４は、スイッチング素子Ｑ１１のゲートにカソードが接続されたダイオード（一方向性通電素子）Ｄ１１とスイッチング素子Ｑ１１のソースにカソードが接続されたツェナーダイオード（定電圧素子）ＺＤ１１の直列接続からなる直列回路で構成されている。本発明の第２の実施例では、第１の実施例の前記の直列回路を第１の直列回路１４ａとし、さらに次の回路構成の第２の直列回路１４ｂを組み合わせて逆バイアス電圧生成回路１４を構成している。第２の直列回路１４ｂは、スイッチング素子Ｑ１１のゲートにアノードが接続されたダイオード（一方向性通電素子）Ｄ１２とスイッチング素子Ｑ１１のソースにアノードが接続されたツェナーダイオード（定電圧素子）ＺＤ１２とが直列接続されたものである。

抵抗素子Ｒ１１は、スイッチング素子Ｑ１１のゲート‐ソース間の充放電時にゲート電流を制限し、過電流を防止する。

また、第２の直列回路１４ｂとして追加したダイオードＤ１２およびツェナーダイオードＺＤ１２は、スイッチング素子Ｑ１１のゲート‐ソース間にオン電圧を印加した際に、ゲート‐ソース間電圧を規定値にクランプする。ここで、規定値にクランプされるゲート‐ソース間電圧は、次のとおりである。

ダイオードＤ１２の順方向電圧をＶ_f12とし、ツェナーダイオードＺＤ１２の降伏電圧（ツェナー電圧）をＶ_ZD12とすると、スイッチング素子Ｑ１１のゲート‐ソース間電圧は（Ｖ_f12＋Ｖ_ZD12）にクランプされる。

このクランプ機能により、スイッチング素子Ｑ１１のゲート‐ソース間が過電圧になるのを防止し、スイッチング素子Ｑ１１のゲートを保護する。

なお、Ｖ_f11＝Ｖ_f12とするが、必ずしもそれにとらわれる必要はない。ダイオードＤ１１，Ｄ１２がショットキー・バリア・ダイオード（ＳＢＤ）であれば、高速なクランプ特性を与える。

〔第３の実施例〕
図３は本発明の第３の実施例におけるゲート駆動回路の構成を示す回路図である。図３において、第２の実施例の図２で用いたのと同一符号は同一の構成要素を指すものとし、詳しい説明は省略する。

本発明の第３の実施例においては、スイッチング素子Ｑ１１のソースにカソードが接続された第１のツェナーダイオード（定電圧素子）ＺＤ３１と、スイッチング素子Ｑ１１のゲートにカソードが接続された第２のツェナーダイオード（定電圧素子）ＺＤ３２の直列接続をもって逆バイアス電圧生成回路１４が構成されている。

この第３の実施例の回路構成は、第２の実施例における、順方向を互いに外向きとして直列接続されたダイオードＤ１１とツェナーダイオードＺＤ１１からなる第１の直列回路１４ａと、順方向を互いに上向きとして直列接続されたダイオードＤ１２とツェナーダイオードＺＤ１２からなる第２の直列回路１４ｂとを合体化したものに相当する。

第３の実施例の機能は第２の実施例と同じであり、素子数が半分で済んでおり、回路構成の簡素化と製造コストの低減化とが図られている。

本発明は、オンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を対象の主スイッチとするゲート駆動回路において、直列挿入のコンデンサによるスイッチング素子のターンオン動作の高速化・効率化、強い逆バイアス電圧によるターンオフ動作の高速化、オフ時の漏れ電流の低減、ならびに回路構成の簡素化、部品点数の削減を図る技術として有用である。

１０ 駆動信号発生回路
１１ 駆動制御回路
１２ ハイサイドのスイッチング回路
１３ ローサイドのスイッチング回路
１４ 逆バイアス電圧生成回路
１４ａ 第１の直列回路
１４ｂ 第２の直列回路
Ｃ１１ オン時ゲート電圧低減用のコンデンサ
Ｄ１１ ダイオード（一方向性通電素子）
Ｄ１２ ダイオード（一方向性通電素子）
ＬＣ 駆動信号線路
Ｑ１１ ノーマリオフ型のスイッチング素子
Ｑ１２ ハイサイドのＰＭＯＳトランジスタ
Ｑ１３ ローサイドのＮＭＯＳトランジスタ
ＺＤ１１ ツェナーダイオード（定電圧素子）
ＺＤ１２ ツェナーダイオード（定電圧素子）
ＺＤ３１ ツェナーダイオード（定電圧素子）
ＺＤ３２ ツェナーダイオード（定電圧素子）

Claims (4)

1. 駆動制御回路の電源電圧を用いてノーマリオフ型のスイッチング素子を主スイッチとしてオン／オフ制御するゲート駆動回路であって、直列接続されて交互にオン／オフする相補型のハイサイドおよびローサイドの一対のスイッチング回路の接続ノードと前記ノーマリオフ型のスイッチング素子の制御端子とを結ぶ駆動信号線路にオン時制御端子電圧低減用のコンデンサが挿入され、前記ノーマリオフ型のスイッチング素子の制御端子とローサイド端子との間に一方向性通電素子とオフ時逆バイアス強化用の定電圧素子の直列接続からなる逆バイアス電圧生成回路が接続されているゲート駆動回路。
2. 前記逆バイアス電圧生成回路は、前記一方向性通電素子の陽極端子と前記定電圧素子の陽極端子が接続され、前記一方向性通電素子の陰極端子が前記スイッチング素子の制御端子に接続され、前記定電圧素子の陰極端子が前記スイッチング素子のローサイド端子に接続されている請求項１に記載のゲート駆動回路。
3. 前記逆バイアス電圧生成回路は、
   前記スイッチング素子の制御端子に陰極端子が接続された一方向性通電素子と前記スイッチング素子のローサイド端子に陰極端子が接続された定電圧素子の直列接続からなる第１の直列回路と、
   前記スイッチング素子の制御端子に陽極端子が接続された一方向性通電素子と前記スイッチング素子のローサイド端子に陽極端子が接続された定電圧素子の直列接続からなる第２の直列回路とを備えている請求項１に記載のゲート駆動回路。
4. 前記逆バイアス電圧生成回路は、前記スイッチング素子のローサイド端子に陰極端子が接続された第１の定電圧素子と前記スイッチング素子の制御端子に陰極端子が接続された第２の定電圧素子の直列接続から構成されている請求項１に記載のゲート駆動回路。

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