JP5699958B2 - ゲート駆動回路 - Google Patents

Description

本発明は、誘導性負荷を駆動するための還流ダイオードを有する電圧駆動型の駆動用トランジスタのゲートを駆動するゲート駆動回路に関する。

例えばモータの巻線などの誘導性負荷を駆動する負荷駆動回路として、直流電源の出力端子間に互いに直列接続された（ブリッジ状に接続された）２つの電圧駆動型トランジスタ（例えばＭＯＳトランジスタ）を備える構成がある。上記負荷駆動回路は、２つのＭＯＳトランジスタを相補的にオンオフ動作（スイッチング動作）させることにより、それらの相互接続ノードに接続された誘導性負荷を駆動する。具体的には、一方のＭＯＳトランジスタがオンされた状態では、そのＭＯＳトランジスタを通じて誘導性負荷からの回生電流が流れる（同期整流状態）。また、他方のＭＯＳトランジスタがオンされた状態では、そのＭＯＳトランジスタを通じて直流電源から誘導性負荷に電力が供給される（負荷通電状態）。また、２つのＭＯＳトランジスタの双方がオフされた状態では、一方のＭＯＳトランジスタに並列接続された還流ダイオードを通じて、誘導性負荷からの回生電流が流れる（ダイオード還流状態）。

このような構成の負荷駆動回路においては、ＭＯＳトランジスタのスイッチング動作に伴って生じるスイッチングノイズを低減するための工夫が必要となる。そのようなスイッチングノイズを低減するため、ＲＣスナバ回路などの対策回路を設けるという構成が広く採用されている。このような構成によれば、同期整流状態からダイオード還流状態を経て負荷通電状態に移行する際、つまり他方のＭＯＳトランジスタがターンオンする際、還流ダイオードの逆回復時に発生する電流（リカバリ電流）と回路の寄生インダクタンスとの相互作用により生じる電圧変動ノイズ（リンギング）が抑制される。しかし、この場合、回路を構成する部品点数が増え、それに伴い、回路面積およびコストが増加するという問題が生じる。

一方、特許文献１には、ゲートの電荷を引き抜く際に抵抗値が比較的低い経路と、比較的高い経路とを切り替える技術が開示されている。このような技術によれば、ターンオフ後においてゲートが誤ってオンされることに伴って生じる電圧変動を抑制することができる。また、特許文献２には、還流ダイオードの逆回復時に、還流ダイオードに並列接続されているＭＯＳトランジスタのゲート・ドレイン間にコンデンサを接続するとともに、ゲート・ソース間に抵抗を接続する技術が開示されている。このような技術によれば、還流ダイオードの逆回復時にＭＯＳトランジスタがオンされ、リンギングが抑制される。

特許第３６５９２２２号公報 特許第３８９１０９０号公報

特許文献１に記載の技術は、電圧変動を検出するための電圧変動検出回路と、各経路を切り替えるための切替制御回路が必要になる。また、特許文献１に記載の技術は、他方のＭＯＳトランジスタがターンオンする際に発生する電圧変動（リンギング）を抑制する効果は得られない。一方、特許文献２に記載の技術は、コンデンサを付加する必要があり、回路面積およびコストが増加するという問題を有する。また、特許文献２に記載の技術は、ゲート・ソース間に抵抗が接続された状態であるため、同期整流時にゲートに印加される電圧波形が鈍くなる。そのため、同期整流時におけるスイッチングの速度が低下し、その結果、同期整流の効率が低下してしまう。

本発明は上記事情を鑑みてなされたものであり、その目的は、一方の駆動用トランジスタのターンオン時間が長くなることを抑制しつつ、他方の駆動用トランジスタがターンオンされる際における電圧変動ノイズを低減することができるゲート駆動回路を提供することにある。

請求項１に記載の手段によれば、還流ダイオードを有する電圧駆動型の駆動用トランジスタのゲートを駆動するゲート駆動回路である。その駆動対象とされる駆動用トランジスタは、直流電源の出力端子間に互いに直列接続されるとともに、相補的にオンオフ動作することにより、それらの相互接続ノードに接続される誘導性負荷を駆動する２つの駆動用トランジスタのうち、誘導性負荷からの回生電流を流す際にオンされる一方の駆動用トランジスタである。上記したように直流電源の出力端子間にブリッジ状に接続された２つの駆動用トランジスタにより誘導性負荷が駆動される際には、通常、次のような３つの状態が存在する。すなわち、一方の駆動用トランジスタがオンされた状態では、その駆動用トランジスタを通じて誘導性負荷からの回生電流が流れる（同期整流状態）。また、他方の駆動用トランジスタがオンされた状態では、その駆動用トランジスタを通じて直流電源から誘導性負荷に電力が供給される（負荷通電状態）。また、２つの駆動用トランジスタの双方がオフされた状態では、一方の駆動用トランジスタに並列接続された還流ダイオードを通じて誘導性負荷からの回生電流が流れる（ダイオード還流状態）。

ゲート駆動回路は、ＣＭＯＳ回路およびターンオフ用抵抗を備えている。ＣＭＯＳ回路は、外部から与えられる制御信号に基づいて一方の駆動用トランジスタをターンオンするオン電圧またはターンオフするオフ電圧を一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間に与える。ＣＭＯＳ回路は、一方の駆動用トランジスタをターンオンするときにオンされるターンオン用トランジスタと、一方の駆動用トランジスタをターンオフするときにオンされるターンオフ用トランジスタとを備えている。ターンオフ用抵抗は、ＣＭＯＳ回路の出力ノードからターンオフ用トランジスタを経由して一方の駆動用トランジスタのソースまたはエミッタに至る通電経路に介在する。すなわち、ターンオフ用抵抗は、ＣＭＯＳ回路の出力ノードとターンオフ用トランジスタとの間、またはターンオフ用トランジスタと一方の駆動用トランジスタのソースまたはエミッタとの間に介在する。

上記構成のゲート駆動回路によれば、同期整流状態からダイオード還流状態を経て、他方の駆動用トランジスタがターンオンされる際に生じる電圧変動ノイズ（リンギング）が次のように抑制される。すなわち、一方の駆動用トランジスタがターンオフされる際、その駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間には、オン状態のターンオフ用トランジスタおよびターンオフ用抵抗を介してオフ電圧が与えられる。そのため、一方の駆動用トランジスタがオフしている期間、つまりダイオード還流状態および負荷通電状態においては、一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間にターンオフ用抵抗が接続された状態になっている。

このような状態において、他方の駆動用トランジスタがターンオンされると、各駆動用トランジスタの相互接続ノードの電圧（一方の駆動用トランジスタのドレインまたはコレクタ電圧）が上昇する。それにより、一方の駆動用トランジスタのドレイン・ゲート間容量またはコレクタ・ゲート間容量を充電する充電電流が流れる。その充電電流は、ゲート・ソース間に接続された状態のターンオフ用抵抗に流れる。すると、ターンオフ用抵抗の端子間には、充電電流に応じた電圧が生じる。ターンオフ用抵抗の端子間電圧が一方の駆動用トランジスタのしきい値電圧を超えると、一方の駆動用トランジスタは、ゲート・ソース間またはゲート・エミッタ間の電圧に応じたドレイン電流またはコレクタ電流が流れるオン状態になる。これにより、相互接続ノードの電圧が低下に転じる。

相互接続ノードの電圧が低下すると、上記充電電流が減少するため、ターンオフ用抵抗の端子間電圧が低下する。すると、一方の駆動用トランジスタのオン状態が浅くなる（流せるドレイン電流またはコレクタ電流が小さくなる）。あるいは、一方の駆動用トランジスタがオフ状態となる。これにより、相互接続ノードの電圧が上昇に転じる。相互接続ノードの電圧が上昇すると、前述の動作が再度行われる。つまり、他方の駆動用トランジスタがターンオンされる際、一方の駆動用トランジスタは、相互接続ノードの電圧変動をキャンセルするように動作する。これにより、相互接続ノードの電圧（一方の駆動用トランジスタのドレインまたはコレクタ電圧）の変動が抑制され、それに伴う電流サージも解消される。

また、上記構成のゲート駆動回路によれば、誘導性負荷からの回生電流を流すために一方の駆動用トランジスタがターンオンされる際、一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間には、オン状態のターンオン用トランジスタを介してオン電圧が与えられる。従って、一方の駆動用トランジスタのターンオン時間は、ゲート抵抗が存在しない構成と同程度の時間となる。つまり、ゲート抵抗が存在しない構成と同様に、高速な同期整流を行うことができる。なお、ＣＭＯＳ回路は、従来と同様の制御信号が与えられることにより、上記したように一方の駆動用トランジスタを駆動する。

このように、本手段によれば、新たな構成としてターンオフ用抵抗を付加するだけで、従来と同様の制御方法を用いて、一方の駆動用トランジスタのターンオン時間が長くなることを抑制しつつ、他方の駆動用トランジスタがターンオンされる際における電圧変動ノイズ（リンギング）の発生を低減することができる。
また、ターンオフ用抵抗の抵抗値Ｒoffは、次式により得られる値とされる。ただし、一方の駆動用トランジスタのしきい値電圧をＶthとし、一方の駆動用トランジスタのドレイン・ゲート間またはコレクタ・ゲート間の静電容量をＣとし、一方の駆動用トランジスタのスイッチング速度をｄｖ／ｄｔとする。
Ｒoff＞Ｖth／（Ｃ・（ｄｖ／ｄｔ））
ターンオフ用抵抗の抵抗値を上記式により得られる値に設定すれば、他方の駆動用トランジスタをターンオンする際、相互接続ノードの電圧上昇に伴って、一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間電圧が、確実にしきい値電圧を超えることになる。従って、本手段によれば、前述したリンギング抑制の効果を良好に得ることが可能となる。

請求項２に記載の手段のように、一方の駆動用トランジスタが形成される半導体チップにゲート駆動回路を形成すれば、回路の小型化を実現することができる。また、このように、一方の駆動用トランジスタおよびゲート駆動回路を１チップ化すれば、各配線、特にＣＭＯＳ回路の出力ノードから一方の駆動用トランジスタのゲートに至る配線（ゲート配線）を短くすることが可能となる。つまり、本手段によれば、ゲート配線のインダクタンス成分が小さくなり、その分だけ上述した電圧変動ノイズが抑えられるという効果が得られる。また、ゲート配線による電圧降下が小さくなるという効果も得られる。

上述したように半導体チップにゲート駆動回路を形成する場合、ターンオフ用抵抗としては、半導体チップ内に形成される拡散抵抗（請求項３に記載の手段に相当）、または、半導体チップ上に設けられる配線による抵抗（請求項４に記載の手段に相当）を採用することができる。

請求項５に記載の手段によれば、ターンオフ用抵抗の抵抗値を調整するターンオフ用抵抗値調整手段を備えている。このような構成によれば、例えば製造段階において、駆動対象となる駆動用トランジスタの特性などに応じてターンオフ用抵抗の抵抗値を調整することが可能となり、電圧変動ノイズを一層低減することが可能となる。

請求項６に記載の手段によれば、ターンオン用抵抗およびターンオン用抵抗値調整手段を備えている。ターンオン用抵抗は、ＣＭＯＳ回路の出力ノードから一方の駆動用トランジスタのゲートに至る通電経路に介在する。ターンオン用抵抗値調整手段は、ターンオン用抵抗の抵抗値を調整する。このような構成によれば、例えば製造段階において、駆動対象となる駆動用トランジスタの特性などに応じて駆動用トランジスタのスイッチング速度（ターンオン時間）を任意の値に設定することができる。これにより、例えば、同期整流時における効率の低下を抑制しつつ、スイッチング動作に伴い発生するスイッチングノイズを低減することが可能となる。

請求項７に記載の手段によれば、２つの駆動用トランジスタは、ＬＤＭＯＳトランジスタである。そして、ゲート駆動回路は、それらＬＤＭＯＳトランジスタが形成される半導体チップに形成される。また、ゲート駆動回路とＬＤＭＯＳトランジスタとの間は、トレンチ絶縁分離されている。このように、２つの駆動用トランジスタおよびゲート駆動回路を１チップ化することにより、回路の小型化を一層図ることができるとともに、請求項２に記載の手段と同様の効果が得られる。

請求項８に記載の手段によれば、２つの駆動用トランジスタは、ＩＧＢＴである。そして、ゲート駆動回路は、それらＩＧＢＴが形成される半導体チップに形成される。また、ゲート駆動回路とＩＧＢＴとの間は、トレンチ絶縁分離されている。このように、２つの駆動用トランジスタおよびゲート駆動回路を１チップ化することにより、回路の小型化を一層図ることができるとともに、請求項２に記載の手段と同様の効果が得られる。

請求項９に記載の手段によれば、還流ダイオードを有する電圧駆動型の駆動用トランジスタのゲートを駆動するゲート駆動回路である。その駆動対象とされる駆動用トランジスタは、直流電源の出力端子間に互いに直列接続されるとともに、相補的にオンオフ動作することにより、それらの相互接続ノードに接続される誘導性負荷を駆動する２つの駆動用トランジスタのうち、誘導性負荷からの回生電流を流す際にオンされる一方の駆動用トランジスタである。ゲート駆動回路は、ＣＭＯＳ回路およびインダクタを備えている。ＣＭＯＳ回路は、外部から与えられる制御信号に基づいて一方の駆動用トランジスタをターンオンするオン電圧またはターンオフするオフ電圧を一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間に与える。ＣＭＯＳ回路は、一方の駆動用トランジスタをターンオンするときにオンされるターンオン用トランジスタと、一方の駆動用トランジスタをターンオフするときにオンされるターンオフ用トランジスタとを備えている。インダクタは、ターンオフ用トランジスタから一方の駆動用トランジスタのソースまたはエミッタに至る通電経路に介在する。

上記構成のゲート駆動回路によれば、一方の駆動用トランジスタがターンオフされる際、その駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間には、オン状態のターンオフ用トランジスタおよびインダクタを介してオフ電圧が与えられる。そのため、一方の駆動用トランジスタがオフしている期間、つまりダイオード整流状態および負荷通電状態においては、一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間にインダクタが接続された状態になっている。

また、上記構成のゲート駆動回路によれば、誘導性負荷からの回生電流を流すために一方の駆動用トランジスタがターンオンされる際、一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間には、オン状態のターンオン用トランジスタを介してオン電圧が与えられる。なお、この際、一方の駆動用トランジスタのゲートとインダクタとの間は、オフ状態のターンオフ用トランジスタにより電気的に分離されている。従って、一方の駆動用トランジスタをターンオンする際に、インダクタの影響によるスイッチングノイズが生じることはない。
また、インダクタの値Ｌは、一方の駆動用トランジスタのしきい値電圧をＶthとし、インダクタの充電電流の時間変化量をｄｉ／ｄｔとしたとき、Ｌ＞Ｖth／（ｄｉ／ｄｔ）により得られる範囲の値にすると良い。本手段によっても、請求項１に記載の手段と同様の作用および効果が得られる。

第１の実施形態を示すもので、負荷駆動回路の概略的な構成図 負荷駆動回路が形成される半導体チップの断面を示す図 一方の駆動用トランジスタを駆動するゲート駆動回路の断面を示す図 素子内におけるＣＭＯＳ回路のレイアウトを示す図 負荷駆動回路の各動作状態を示す図 負荷通電状態に移行する際の各部の波形を示す図 比較例における図６相当図 負荷通電状態に移行する際の一方の駆動用トランジスタの電圧波形を示す図 比較例における図８相当図 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 第３の実施形態の変形例を示す図１相当図 第４の実施形態を示す図３相当図 第５の実施形態を示す図１相当図 図２相当図 ターンオフ用抵抗の変形例を示す図３相当図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１〜図９を参照しながら説明する。
図１に示す負荷駆動回路１は、直流電源２からの電力を供給して例えばモータの巻線などの誘導性負荷３を駆動する。負荷駆動回路１は、２つの電圧駆動型の駆動用トランジスタＴ１、Ｔ２と、それらのゲートを駆動するゲート駆動回路４、５とを備えている。駆動用トランジスタＴ１、Ｔ２は、Ｎチャネル型のＬＤＭＯＳ（Laterally Diffused MOS）トランジスタである。駆動用トランジスタＴ１、Ｔ２は、それぞれ逆並列接続された還流ダイオードＤ１、Ｄ２を備えている。直流電源２の出力電圧ＶＢは、例えば１２Ｖとなっている。直流電源２の高電位側の出力端子は、電源線６に接続されている。直流電源２の低電位側の出力端子は、グランド線７に接続されている。

駆動用トランジスタＴ１、Ｔ２は、電源線６およびグランド線７の間に、ブリッジ状に接続されている。つまり、駆動用トランジスタＴ１、Ｔ２は、直流電源２の出力端子間に互いに直列接続されている。誘導性負荷３は、駆動用トランジスタＴ１、Ｔ２の相互接続ノードＮ１とグランド線７と間に接続されている。

ゲート駆動回路４は、ブートストラップ回路およびＣＭＯＳ回路（いずれも図示せず）を含んで構成されている。ゲート駆動回路４は、負荷駆動回路１の外部に設けられる制御回路８から与えられる制御信号Ｓａに基づいて、駆動用トランジスタＴ１（他方の駆動用トランジスタに相当）をターンオンするオン電圧（例えば２０Ｖ）またはターンオフするオフ電圧（０Ｖ）を、駆動用トランジスタＴ１のゲート・ソース間に与える。

ゲート駆動回路５は、ＣＭＯＳ回路９およびターンオフ用抵抗Ｒ１を備えている。ＣＭＯＳ回路９は、ターンオン用トランジスタＭ１およびターンオフ用トランジスタＭ２を備えている。ターンオン用トランジスタＭ１はＰチャネル型であり、ターンオフ用トランジスタＭ２はＮチャネル型である。ターンオン用トランジスタＭ１およびターンオフ用トランジスタＭ２の共通のゲート、つまりＣＭＯＳ回路９の入力ノードＮ２には、制御回路８から出力される制御信号Ｓｂが与えられる。

ターンオン用トランジスタＭ１は、駆動用トランジスタＴ２をターンオンするときにオンされるものである。ターンオン用トランジスタＭ１は、制御信号ＳｂがＨレベル（１２Ｖ）のときにオフし、Ｌレベル（０Ｖ）のときにオンする。ターンオフ用トランジスタＭ２は、駆動用トランジスタＴ２をターンオフするときにオンされるものである。ターンオフ用トランジスタＭ２は、制御信号ＳｂがＨレベルのときにオンし、Ｌレベルのときにオフする。ターンオン用トランジスタＭ１およびターンオフ用トランジスタＭ２の共通のドレイン、つまりＣＭＯＳ回路９の出力ノードＮ３は、駆動用トランジスタＴ２のゲートに接続されている。

このような構成により、ＣＭＯＳ回路９は、制御回路８から与えられる制御信号Ｓｂに基づいて、駆動用トランジスタＴ２（一方の駆動用トランジスタに相当）をターンオンするオン電圧（１２Ｖ）またはターンオフするオフ電圧（０Ｖ）を、駆動用トランジスタＴ２のゲート・ソース間に与える。なお、制御回路８から出力される制御信号Ｓａ、Ｓｂは、通常のスイッチング制御において用いられるものと同等のものでよい。つまり、制御回路８は、従来のものと同じものを用いることができる。

一方、ターンオフ用抵抗Ｒ１は、ターンオフ用トランジスタＭ２のソースと、駆動用トランジスタＴ２のソース（グランド線７）との間に接続されている。つまり、ターンオフ用抵抗Ｒ１は、ターンオフ用トランジスタＭ２から駆動用トランジスタＴ２のソースに至る通電経路に介在している。ターンオフ用抵抗Ｒ１の抵抗値Ｒoffは、下記（１）式により得られる範囲の値となっている。ただし、駆動用トランジスタＴ２のしきい値電圧をＶthとし、駆動用トランジスタＴ２のドレイン・ゲート間に存在する寄生容量（ドレイン・ゲート間容量）の値をＣとし、駆動用トランジスタＴ１、Ｔ２のスイッチング速度をｄｖ／ｄｔとする。
Ｒoff＞Ｖth／（Ｃ・（ｄｖ／ｄｔ）） …（１）

図２に示すように、負荷駆動回路１を構成する各回路は、同一の半導体チップ１０に形成されている。つまり、負荷駆動回路１は、１チップのＩＣ（半導体集積回路装置）により構成されている。このような構成において、駆動用トランジスタＴ１とゲート駆動回路４との間は、トレンチ絶縁分離されている。また、駆動用トランジスタＴ２とゲート駆動回路５との間は、トレンチ絶縁分離されている。

上記構成のうち、ゲート駆動回路５は、図３に示すような構成となっている。ターンオン用トランジスタＭ１のソースとなるＰ型の拡散層１１は、電源線６に接続される。ターンオン用トランジスタＭ１のゲート電極１２およびターンオフ用トランジスタＭ２のゲート電極１３は、共通接続されるとともに、ＣＭＯＳ回路９の入力ノードＮ２とされる。ターンオン用トランジスタＭ１のドレインとなるＰ型の拡散層１４およびターンオフ用トランジスタＭ２のドレインとなるＮ型の拡散層１５は、共通接続されるとともに、ＣＭＯＳ回路９の出力ノードＮ３とされる。ターンオフ用トランジスタＭ２のソースとなる拡散層１６は、グランド線７に接続される。つまり、ターンオフ用抵抗Ｒ１は、ターンオフ用トランジスタＭ２のソースとなる拡散層（反転層）の抵抗（拡散抵抗）である。従って、ターンオフ用抵抗Ｒ１の抵抗値は、拡散層１６の長さ（ゲート電極１３との接続部分からグランド線７との接続部分に至るまでの長さ）に応じた値に設定される。

素子内におけるＣＭＯＳ回路９のレイアウトは、図４（ａ）または図４（ｂ）に示すようになっている。すなわち、ＣＭＯＳ回路９は、アクティブ領域１７の外（フィールド領域）に配置されている。また、ＣＭＯＳ回路９を構成するターンオン用トランジスタＭ１およびターンオフ用トランジスタＭ２は、互いのゲートを接続するためのゲート配線１８を挟んで隣接するように配置されている。これにより、ゲート配線１８を短くすることができ、ＣＭＯＳ回路９における耐ノイズ性能などが向上する。

次に、上記構成の負荷駆動回路１の動作について図５〜図９も参照しながら説明する。
負荷駆動回路１は、２つの駆動用トランジスタＴ１、Ｔ２を相補的にオンオフ動作（スイッチング動作）させることにより、誘導性負荷３を駆動する。この際、図５に示す３つの動作状態が存在する。なお、図５では、ゲート駆動回路４および制御回路８の図示を省略している。

＜負荷通電状態＞
図５（ａ）に示すように、負荷通電状態は、駆動用トランジスタＴ１がオンされるとともに、駆動用トランジスタＴ２がオフされた状態である。この状態では、オンされた駆動用トランジスタＴ１を通じて直流電源２から誘導性負荷３に電力が供給される。また、この状態では、ゲート駆動回路５においてターンオフ用トランジスタＭ２がオンになっている。

＜ダイオード還流状態＞
ダイオード還流状態は、駆動用トランジスタＴ１、Ｔ２の双方がオンになって貫通電流が流れてしまうことを防止することを目的として設けられるデッドタイムにおける動作状態である。図５（ｂ）および（ｄ）に示すように、ダイオード還流状態は、駆動用トランジスタＴ１、Ｔ２の双方がオフされた状態である。この状態では、駆動用トランジスタＴ２に並列接続された還流ダイオードＤ２を通じて誘導性負荷３からの回生電流が流れる。また、この状態では、ゲート駆動回路５においてターンオフ用トランジスタＭ２がオンになっている。

＜同期整流状態＞
図５（ｃ）に示すように、同期整流状態は、駆動用トランジスタＴ１がオフされるとともに、駆動用トランジスタＴ２がオンされた状態である。この状態では、オンされた駆動用トランジスタＴ２を通じて誘導性負荷３からの回生電流が流れる。また、この状態では、ゲート駆動回路５においてターンオン用トランジスタＭ１がオンになっている。

負荷駆動回路１が「…負荷通電状態（図５（ａ））→ダイオード還流状態（図５（ｂ））→同期整流状態（図５（ｃ））→ダイオード還流状態（図５（ｄ））→負荷通電状態（図５（ａ））…」というように各動作状態を遷移し、誘導性負荷３が駆動される。

さて、このような負荷駆動回路１によれば、同期整流状態（図５（ｃ））からダイオード還流状態（図５（ｄ））を経て、負荷通電状態（図５（ａ））に移行する際に生じる電圧変動ノイズ（リンギング）が次のように抑制される。すなわち、駆動用トランジスタＴ２がターンオフされる際、そのゲート・ソース間には、オン状態のターンオフ用トランジスタＭ２およびターンオフ用抵抗Ｒ１を介してオフ電圧が与えられる。そのため、駆動用トランジスタＴ２がオフしている期間、つまりダイオード還流状態（図５（ｂ）および（ｄ））および負荷通電状態（図５（ａ））においては、駆動用トランジスタＴ２のゲート・ソース間にターンオフ用抵抗Ｒ１が接続された状態になっている。

このような状態において、駆動用トランジスタＴ１がターンオンされると、相互接続ノードＮ１の電圧（駆動用トランジスタＴ２のドレイン電圧）が上昇する。それにより、駆動用トランジスタＴ２のドレイン・ゲート間容量を充電する充電電流Ｉ（＝Ｃ・（ｄｖ／ｄｔ））が流れる。その充電電流Ｉは、ゲート・ソース間に接続された状態のターンオフ用抵抗Ｒ１に流れる。すると、ターンオフ用抵抗Ｒ１の端子間には、充電電流Ｉに応じた電圧が生じる。ターンオフ用抵抗Ｒ１の端子間電圧が駆動用トランジスタＴ２のしきい値電圧Ｖthを超えると、駆動用トランジスタＴ２はオン状態になる。このとき、駆動用トランジスタＴ２は、ゲート・ソース間の電圧に応じたドレイン電流を流すことができる状態になっている。

駆動用トランジスタＴ２のドレイン電流が流れることにより、相互接続ノードＮ１の電圧は低下に転じる。相互接続ノードＮ１の電圧が低下すると、充電電流Ｉが減少するため、ターンオフ用抵抗Ｒ１の端子間電圧が低下する。すると、駆動用トランジスタＴ２が流せるドレイン電流が減少する、つまり駆動用トランジスタＴ２のオン状態が浅くなる。あるいは、駆動用トランジスタＴ２がオフ状態に転じる。これにより、相互接続ノードＮ１の電圧が再び上昇に転じる。相互接続ノードＮ１の電圧が上昇すると、前述の動作が再度行われて、相互接続ノードＮ１の電圧が低下に転じる。つまり、駆動用トランジスタＴ１がターンオンされる際、駆動用トランジスタＴ２は、相互接続ノードＮ１の電圧変動をキャンセルする（小さくする）ように動作する。これにより、相互接続ノードＮ１、つまり誘導性負荷３の一方の端子の電圧の変動が抑制され、それに伴う電流サージも解消される。

図６は、ターンオフ用抵抗Ｒ１の抵抗値を（１）式により得られる値（例えば３０Ωまたは５０Ω）に設定した場合（本実施形態の構成）において、ダイオード整流状態から負荷通電状態へ移行する際の各部の波形を示すものである。一方、図７は、ターンオフ用抵抗Ｒ１の抵抗値を０Ωに設定した場合（比較例）を示す図６相当図である。図６および図７では、誘導性負荷３に流れる電流（駆動用トランジスタＴ２のドレイン電流）をＩＬで示し、駆動用トランジスタＴ２のドレイン・ソース間電圧をＶDSで示し、駆動用トランジスタＴ２のゲート・ソース間電圧をＶGSで示している。図７に示すように、ターンオフ用抵抗Ｒ１の抵抗値が０Ωの場合、つまりターンオフ用抵抗Ｒ１が存在しない場合、つまり従来と同様の構成では、激しいリンギングが生じている。これに対し、図６に示すように、本実施形態の負荷駆動回路１では、リンギングの発生が抑えられていることが分かる。

図８および図９は、図６および図７のそれぞれに対し、ドレイン・ソース間電圧ＶDSおよびゲート・ソース間電圧ＶGSを詳しく示したものである。図９に示すように、従来と同様の構成では、ドレイン・ソース間電圧ＶDS（相互接続ノードＮ１の電圧）の変動にかかわらず、ゲート・ソース間電圧ＶGSは一定値（０Ｖ）となっている。そのため、ドレイン・ソース間電圧ＶDSが激しく変動している。これに対し、図８に示すように、本実施形態の負荷駆動回路１では、ドレイン・ソース間電圧ＶDSの変化に追従するようにゲート・ソース間電圧ＶGSが変化している。そのため、従来の構成に比べ、ドレイン・ソース間電圧ＶDSの変動が抑えられている。

また、本実施形態の負荷駆動回路１によれば、同期整流の速度は、ゲート抵抗（ターンオフ用抵抗Ｒ１）が存在しない従来の構成と同等の速度を維持することができる。その理由は次のとおりである。すなわち、誘導性負荷３からの回生電流を流すために駆動用トランジスタＴ２がターンオンされる際（同期整流状態に移行する際）、そのゲート・ソース間には、オン状態のターンオン用トランジスタＭ１を介してオン電圧が与えられる。従って、駆動用トランジスタＴ２のターンオン時間は、ゲート抵抗が存在しない構成と同程度の時間となる。つまり、負荷駆動回路１は、ゲート抵抗が存在しない従来の構成と同様に、高速な同期整流を行うことができる。

以上説明したように、本実施形態によれば、新たな構成としてターンオフ用抵抗Ｒ１を付加するだけで、従来と同様の制御方法を用いて、駆動用トランジスタＴ２のターンオン時間が長くなることを抑制しつつ、駆動用トランジスタＴ１がターンオンされる際における電圧変動ノイズ（リンギング）の発生を低減することができる。

負荷駆動回路１を構成する各回路は、同一の半導体チップ１０に形成されている。つまり、負荷駆動回路１は、１チップのＩＣとして構成されるため、回路の小型化を実現することができる。また、各配線、特にＣＭＯＳ回路９の出力ノードＮ３から駆動用トランジスタＴ２のゲートに至る配線（ゲート配線）を短くすることができる。そのため、ゲート配線のインダクタンス成分が小さくなり、その分だけ上述した電圧変動ノイズが抑えられるという効果も得られる。また、ゲート配線による抵抗成分が小さくなり、その分だけゲート駆動信号の電圧降下が抑えられるという効果も得られる。

ターンオフ用抵抗Ｒ１の抵抗値を上記（１）式により得られる範囲の値に設定した。これにより、駆動用トランジスタＴ１をターンオンする際、相互接続ノードＮ１の電圧上昇に伴って、駆動用トランジスタＴ２のゲート・ソース間電圧が、確実にしきい値電圧を超えることになる。そのため、前述したリンギング抑制の効果を良好に得ることが可能となる。

（第２の実施形態）
以下、本発明の第２の実施形態について図１０を参照して説明する。
図１０に示す本実施形態の負荷駆動回路２１は、図１に示した第１の実施形態の負荷駆動回路１に対し、ゲート駆動回路５に代えてゲート駆動回路２２を備えている点が異なっている。ゲート駆動回路２２が備えるＣＭＯＳ回路２３は、図１に示したＣＭＯＳ回路９に対し、ＰＮが逆になっている。すなわち、ターンオン用トランジスタＭ２１がＰチャネル型であり、ターンオフ用トランジスタＭ２２がＮチャネル型である。

このような構成の負荷駆動回路２１によっても、第１の実施形態と同様の作用および効果が得られる。さらに、同期整流状態に移行する際、Ｎチャネル型のターンオン用トランジスタＭ２１により駆動用トランジスタＴ２がターンオンされることにより、同期整流のさらなる高効率化および高速化を図ることが可能となる。その理由としては、一般に、Ｐチャネル型のＭＯＳトランジスタよりも、Ｎチャネル型のＭＯＳトランジスタのほうが、オン抵抗などの各種特性が良好であるためである。

（第３の実施形態）
以下、本発明の第３の実施形態について図１１および図１２を参照して説明する。
図１に示した第１の実施形態の負荷駆動回路１は、ロウサイド側の駆動用トランジスタＴ２により同期整流を行っていた。これに対し、図１１に示す本実施形態の負荷駆動回路３１は、ハイサイド側の駆動用トランジスタＴ１により同期整流を行う。そのため、本実施形態では、誘導性負荷３は、駆動用トランジスタＴ１および駆動用トランジスタＴ２の相互接続ノードＮ１と電源線６との間に接続されている。なお、本実施形態では、駆動用トランジスタＴ１が一方の駆動用トランジスタに相当し、駆動用トランジスタＴ２が他方の駆動用トランジスタに相当する。

ゲート駆動回路３２は、ブートストラップ回路３３、ＣＭＯＳ回路３４およびターンオフ用抵抗Ｒ３１を備えている。ブートストラップ回路３３は、直流電源２の出力電圧（１２Ｖ）よりも高い電圧（例えば２０Ｖ）を出力する。ＣＭＯＳ回路３４は、図１に示したＣＭＯＳ回路９と同様の構成である。ＣＭＯＳ回路３４の入力ノードＮ３１には、制御回路８から出力される制御信号Ｓａが与えられる。このような構成により、ＣＭＯＳ回路３４は、制御回路８から与えられる制御信号Ｓａに基づいて、駆動用トランジスタＴ１をターンオンするオン電圧（２０Ｖ）またはターンオフするオフ電圧（０Ｖ）を、駆動用トランジスタＴ１のゲート・ソース間に与える。

ターンオフ用抵抗Ｒ３１は、ターンオフ用トランジスタＭ２のソースと、駆動用トランジスタＴ１のソース（相互接続ノードＮ１）との間に接続されている。つまり、ターンオフ用抵抗Ｒ３１は、ターンオフ用トランジスタＭ２から駆動用トランジスタＴ１のソースに至る通電経路に介在している。

ゲート駆動回路３５は、ＣＭＯＳ回路（図示せず）を含んで構成されている。ゲート駆動回路３５は、制御回路８から与えられる制御信号Ｓｂに基づいて、駆動用トランジスタＴ２をターンオンするオン電圧（１２Ｖ）またはターンオフするオフ電圧（０Ｖ）を、駆動用トランジスタＴ２のゲート・ソース間に与える。

なお、ハイサイド側の駆動用トランジスタとしてＰチャネル型のものを用いることも考えられる。その場合、図１２に示す負荷駆動回路３６のように、ゲート駆動回路の構成を変更すればよい。すなわち、Ｐチャネル型の駆動用トランジスタＴ３１（一方の駆動用トランジスタに相当）を駆動するゲート駆動回路３７としては、ゲート駆動回路３２の構成に対し、ブートストラップ回路３３を省略することができる。また、ＣＭＯＳ回路３４を構成する各トランジスタＭ１、Ｍ２の役割が反対になる。つまり、Ｐチャネル型のトランジスタＭ１がターンオフ用トランジスタとなり、Ｎチャネル型のトランジスタＭ２がターンオン用トランジスタとなる。

これに伴い、ターンオフ用抵抗Ｒ３１の接続位置も変更される。すなわち、ターンオフ用抵抗Ｒ３１は、ターンオフ用トランジスタであるトランジスタＭ１のソースと、駆動用トランジスタＴ３１のソース（電源線６）との間に接続されている。つまり、この場合も、ターンオフ用抵抗Ｒ３１は、ターンオフ用トランジスタ（トランジスタＭ１）から駆動用トランジスタＴ３１のソースに至る通電経路に介在している。

このように、ハイサイド側の駆動用トランジスタＴ１またはＴ３１により同期整流を行う構成であっても、負荷通電状態に移行する際におけるリンギングの発生を抑制するとともに、高速な同期整流を実行することが可能となる。つまり、本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。

（第４の実施形態）
以下、本発明の第４の実施形態について図１３を参照して説明する。
図１３に示すように、本実施形態のゲート駆動回路４１は、図３に示した第１の実施形態のゲート駆動回路５に対し、ターンオフ用抵抗の構成が変更されている点が異なっている。図１３に示すターンオフ用抵抗Ｒ４１は、ターンオフ用抵抗Ｒ１と同様に、ターンオフ用トランジスタＭ２のソースとなる拡散層１６により構成されている。ただし、ターンオフ用抵抗Ｒ４１が構成される拡散層１６には、複数の金属製のコンタクトＣｎ１〜Ｃｎ１０が設けられている。

コンタクトＣｎ１〜Ｃｎ１０のうち、いずれか１つがグランド線７に接続される。つまり、ターンオフ用抵抗Ｒ４１の抵抗値は、グランド線７に接続されるコンタクトの位置に応じた値に設定（調整）される。具体的には、ゲート電極１３に近いコンタクトに接続されるほど抵抗値が低く設定され、ゲート電極から遠いコンタクトに接続されるほど抵抗値が高く設定される。このように、コンタクトＣｎ１〜Ｃｎ１０は、ターンオフ用抵抗Ｒ４１の抵抗値を調整するターンオフ用抵抗値調整手段に相当する。

このような構成によれば、例えば製造段階において、駆動対象となる駆動用トランジスタの特性などに応じてターンオフ用抵抗Ｒ４１の抵抗値を調整することが可能となり、電圧変動ノイズを一層低減することが可能となる。しかも、コンタクトの接続位置を変更するだけで、上記抵抗値の調整を実施することができるため、製造工程を簡単化することができるという効果も得られる。

（第５の実施形態）
以下、本発明の第５の実施形態について図１４および図１５を参照して説明する。
図１４に示す本実施形態の負荷駆動回路５１は、図１に示した第１の実施形態の負荷駆動回路１に対し、駆動用トランジスタの種類が変更されている点が異なる。駆動用トランジスタＴ５１、Ｔ５２は、Ｎチャネル型のＩＧＢＴ（Insulated Gate Bipolar Transistor）である。駆動用トランジスタＴ５１、Ｔ５２（電圧駆動型の駆動用トランジスタに相当）は、それぞれ逆並列接続された還流ダイオードＤ５１、Ｄ５２を備えている。

図１５に示すように、負荷駆動回路５１を構成する各回路は、同一の半導体チップ５２に形成されている。つまり、負荷駆動回路５１は、１チップのＩＣ（半導体集積回路装置）により構成されている。なお、駆動用トランジスタＴ５１、Ｔ５２は、横型のＩＧＢＴ（Lateral-IGBT）である。このような構成において、駆動用トランジスタＴ５１とゲート駆動回路４との間は、トレンチ絶縁分離されている。また、駆動用トランジスタＴ５２とゲート駆動回路５との間は、トレンチ絶縁分離されている。

ＩＧＢＴを駆動用トランジスタとして用いる本実施形態は、ＬＤＭＯＳトランジスタを駆動用トランジスタとして用いる上記各実施形態と同様の作用および効果が得られるとともに、同様の変形が可能である。ただし、駆動用トランジスタに関する記載について、ソースをエミッタに読み替えるとともに、ドレインをコレクタに読み替える必要がある。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
ターンオフ用抵抗（Ｒ１、Ｒ３１、Ｒ４１）に代えてまたは加えて、ＣＭＯＳ回路（９、２３、３４）の出力ノードとターンオフ用トランジスタ（Ｍ２、Ｍ２２）のドレインとの間に接続されたターンオフ用抵抗を設けてもよい。つまり、ターンオフ用抵抗は、ＣＭＯＳ回路の出力ノードからターンオフ用トランジスタを経由して駆動用トランジスタ（Ｔ２、Ｔ３１、Ｔ５２）のソースまたはエミッタに至る通電経路に介在していればよい。

上記各実施形態では、負荷駆動回路を１チップ化する例を示したが、これに限らずともよい。すなわち、負荷駆動回路は、ディスクリート部品により構成してもよいし、各回路をそれぞれ別々の半導体チップに形成してもよい。ただし、少なくとも、一方の駆動用トランジスタ（Ｔ２、Ｔ３１、Ｔ５２）と、それを駆動するゲート駆動回路（５、２２、３２、３７、４１）とを同一の半導体チップに形成すれば、ゲート駆動回路を構成するＣＭＯＳ回路の出力ノードから一方の駆動用トランジスタのゲートに至るゲート配線を短くすることができるため、それによる前述した効果が得られる。

半導体チップに一方の駆動用トランジスタを駆動するゲート駆動回路を形成する場合、ターンオフ用抵抗（Ｒ１、Ｒ３１、Ｒ４１）は、半導体チップ内に形成される拡散抵抗に限らずともよい。図１６に示すように、半導体チップ上に設けられる配線６１による抵抗（Ｐｏｌｙ抵抗、Ｐｏｌｙ−Ｓｉ抵抗、ＣｒＳｉ抵抗など）を採用することもできる。

ターンオフ用抵抗（Ｒ１、Ｒ３１、Ｒ４１）に代えてインダクタを用いることが可能である。インダクタを用いた場合であっても、ターンオフ抵抗を用いた場合と同様の作用および効果が得られる。ただし、その場合、インダクタの挿入位置は以下のとおり限定される。例えば、図１の構成におけるターンオフ用抵抗に代えてインダクタを用いる場合、インダクタは、ターンオフ用トランジスタＭ２から駆動用トランジスタＴ２のソースに至る通電経路に介在する位置に挿入する必要がある。言い換えると、インダクタは、ＣＭＯＳ回路９の出力ノードＮ３とターンオフ用トランジスタＭ２のドレインとの間に挿入することはできない。その理由は、次のとおりである。

すなわち、同期整流時に駆動用トランジスタＴ２がターンオンされる際、駆動用トランジスタＴ２のゲートに対し、インダクタが接続された状態であると、そのインダクタの影響によりスイッチングノイズが生じるおそれがあるためである。上述したとおり、インダクタの挿入位置を限定すれば、同期整流時、駆動用トランジスタＴ２のゲートとインダクタとの間がオフ状態のターンオフ用トランジスタＭ２により電気的に分離されるため、上記スイッチングノイズの発生を抑えることができる。

また、充電電流Ｉが流れることによりインダクタに生じる電圧Ｖindは、充電電流Ｉの時間変化量をｄｉ／ｄｔとすると、下記（２）式により表される。
Ｖind＝Ｌ・（ｄｉ／ｄｔ） …（２）
そこで、インダクタの値Ｌは、電圧Ｖindが駆動用トランジスタのしきい値電圧Ｖthより高くなる値とすればよい（Ｖind＞Ｖth）。つまり、インダクタの値Ｌは、下記（３）式により得られる範囲の値にするとよい。
Ｌ＞Ｖth・（ｄｔ／ｄｉ） …（３）

本発明は、ゲート駆動回路を構成するＣＭＯＳ回路の出力ノードから一方の駆動用トランジスタのゲートに至る通電経路に介在するターンオン用抵抗を備える構成にも適用できる。このような構成によれば、ターンオン用抵抗の抵抗値に応じてスイッチング速度が抑制されるため、スイッチング動作に伴い発生するスイッチングノイズを低減することが可能となる。ただし、上記したスイッチングノイズは、同期整流時における効率とトレードオフの関係にある。そこで、ターンオン用抵抗の抵抗値を調整するターンオン用抵抗値調整手段を備えるとよい。なお、ターンオン用抵抗調整手段としては、図１３に示したコンタクトＣｎ１〜Ｃｎ１０を用いたターンオフ用抵抗値調整手段と同様の手段を採用することができる。このような構成によれば、例えば製造段階において、駆動対象となる駆動用トランジスタの特性などに応じて駆動用トランジスタのスイッチング速度（ターンオン時間）を所望の値に設定することができる。従って、例えば、同期整流時における効率の低下を抑制しつつ、スイッチング動作に伴い発生するスイッチングノイズを低減することが可能となる。

図面中、２は直流電源、３は誘導性負荷、５、２２、３２、３７、４１はゲート駆動回路、９、２３、３４はＣＭＯＳ回路、１０、５２は半導体チップ、Ｄ１、Ｄ２、Ｄ５１、Ｄ５２は還流ダイオード、Ｍ１、Ｍ２１はターンオン用トランジスタ、Ｍ２、Ｍ２２はターンオフ用トランジスタ、Ｒ１、Ｒ３１、Ｒ４１はターンオフ用抵抗、Ｔ１、Ｔ２、Ｔ３１、Ｔ５１、Ｔ５２は駆動用トランジスタを示す。

Claims (9)

1. 直流電源の出力端子間に互いに直列接続されるとともに、相補的にオンオフ動作することにより、それらの相互接続ノードに接続される誘導性負荷を駆動する２つの還流ダイオードを有する電圧駆動型の駆動用トランジスタのうち、前記誘導性負荷からの回生電流を流す際にオンされる一方の駆動用トランジスタのゲートを駆動するゲート駆動回路であって、
   外部から与えられる制御信号に基づいて前記一方の駆動用トランジスタをターンオンするオン電圧またはターンオフするオフ電圧を前記一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間に与えるものであり、前記一方の駆動用トランジスタをターンオンするときにオンされるターンオン用トランジスタと、前記一方の駆動用トランジスタをターンオフするときにオンされるターンオフ用トランジスタと、を備えたＣＭＯＳ回路と、
   前記ＣＭＯＳ回路の出力ノードから前記ターンオフ用トランジスタを経由して前記一方の駆動用トランジスタのソースまたはエミッタに至る通電経路に介在するターンオフ用抵抗と、を備え、
   前記ターンオフ用抵抗の抵抗値Ｒoffは、前記一方の駆動用トランジスタのしきい値電圧をＶthとし、前記一方の駆動用トランジスタのドレイン・ゲート間またはコレクタ・ゲート間の静電容量をＣとし、前記一方の駆動用トランジスタのスイッチング速度をｄｖ／ｄｔとすると、次式により得られる値とされることを特徴とするゲート駆動回路。
   Ｒoff ＞Ｖth／（Ｃ・（ｄｖ／ｄｔ））
2. 前記一方の駆動用トランジスタが形成される半導体チップに形成されることを特徴とする請求項１に記載のゲート駆動回路。
3. 前記ターンオフ用抵抗は、前記半導体チップ内に形成される拡散抵抗であることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記ターンオフ用抵抗は、前記半導体チップ上に設けられる配線による抵抗であることを特徴とする請求項２に記載のゲート駆動回路。
5. 前記ターンオフ用抵抗の抵抗値を調整するターンオフ用抵抗値調整手段を備えていることを特徴とする請求項１〜４のいずれか一つに記載のゲート駆動回路。
6. 前記ＣＭＯＳ回路の出力ノードから前記一方の駆動用トランジスタのゲートに至る通電経路に介在するターンオン用抵抗と、
   前記ターンオン用抵抗の抵抗値を調整するターンオン用抵抗値調整手段と、
   を備えていることを特徴とする請求項１〜５のいずれか一つに記載のゲート駆動回路。
7. 前記２つの駆動用トランジスタは、ＬＤＭＯＳトランジスタであり、
   前記ＬＤＭＯＳトランジスタが形成される半導体チップに形成され、
   前記ＬＤＭＯＳトランジスタとの間はトレンチ絶縁分離されていることを特徴とする請求項１〜６のいずれか一つに記載のゲート駆動回路。
8. 前記２つの駆動用トランジスタは、ＩＧＢＴであり、
   前記ＩＧＢＴが形成される半導体チップに形成され、
   前記ＩＧＢＴとの間はトレンチ絶縁分離されていることを特徴とする請求項１〜６のいずれか一つに記載のゲート駆動回路。
9. 直流電源の出力端子間に互いに直列接続されるとともに、相補的にオンオフ動作することにより、それらの相互接続ノードに接続される誘導性負荷を駆動する２つの還流ダイオードを有する電圧駆動型の駆動用トランジスタのうち、前記誘導性負荷からの回生電流を流す際にオンされる一方の駆動用トランジスタのゲートを駆動するゲート駆動回路であって、
   外部から与えられる制御信号に基づいて前記一方の駆動用トランジスタをターンオンするオン電圧またはターンオフするオフ電圧を前記一方の駆動用トランジスタのゲート・ソース間またはゲート・エミッタ間に与えるものであり、前記一方の駆動用トランジスタをターンオンするときにオンされるターンオン用トランジスタと、前記一方の駆動用トランジスタをターンオフするときにオンされるターンオフ用トランジスタと、を備えたＣＭＯＳ回路と、
   前記ターンオフ用トランジスタから前記一方の駆動用トランジスタのソースまたはエミッタに至る通電経路に介在するインダクタと、を備え、
   前記インダクタの値Ｌは、前記一方の駆動用トランジスタのしきい値電圧をＶthとし、前記インダクタの充電電流の時間変化量をｄｉ／ｄｔとすると、次式により得られる範囲の値にされることを特徴とするゲート駆動回路。
   Ｌ＞Ｖth／（ｄｉ／ｄｔ）

Images