JP5968598B2 - 半導体装置 - Google Patents
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本発明の実施の形態の半導体装置(一例として、()内に対応する構成要素、符号等を付記)は、高電圧側の電源にドレインが接続される第1スイッチ素子(H側スイッチ素子HSW)と、低電圧側の電源にソースが接続される第2スイッチ素子(L側スイッチ素子LSW)とを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路(H側ゲート駆動回路HGDとL側ゲート駆動回路LGD)と、前記駆動回路を制御する制御回路(ゲートドライバ制御回路GDCTL)と、を有する半導体装置であって、以下(1),(2)の特徴を有するものである。
本発明の実施の形態1である半導体装置を、図1〜図8を用いて説明する。本発明の実施の形態1である半導体装置は、図1に示すような制御回路と駆動回路、さらにこの駆動回路の出力に接続されるインバータ回路(図4や図5に下側アームのスイッチ素子を図示、上側アームのスイッチ素子も同様の構成)も含む構成となっている。また、この半導体装置の制御回路の入力には、外部にマイコンが接続されて構成される。
図1により、本発明の実施の形態1である半導体装置を構成する駆動回路と制御回路について説明する。図1は、この半導体装置を構成する駆動回路と制御回路の構成の一例を示すブロック図である。図1中の記号は、ゲートドライバ制御回路GDCTL、H側入力信号HIN、L側入力信号LIN、H側抵抗HR、L側抵抗LR、H側インバータHIV、L側インバータLIV、H側レベル変換回路HLS、L側レベル変換回路LLS、パルス発生回路PG、遅延時間生成回路DG、H側電源電圧低下保護回路HUVDF、L側電源電圧低下保護回路LUVDF、インターロック回路IL、ラッチ回路RSL、遅延時間生成回路DGA,DGB、H側ゲート駆動回路HGD、L側ゲート駆動回路LGD、抵抗R1,R2、NMOSトランジスタNM1,NM2、電源電圧VDD,VCC、高電圧側電源レベルVB、高電圧側ソースレベルVS、低電圧側電源レベルVCC、低電圧側ソースレベルCOM、H側出力信号HO1,HO2、L側出力信号LO1,LO2、ゲート駆動回路入力信号IN1,IN2、トライステートイネーブル信号ENTである。
図2〜図4により、図1に示したL側ゲート駆動回路LGDについて説明する。ここでは、L側ゲート駆動回路LGDを例に説明するが、H側ゲート駆動回路HGDもL側ゲート駆動回路LGDと同様の回路構成となっている。
図5により、図4に示したL側ゲート駆動回路LGDの出力信号LO1と、インバータ回路の下側アームのスイッチ素子LSWとの接続形態の変形例について説明する。図5は、この接続形態の変形例を示す回路図である。図5では、スイッチ素子LSWであるNMOSトランジスタNMまたは接合FET(JFET)と、L側ゲート駆動回路LGDの出力信号LO1との間に接続する受動素子もしくは能動素子の組み合わせの例を示している。ここでは、L側ゲート駆動回路LGDを例に説明するが、H側ゲート駆動回路HGDの出力信号HO1と、インバータ回路の上側アームのスイッチ素子(HSW)との接続形態もL側ゲート駆動回路LGDと同様である。
図6により、図1に示した遅延時間生成回路DGについて説明する。図6は、この遅延時間生成回路DGの構成の一例を示す回路図である。
図7により、図1に示した制御回路(ゲートドライバ制御回路GDCTL)と駆動回路(L側ゲート駆動回路LGDおよびH側ゲート駆動回路HGD)の動作について説明する。図7は、この制御回路と駆動回路の動作の一例を示す波形図である。図7の例では、インバータ回路のスイッチ素子LSW,HSWはNMOSトランジスタNM、そのゲート電極Gswには抵抗Rが直列に接続されている場合を想定した波形を示している。
以上説明した本実施の形態1によれば、インバータ回路とそれを構成するスイッチ素子(L側スイッチ素子LSW、H側スイッチ素子HSW)を駆動する駆動回路(L側ゲート駆動回路LGD、H側ゲート駆動回路HGD)およびこの駆動回路を制御する制御回路(ゲートドライバ制御回路GDCTL)において、駆動回路は、スイッチ素子のゲート電極をソース電位に駆動する回路と、スイッチ素子のゲート電極を負電位に駆動する回路とを有し、負電位に駆動する回路の出力ノードとスイッチ素子との間に直列にコンデンサCnが接続され、制御回路により、スイッチ素子がオフ状態からオン状態になる直前のスイッチ素子のゲート電極の電圧をソース電位と同じであるように制御することで、追加回路規模が少なく、所望の負電位を動的に印加できる駆動回路および制御回路を提供することができる。またこれにより、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することができる。さらには、安価で高性能かつ信頼性の高いパワーデバイスの実現が可能となる。
本発明の実施の形態2である半導体装置を、図9〜図10を用いて説明する。前記実施の形態1で示したゲート駆動回路においては、内蔵ダイオードを有するスイッチ素子を用いた例を示したが、本発明はこれに限定されない。本実施の形態2では、内蔵ダイオードを有さないスイッチ素子を用いた例を説明する。ここでは、L側ゲート駆動回路LGDを例に説明するが、H側ゲート駆動回路HGDについても同様である。
例えば、前記実施の形態1の図2に対応するL側ゲート駆動回路LGDの一部の構成においては、図9に示すような、内蔵ダイオードを含まないスイッチ素子を用いて本発明のゲート駆動回路を構成することも可能である。
図10は、図9に示したL側ゲート駆動回路LGDの要素断面の一例を示す断面図(見易くするために断面表記を省略)である。図10中の記号は、P基板Psub、素子分離のための埋め込み酸化膜STI、P型半導体からなるPウェルPW、N型半導体からなるNウェルNW、高濃度N型半導体からなるディープNウェルDeep NW、高濃度P型領域P+、高濃度N型領域N+、ゲート絶縁膜Tox、寄生バイポーラ動作を防止するガードリングGR、ゲート電極Gn,Gp、ドレイン電極Dn,Dp、ソース電極Sn,Spである。
以上説明した本実施の形態2によれば、インバータ回路とそれを構成するスイッチ素子(L側スイッチ素子LSW、H側スイッチ素子HSW)を駆動する駆動回路(L側ゲート駆動回路LGD、H側ゲート駆動回路HGD)およびこの駆動回路を制御する制御回路(ゲートドライバ制御回路GDCTL)において、前記実施の形態1と同様の効果を得ることができ、さらに前記実施の形態1に比べて低コスト化および小型化が可能となる。
以上、本発明者によってなされた発明を実施の形態1および実施の形態2に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、誤点弧を防止し、低損失な電力変換回路を実現する目的を実現するために、以下のようなさまざまな変更が可能である。
HIN…H側入力信号
LIN…L側入力信号
HR…H側抵抗
LR…L側抵抗
HIV…H側インバータ
LIV…L側インバータ
HLS…H側レベル変換回路
LLS…L側レベル変換回路
PG&DG…パルス発生回路と遅延時間生成回路
HUVDF…H側電源電圧低下保護回路
LUVDF…L側電源電圧低下保護回路
IL&DG…インターロック回路と遅延時間生成回路
RSL…ラッチ回路
DGA,DGB…遅延時間生成回路
HGD…H側ゲート駆動回路
LGD…L側ゲート駆動回路
R1,R2…抵抗
NM1,NM2…NMOSトランジスタ
VDD,VCC…電源電圧
VB…高電圧側電源レベル
VS…高電圧側ソースレベル
VCC…低電圧側電源レベル
COM…低電圧側ソースレベル
HO1,HO2…H側出力信号
LO1,LO2…L側出力信号
IN1,IN2…ゲート駆動回路入力信号
ENT…トライステートイネーブル信号
SW1,SW2,SW3,SW4…ゲート駆動回路のスイッチ素子
SWH1,SWH2,SWH3…ゲート駆動回路の高しきい値スイッチ素子
Di1,Di2,Di3,Di4,Di5,Di6,Di7…ダイオード
Cn…コンデンサ
OUT…ゲート駆動回路出力ノード
LSW…下側アームのスイッチ素子
HSW…上側アームのスイッチ素子
NM…NMOSトランジスタ
Gsw…ゲート電極
D…ドレイン
S…ソース
Di…ダイオード
R…抵抗
Csp…スピードアップコンデンサ
JFET…接合FET
DG…遅延時間生成回路
IP…入力ノード
IVD…反転素子による遅延回路
NAND…論理積回路
OP…出力ノード
GswH,GswL…ゲート電極
SW5,SW6…ゲート駆動回路のスイッチ素子
SWH4…ゲート駆動回路の高しきい値スイッチ素子
Psub…P基板
STI…埋め込み酸化膜
PW…Pウェル
NW…Nウェル
Deep NW…ディープNウェル
P+…高濃度P型領域
N+…高濃度N型領域
Tox…ゲート絶縁膜
GR…ガードリング
Gn,Gp…ゲート電極
Dn,Dp…ドレイン電極
Sn,Sp…ソース電極
Claims (18)
- 高電圧側の電源にドレインが接続される第1スイッチ素子と、低電圧側の電源にソースが接続される第2スイッチ素子とを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、
前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路と、
前記駆動回路を制御する制御回路と、を有し、
前記駆動回路は、
前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路と、
前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路と、
前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路と、
前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路と、を有し、
前記第1回路の出力ノードと前記第1スイッチ素子のゲート電極が接続され、
前記第2回路の出力ノードと前記第2スイッチ素子のゲート電極が接続され、
前記第3回路および前記第4回路においては、前記第3回路の出力ノードと前記第1スイッチ素子のゲート電極との間に直列にコンデンサが接続され、前記第4回路の出力ノードと前記第2スイッチ素子のゲート電極との間に直列にコンデンサが接続され、
前記制御回路は、前記第1スイッチ素子がオフ状態からオン状態になる直前に前記第2スイッチ素子のゲート電極の電圧を前記第2回路のソース電位よりも低い前記負電位に制御する、もしくは、前記第2スイッチ素子がオフ状態からオン状態になる直前に前記第1スイッチ素子のゲート電極の電圧を前記第1回路のソース電位よりも低い前記負電位に制御し、
前記第1回路および前記第2回路は、プルダウン回路を複数有し、当該複数のプルダウン回路のうち、一つの第1プルダウン回路のしきい値は、前記第1プルダウン回路以外の複数の第2プルダウン回路のしきい値よりも低く、前記第1プルダウン回路と前記複数の第2プルダウン回路のゲート電位はそれぞれ独立に制御されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記インバータ回路の前記第1スイッチ素子がオフ状態からオン状態になる前に、前記第2スイッチ素子に接続される前記第4回路を活性化する、もしくは、
前記インバータ回路の前記第2スイッチ素子がオフ状態からオン状態になる前に、前記第1スイッチ素子に接続される前記第3回路を活性化することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1回路から前記第4回路は、その出力ノードを前記駆動回路の電源レベルに駆動するプルアップ回路と、前記出力ノードを前記駆動回路のソースレベルに駆動するプルダウン回路とを有し、
前記プルアップ回路および前記プルダウン回路はMOSFETであり、
前記MOSFETはその素子内にダイオード構造を有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第3回路もしくは前記第4回路を活性化するよりも前に、前記第2プルダウン回路のゲート電位をオフ状態に制御することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2プルダウン回路の内蔵ダイオードの内蔵電位であるオン電圧の総和は、前記第3回路もしくは前記第4回路が前記第1スイッチ素子もしくは前記第2スイッチ素子のゲート電極に与える負電位の絶対値よりも大きいことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第2プルダウン回路をオン状態にするゲート電位は、前記第1プルダウン回路をオン状態にするゲート電位よりも高いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1スイッチ素子および前記第2スイッチ素子を構成する半導体材料の一部もしくは全部はシリコンカーバイドもしくはガリウムナイトライドであることを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記第1スイッチ素子および前記第2スイッチ素子はMOSFETであることを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記第1スイッチ素子および前記第2スイッチ素子は接合FETであることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1回路から前記第4回路においては、一つの半導体基板上に集積され、
前記第1回路から前記第4回路を構成する素子は、その内部にダイオードが内蔵されないことを特徴とする半導体装置。 - 請求項10に記載の半導体装置において、
前記半導体基板上に集積される前記第1回路、前記第2回路、前記第3回路、前記第4回路を構成する素子においては、そのウェル構造が、P型半導体からなるPウェル、N型半導体からなるNウェル、および高濃度N型半導体からなるディープNウェルを有し、
前記第1回路、前記第2回路、前記第3回路、前記第4回路を構成するプルダウン回路の基板電位とソース電位はそれぞれ独立に制御されることを特徴とする半導体装置。 - 高電圧側の電源にドレインが接続される第1スイッチ素子と、低電圧側の電源にソースが接続される第2スイッチ素子とを有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインとが電気的に接続されるインバータ回路と、
前記インバータ回路の前記第1スイッチ素子および前記第2スイッチ素子のゲート電極を駆動する駆動回路と、
前記駆動回路を制御する制御回路と、を有し、
前記駆動回路は、
前記第1スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第1回路と、
前記第2スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第2回路と、
前記第1スイッチ素子のゲート電極を負電位に駆動する第3回路と、
前記第2スイッチ素子のゲート電極を負電位に駆動する第4回路と、を有し、
前記第1回路の出力ノードと前記第1スイッチ素子のゲート電極が接続され、
前記第2回路の出力ノードと前記第2スイッチ素子のゲート電極が接続され、
前記第3回路および前記第4回路においては、前記第3回路の出力ノードと前記第1スイッチ素子のゲート電極との間に直列にコンデンサが接続され、前記第4回路の出力ノードと前記第2スイッチ素子のゲート電極との間に直列にコンデンサが接続され、
前記第1回路および前記第2回路のソース電位と、前記第1回路および前記第2回路の出力ノードとの間に、複数のプルダウン回路が接続され、
前記第1回路および前記第2回路は、プルダウン回路を複数有し、当該複数のプルダウン回路のうち、一つの第1プルダウン回路のしきい値は、前記第1プルダウン回路以外の複数の第2プルダウン回路のしきい値よりも低く、前記第1プルダウン回路と前記複数の第2プルダウン回路のゲート電位はそれぞれ独立に制御されることを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記インバータ回路の前記第1スイッチ素子がオフ状態からオン状態になる前に、前記第2スイッチ素子に接続される前記第4回路を活性化する、もしくは、
前記インバータ回路の前記第2スイッチ素子がオフ状態からオン状態になる前に、前記第1スイッチ素子に接続される前記第3回路を活性化することを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記第1回路から前記第2回路は、その出力ノードを前記駆動回路の電源レベルに駆動するプルアップ回路と、前記出力ノードを前記駆動回路のソースレベルに駆動する前記複数のプルダウン回路とを有し、
前記プルアップ回路および前記複数のプルダウン回路はMOSFETであり、
前記MOSFETはその素子内にダイオード構造を有することを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記第2プルダウン回路の内蔵ダイオードの内蔵電位であるオン電圧の総和は、前記第3回路もしくは前記第4回路が前記第1スイッチ素子もしくは前記第2スイッチ素子のゲート電極に与える負電位の絶対値よりも大きいことを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、
前記第1スイッチ素子および前記第2スイッチ素子を構成する半導体材料の一部もしくは全部はシリコンカーバイドもしくはガリウムナイトライドであることを特徴とする半導体装置。 - 請求項16に記載の半導体装置において、
前記第1スイッチ素子および前記第2スイッチ素子はMOSFETであることを特徴とする半導体装置。 - 請求項16に記載の半導体装置において、
前記第1スイッチ素子および前記第2スイッチ素子は接合FETであることを特徴とする半導体装置。
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