JP6704141B2 - スナバ回路および電源装置 - Google Patents
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Description
直流電源と、第1接続点と、トランスと、第2接続点と、第1スイッチング素子と、接地電位とがこの順に接続されているスイッチング電源に接続されるスナバ回路であって、
第2スイッチング素子と、第1抵抗と、第1コンデンサと、第1ダイオードと、第2ダイオードと、コイルと、電位差発生部とを有し、
前記第2スイッチング素子は、第2高圧側端子、第2低圧側端子および第2制御端子を含み、
前記第1ダイオードは、第1アノードおよび第1カソードを含み、
前記第2ダイオードは、第2アノードおよび第2カソードを含み、
前記第2接続点と接地電位とを接続する経路であって、前記第2接続点から接地電位に向かって、前記第1アノードと、前記第1カソードと、第3接続点と、前記第1コンデンサとをこの順に通る経路が存在し、
前記第3接続点と前記第1接続点とを接続する経路であって、前記第3接続点から前記第1接続点に向かって、前記第2高圧側端子と、前記第2低圧側端子と、第4接続点と、前記コイルとをこの順に通る経路が存在し、
接地電位と前記第4接続点とを接続する経路であって、接地電位から前記第4接続点に向かって、前記第2アノードと、前記第2カソードとをこの順に通る経路が存在し、
前記第2接続点と前記第2制御端子とを接続する経路であって、前記第2接続点から前記第2制御端子に向かって、前記第1抵抗と、第5接続点とをこの順に通る経路が存在し、
前記電位差発生部は、(i)定電圧ダイオードである第3ダイオードであって、第3アノードおよび第3カソードを含み、前記第5接続点、前記第3アノード、前記第3カソードおよび前記第3接続点がこの順に並ぶように前記第5接続点と前記第3接続点との間に接続された第3ダイオードである、または、(ii)前記第5接続点と前記第3接続点との間に接続された第2抵抗である、スナバ回路を提供する。
直流電源と、第1接続点と、トランスと、第2接続点と、第1スイッチング素子と、接地電位とがこの順に接続されているスイッチング電源に接続されるスナバ回路であって、
第2スイッチング素子と、第1抵抗と、第1コンデンサと、第1ダイオードと、第2ダイオードと、コイルと、電位差発生部とを有し、
前記第2スイッチング素子は、第2高圧側端子、第2低圧側端子および第2制御端子を含み、
前記第1ダイオードは、第1アノードおよび第1カソードを含み、
前記第2ダイオードは、第2アノードおよび第2カソードを含み、
前記第2接続点と接地電位とを接続する経路であって、前記第2接続点から接地電位に向かって、前記第1アノードと、前記第1カソードと、第3接続点と、前記第1コンデンサとをこの順に通る経路が存在し、
前記第3接続点と前記第1接続点とを接続する経路であって、前記第3接続点から前記第1接続点に向かって、前記第2高圧側端子と、前記第2低圧側端子と、第4接続点と、前記コイルとをこの順に通る経路が存在し、
接地電位と前記第4接続点とを接続する経路であって、接地電位から前記第4接続点に向かって、前記第2アノードと、前記第2カソードとをこの順に通る経路が存在し、
前記第2接続点と前記第2制御端子とを接続する経路であって、前記第2接続点から前記第2制御端子に向かって、前記第1抵抗と、第5接続点とをこの順に通る経路が存在し、
前記電位差発生部は、(i)定電圧ダイオードである第3ダイオードであって、第3アノードおよび第3カソードを含み、前記第5接続点、前記第3アノード、前記第3カソードおよび前記第3接続点がこの順に並ぶように前記第5接続点と前記第3接続点との間に接続された第3ダイオードである、または、(ii)前記第5接続点と前記第3接続点との間に接続された第2抵抗である、スナバ回路を提供する。
第2コンデンサと、第3抵抗と、を有し、
前記第2接続点と前記第5接続点との間において、前記第1抵抗が配置された経路と、前記第2コンデンサおよび前記第3抵抗が直列接続された経路と、が並列接続されている、スナバ回路を提供する。
前記第1スイッチング素子のターンオンに追随して前記第2スイッチング素子がターンオンする時点を第1時点と定義し、前記第1時点の後に初めて前記第2スイッチング素子がターンオフする時点を第2時点と定義し、前記第1時点から前記第2時点までの期間を第1期間と定義し、前記第1コンデンサのキャパシタンスと前記コイルのインダクタンスの積の1/2乗に2πを乗じた値を共振周期と定義し、前記共振周期の半分を半周期と定義したとき、前記半周期は、前記第1期間の長さの90%〜110%である、スナバ回路を提供する。
前記スナバ回路で発生しうる動作モードは、2回回生モードを含み、
前記2回回生モードは、前記第1スイッチング素子の1スイッチング周期において、前記第1コンデンサおよび前記コイルの直列共振による前記第1コンデンサから前記直流電源への電力回生が2回行われるモードである、スナバ回路を提供する。
前記スナバ回路で発生しうる動作モードは、1回回生モードを含み、
前記1回回生モードは、前記1スイッチング周期において、前記電力回生が1回行われるモードであり、
前記2回回生モードは、前記1回回生モードに比べ、前記第1スイッチング素子がターンオフしたときに前記第1スイッチング素子で発生するサージ電圧が大きい場合に発生するモードである、スナバ回路を提供する。
前記第2スイッチング素子は、Pチャンネル型MOSFETまたはPNP型バイポーラトランジスタである、スナバ回路を提供する。
第1〜第6態様のいずれか1つに記載のスナバ回路と、前記スイッチング電源とを備え、
前記スナバ回路は、前記スイッチング電源に接続されている、電源装置を提供する。
スイッチング電源200は、直流電源214と、トランス202と、第1スイッチング素子201と、を有している。
本実施形態では、スナバ回路100は、第2スイッチング素子103と、第1抵抗110と、第3抵抗111と、第1コンデンサ104と、第2コンデンサ112と、第1ダイオード107と、第2ダイオード105と、第4ダイオード113と、コイル106と、電位差発生部108と、を有している。
以下、電源装置400の挙動について、図2を参照しながら説明する。図2に示す期間A〜Gは、スイッチング素子201および103の1スイッチング周期を構成する。
期間Dでは、第1制御端子201cに供給される電圧波VG1が低レベルであり、図2の(d)に示すように電圧VGS1は第1閾値以下であり、第1スイッチング素子201はオフである。このため、(a)に示すように、電圧V1は正の値をとる。第1コンデンサ104には、電荷が充電されている。このため、(b)に示すように、電圧Vcは正の値をとる。電圧V1と電圧Vcとは同じであり、(e)に示すように電圧VSG2はゼロである。従って、第2スイッチング素子103はオフであり、(f)に示すように電流iQはゼロである。(g)に示すように、電流iDはゼロである。(h)に示すように、電流iLはゼロである。期間Dにおいては、(c)に示すように、電圧V2が振動する。この振動は、コイル106と、第2低圧側端子103b−第2高圧側端子103a間の浮遊容量とに由来するものである。
第1制御端子201cに供給される電圧波VG1が低レベルから高レベルに変化し、電圧VGS1も同様に変化することにより(図2の(d)参照)、第1スイッチング素子201がターンオンする。これにより、期間Dから期間Eに移行する。
上述のように、期間Eにおいて、電圧Vcが低下していく。電圧Vcの低下に伴い、電圧VSG2が低下していく。電圧VSG2が第2閾値以下になると(図2の(e)参照)、第2スイッチング素子103がターンオフする。これにより、期間Eから期間Fに移行する。なお、図2の(e)では、図面の見易さを考慮して、第2閾値は略ゼロであるものとして描いている。この点は、期間Bから期間Cへの移行時についても同様であり、また、図3についても同様である。当然であるが、現実の第2閾値は、採用する第2スイッチング素子103によって異なる。
期間Fの説明で述べたある程度の期間を経過すると、電流iDおよび電流iLは、ゼロになる。これにより、期間Fから期間Gに移行する。
第1制御端子201cに供給される電圧波VG1が高レベルから低レベルに変化し、電圧VGS1も同様に変化することにより(図2の(d)参照)、第1スイッチング素子201がターンオフする。これにより、期間Gから期間Aに移行する。
上述のように、期間Aでは、電圧V1および電圧Vcが上昇していく。電圧V1は、ピークに達した後には、(a)に示すように、正の安定値まで急低下する。このため、(e)に示すように、電圧V1がピークに達した直後に、電圧VSG2が上昇して第2閾値を上回る。これにより、第2スイッチング素子103がターンオンし、期間Aから期間Bに移行する。
上述のように、期間Bにおいて、電圧VSG2は低下していく。電圧VSG2が第2閾値以下になると(図2の(e)参照)、第2スイッチング素子103がターンオフする。これにより、期間Bから期間Cに移行する。
本実施形態の電源装置400では、共振現象が利用されている。すなわち、期間Aでは、トランス202の漏れインダクタンス、配線の寄生インダクタンスおよび第1コンデンサ104のキャパシタンスにより、共振現象(共振電流)が発生する。この共振現象により、トランス202の漏れインダクタンスに蓄えられたエネルギーが第1コンデンサ104に移動する。
図4に示すスナバ回路100’も採用されうる。スナバ回路100’は、スナバ回路100の第2スイッチング素子103に代えて第2スイッチング素子103’を含み、電位差発生部108に代えて電位差発生部108’を含む。第2スイッチング素子103’は、PNP型バイポーラトランジスタである。第2高圧側端子103a’は、エミッタ端子である。第2低圧側端子103b’は、コレクタ端子である。第2制御端子103c’は、ベース端子である。また、電位差発生部108’は、第5接続点305と第3接続点303との間に接続された第2抵抗である。
103,103’,201 スイッチング素子
103a,103a’,201a 高圧側端子
103b,103b’,201b 低圧側端子
103c,103c’,201c 制御端子
104,112 コンデンサ
104m,106m,108m’,110m,111m,112m,202am 一端
104n,106n,108n’,110n,111n,112n,202an 他端
105,107,108,113 ダイオード
105a,107a,108a,113a アノード
105c,107c,108c,113c カソード
106,202a,202b コイル
108’,110,111 抵抗
200 スイッチング電源
202 トランス
214 直流電源
214m 正端子
214n 負端子
301〜308 接続点
400 電源装置
Claims (6)
- 直流電源と、第1接続点と、トランスと、第2接続点と、第1スイッチング素子と、接地電位とがこの順に接続されているスイッチング電源に接続されるスナバ回路であって、
第2スイッチング素子と、第1抵抗と、第1コンデンサと、第1ダイオードと、第2ダイオードと、コイルと、電位差発生部とを有し、
前記第2スイッチング素子は、第2高圧側端子、第2低圧側端子および第2制御端子を含み、
前記第1ダイオードは、第1アノードおよび第1カソードを含み、
前記第2ダイオードは、第2アノードおよび第2カソードを含み、
前記第2接続点と接地電位とを接続する経路であって、前記第2接続点から接地電位に向かって、前記第1アノードと、前記第1カソードと、第3接続点と、前記第1コンデンサとをこの順に通る経路が存在し、
前記第3接続点と前記第1接続点とを接続する経路であって、前記第3接続点から前記第1接続点に向かって、前記第2高圧側端子と、前記第2低圧側端子と、第4接続点と、前記コイルとをこの順に通る経路が存在し、
接地電位と前記第4接続点とを接続する経路であって、接地電位から前記第4接続点に向かって、前記第2アノードと、前記第2カソードとをこの順に通る経路が存在し、
前記第2接続点と前記第2制御端子とを接続する経路であって、前記第2接続点から前記第2制御端子に向かって、前記第1抵抗と、第5接続点とをこの順に通る経路が存在し、
前記電位差発生部は、(i)定電圧ダイオードである第3ダイオードであって、第3アノードおよび第3カソードを含み、前記第5接続点、前記第3アノード、前記第3カソードおよび前記第3接続点がこの順に並ぶように前記第5接続点と前記第3接続点との間に接続された第3ダイオードである、または、(ii)前記第5接続点と前記第3接続点との間に接続された第2抵抗であり、
前記第1スイッチング素子のターンオンに追随して前記第2スイッチング素子がターンオンする時点を第1時点と定義し、前記第1時点の後に初めて前記第2スイッチング素子がターンオフする時点を第2時点と定義し、前記第1時点から前記第2時点までの期間を第1期間と定義し、前記第1コンデンサのキャパシタンスと前記コイルのインダクタンスの積の1/2乗に2πを乗じた値を共振周期と定義し、前記共振周期の半分を半周期と定義したとき、前記半周期は、前記第1期間の長さの90%〜110%である、スナバ回路。 - 直流電源と、第1接続点と、トランスと、第2接続点と、第1スイッチング素子と、接地電位とがこの順に接続されているスイッチング電源に接続されるスナバ回路であって、
第2スイッチング素子と、第1抵抗と、第1コンデンサと、第1ダイオードと、第2ダイオードと、コイルと、電位差発生部とを有し、
前記第2スイッチング素子は、第2高圧側端子、第2低圧側端子および第2制御端子を含み、
前記第1ダイオードは、第1アノードおよび第1カソードを含み、
前記第2ダイオードは、第2アノードおよび第2カソードを含み、
前記第2接続点と接地電位とを接続する経路であって、前記第2接続点から接地電位に向かって、前記第1アノードと、前記第1カソードと、第3接続点と、前記第1コンデンサとをこの順に通る経路が存在し、
前記第3接続点と前記第1接続点とを接続する経路であって、前記第3接続点から前記第1接続点に向かって、前記第2高圧側端子と、前記第2低圧側端子と、第4接続点と、前記コイルとをこの順に通る経路が存在し、
接地電位と前記第4接続点とを接続する経路であって、接地電位から前記第4接続点に向かって、前記第2アノードと、前記第2カソードとをこの順に通る経路が存在し、
前記第2接続点と前記第2制御端子とを接続する経路であって、前記第2接続点から前記第2制御端子に向かって、前記第1抵抗と、第5接続点とをこの順に通る経路が存在し、
前記電位差発生部は、(i)定電圧ダイオードである第3ダイオードであって、第3アノードおよび第3カソードを含み、前記第5接続点、前記第3アノード、前記第3カソードおよび前記第3接続点がこの順に並ぶように前記第5接続点と前記第3接続点との間に接続された第3ダイオードである、または、(ii)前記第5接続点と前記第3接続点との間に接続された第2抵抗であり、
前記スナバ回路で発生しうる動作モードは、2回回生モードを含み、
前記2回回生モードは、前記第1スイッチング素子の1スイッチング周期において、前記第1コンデンサおよび前記コイルの直列共振による前記第1コンデンサから前記直流電源への電力回生が2回行われるモードである、スナバ回路。 - 前記スナバ回路で発生しうる動作モードは、1回回生モードを含み、
前記1回回生モードは、前記1スイッチング周期において、前記電力回生が1回行われるモードであり、
前記2回回生モードは、前記1回回生モードに比べ、前記第1スイッチング素子がター
ンオフしたときに前記第1スイッチング素子で発生するサージ電圧が大きい場合に発生するモードである、請求項2に記載のスナバ回路。 - 第2コンデンサと、第3抵抗と、を有し、
前記第2接続点と前記第5接続点との間において、前記第1抵抗が配置された経路と、前記第2コンデンサおよび前記第3抵抗が直列接続された経路と、が並列接続されている、請求項1〜3のいずれか一項に記載のスナバ回路。 - 前記第2スイッチング素子は、Pチャンネル型MOSFETまたはPNP型バイポーラトランジスタである、請求項1〜4のいずれか一項に記載のスナバ回路。
- 請求項1〜5のいずれか一項に記載のスナバ回路と、前記スイッチング電源とを備え、
前記スナバ回路は、前記スイッチング電源に接続されている、電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017031182A JP6704141B2 (ja) | 2017-02-22 | 2017-02-22 | スナバ回路および電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2018137916A JP2018137916A (ja) | 2018-08-30 |
JP6704141B2 true JP6704141B2 (ja) | 2020-06-03 |
Family
ID=63365834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2017031182A Active JP6704141B2 (ja) | 2017-02-22 | 2017-02-22 | スナバ回路および電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6704141B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57146441U (ja) * | 1981-03-10 | 1982-09-14 | ||
JP3748189B2 (ja) * | 1999-05-28 | 2006-02-22 | 三菱電機株式会社 | スナバ回路 |
JP2004357435A (ja) * | 2003-05-29 | 2004-12-16 | Toshiba Corp | スイッチング電源装置 |
US7869235B2 (en) * | 2008-04-28 | 2011-01-11 | Fsp Technology Inc. | Flyback converter having an active snubber |
JP2012023881A (ja) * | 2010-07-15 | 2012-02-02 | Yokogawa Electric Corp | スイッチング電源装置 |
JP5968598B2 (ja) * | 2011-05-27 | 2016-08-10 | 株式会社日立製作所 | 半導体装置 |
JP6033709B2 (ja) * | 2013-02-28 | 2016-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6303663B2 (ja) * | 2014-03-17 | 2018-04-04 | 株式会社Ihi | 電圧駆動型電力用半導体素子の駆動回路 |
-
2017
- 2017-02-22 JP JP2017031182A patent/JP6704141B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018137916A (ja) | 2018-08-30 |
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