JP6247299B2 - 半導体装置及び電力変換装置 - Google Patents

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Description

本開示は、半導体装置に関し、例えば、パワーデバイスとそれを駆動する半導体装置とを備えた電力変換装置に適用可能である。

地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイスは、鉄道車両やハイブリッド・電気自動車のインバータ装置やエアコンのインバータ装置、パソコン等の民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力変換効率改善に大きく寄与する。電力変換効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、即ち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が各社で盛んに行われている。

一般的にパワーデバイスは大規模集積回路(LSI)と同様シリコン(Si)を材料としている。このSiパワーデバイスを用いた電力変換装置(インバータ装置など)では、そのインバータ装置等で発生するエネルギー損失を低減するために、ダイオードやスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗(Ron)、高い電流密度、高耐圧といった特性を実現するための開発が盛んに行われている。

また近年、シリコンよりもバンドギャップが大きいシリコンカーバイド(SiC)やガリウムナイトライド(GaN)といった化合物半導体が、パワーデバイス材料として注目されている。前記化合物半導体はバンドギャップが大きいため、破壊耐圧がシリコンの10倍程度ある。このため化合物デバイスはSiデバイスよりも膜厚を薄くでき、導通時の抵抗値(Ron)を大幅に下げられる。その結果、抵抗値(Ron)と導通電流(i)の積であらわされる、所謂導通損失(Ron・i)を削減でき電力効率改善に大きく寄与できる。このような特長に着目し国内外で化合物材料を用いたダイオードやスイッチ素子の開発が盛んに進められている。

パワーデバイスの応用としては、例えば同期整流型コンバータ装置や、DC/AC変換装置であるインバータ装置が一般的である。インバータ装置について簡単に説明すると、高電圧側(上アーム)の電源と低電圧側(下アーム)の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に二つ接続されるものである。これら上下アームのスイッチ素子を交互にオン・オフさせることにより、インバータ装置前段のDCレベルをACレベルに変換して後段のAC絶縁トランスやモータといった負荷回路に供給する。なお、上下アームのスイッチを交互にオン・オフさせる、即ち、上下アームのスイッチ素子が同時にオン状態にならないように制御するために、ゲートドライブ回路にはデッドタイム生成回路が含まれている。同期整流型のコンバータ装置においても同様で、通常このデッドタイムが十分長い時間設定されているため、上下のスイッチ素子が同時にオンすることはない。しかし、デッドタイムが必要以上に長いとダイオードの導通損失成分が増加してしまい、インバータ装置もしくはコンバータ装置の電力変換効率を悪化させてしまう恐れがある。一方、デッドタイムが過少に短いと上下アームのスイッチ素子が同時にオンする状態が生じ、非常に大きな貫通電流が高電位電源側から低電位電源に流れ、上下アームのスイッチ素子を破壊してしまう恐れがある。このため、インバータ装置やコンバータ装置においてデッドタイムを最適に最小化することが、電力変換装置の損失低減に重要な役割を果たす。なお、メインスイッチ素子のオン抵抗が数mΩと小さく、還流時のダイオードのオン電圧よりもメインスイッチ素子の逆導通電圧の方が低い場合(数十V程度の電源電圧のアプリケーション)は、デッドタイム最小化による損失低減効果が大きい。

例えば特許文献1には、同期整流型DC/DCコンバータにおいてデッドタイムの最適化をするために、ハイサイドドライバ及びロウサイドドライバの両方にレベルシフト回路を含む構成が開示されている。

特開2009−44814号公報

数百ボルト以上の高電圧インバータ装置や同期整流型のコンバータ装置では、デッドタイムを最小化するという点で、次のような新たな課題が発明者の検討によってはじめて明らかになった。

すなわち、(1)ゲートドライブ回路入力側の低電位(例えば15V前後)振幅で動作する制御信号を、高電位(例えば300V前後)に変換し、(2)その変換したハイサイド側のゲート駆動信号を生成する際の回路遅延時間と、ロウサイド側のゲート駆動信号を生成する際の回路遅延時間において、前記両方の遅延時間のプロセス・電圧・温度バラツキ依存性を可能な限り等しくすることである。

特許文献1に開示された技術では、ハイサイドのレベルシフト回路の入力電位は低電位(例えば15V前後)のため、ハイサイドのレベルシフト回路の動作電位が高電位に遷移した場合は、レベルシフト回路として動作できない問題がある。また、高電位(例えば300V前後)に制御信号を変換するレベルシフト回路の具体的な記述もない。言い換えれば、高電圧電力変換回路において、上下アームのスイッチ素子を交互にオン・オフさせる際のデッドタイムの最小化が困難であると分かった。

本開示の目的は、パワーデバイスを駆動する半導体装置において、上下アームのスイッチ素子をオン・オフさせる際のデッドタイムを最小化し、電力変換装置の損失を低減することにある。

本開示の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

第1電源電圧にドレインが接続される第1スイッチ素子と第2電源電圧にソースが接続される第2スイッチ素子を有し、第1スイッチ素子のソースと第2スイッチ素子のドレインが電気的に接続される電力変換装置に用いられる半導体装置は、第1スイッチ素子を駆動する第1駆動回路と、第2スイッチ素子を駆動する第2駆動回路と、第1レベルシフト回路と、第2レベルシフト回路と、を具備する。第1駆動回路は、第1スイッチ素子のソース電位を基準として所定の電位だけ高電位の第3電源電圧と、ソース電位と、に接続される。第2駆動回路は、第2電源電圧を基準として所定の電位だけ高電位の第4電源電圧と第2電源電圧と、に接続される。第1レベルシフト回路及び第2レベルシフト回路に入力される電源電位は、第3電源電圧と第2電源電圧である。

上記半導体装置を電力変換装置に用いれば、電力変換時における変換効率を向上するができる。

実施例1に係る半導体装置のブロック図である。 実施例1に係るレベルシフト回路の回路図である。 実施例1に係る遅延回路の回路図である。 実施例1に係る半導体装置の動作タイミングを示す図である。 実施例2に係る電力変換装置の構成を示す概略図である。 実施例2に係る電力変換装置のスイッチ素子および還流ダイオードをパワーモジュールに実装した平面図である。 実施例3に係る電力変換装置の構成を示す概略図である。 実施例4に係るSiC−MOSFETの概略構成を示す平面図である。 実施例4に係るSiC−MOSFETの概略構成を示す断面図である。 図8Bにおけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図である。 図9Aの変形例の構成例を示す断面図である。 実施例4に係るSiC−MOSFETをパッケージに実装した平面図である。 実施例4に係るSiC−MOSFETをパッケージに実装した断面図である。 実施の形態に係る半導体装置を説明する図である。

図11は実施の形態に係る半導体装置を説明する図である。
実施の形態に係る半導体装置110は、電力変換装置101に用いられる。電力変換装置101は、第1電源電圧(VPP)にドレインD1が接続される第1スイッチ素子SW1と第2電源電圧(VSS)にソースS2が接続される第2スイッチ素子SW2を有する。第1スイッチ素子SW1のソースS1と第2スイッチ素子SW2のドレインD2が電気的に接続される。半導体装置110は、第1スイッチ素子SW1を駆動する第1駆動回路112Hと、第2スイッチ素子SW2を駆動する第2駆動回路112Lと、第1レベルシフト回路104Hと、第2レベルシフト回路104Lと、を具備する。第1レベルシフト回路104Hは、入力される信号(IU)の電圧レベルを第1駆動回路112Hのために変換して信号(OU)を出力し、第2レベルシフト回路104Lは、入力される信号(ID)の電圧レベルを第2駆動回路112Lのために変換して信号(OD)を出力し、第1駆動回路112Hは、第1スイッチ素子SW1のソース電位(VS)を基準として所定の電位だけ高電位の第3電源電圧(VB)と、ソース電位(VS)と、に接続される。第2駆動回路SW2は、第2電源電圧(VSS)を基準として所定の電位だけ高電位の第4電源電圧(VCC)と第2電源電圧(VSS)と、に接続される。第1レベルシフト回路104H及び第2レベルシフト回路104Lに入力される電源電位は、第3電源電圧(VB)と第2電源電圧(VSS)である。

半導体装置101は、デッドタイムを微調整するための遅延回路107を含むのが好ましい。遅延回路107は第2レベルシフト回路104Lと第2駆動回路112Lとの間に配置するのがより好ましい。また、遅延回路107は複数の遅延時間を生成する回路を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされるのがより好ましい。

なお、電力変換装置101には、第1スイッチ素子SW1に並列に接続される第1還流ダイオードDi1と第2スイッチ素子SW2に並列に接続される第2還流ダイオードDi2が含まれる。

実施の形態に係る半導体装置110を電力変換装置101に用いることによって、デッドタイムを最適化することができ、電力変換時における変換効率を向上するができる。

以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施例において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施例において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

なお、実施例では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)の一例としてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(MOSトランジスタと略す)を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、pチャネル型MOSトランジスタ(PMOSトランジスタ)にはゲートに丸印の記号を付すことで、nチャネル型MOSトランジスタ(NMOSトランジスタ)と区別することとする。

以下、実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

以下図1から図4により第一の実施例である半導体装置について説明する。
図1は実施例1に係る半導体装置のブロック図である。半導体装置10は、ゲート駆動制御回路(GDCTL)11と上アーム用のゲート駆動回路(G/D)12Hと下アーム用のゲート駆動回路(G/D)12Lを有する。半導体装置10は、Si、SiC、GaNなどを用いたパワーデバイスで構成されるスイッチ素子を駆動する半導体装置である。半導体装置10は、1つのSi基板または複数のSi基板上に形成される。なお、図示していないが、半導体装置10は、後述するセンス用端子からの電流を受けてスイッチ素子の電流を監視する回路も有する。

半導体装置10の構成と動作について、以下説明する。
(a)信号入力
端子A1に入力されるハイ側入力信号(HIN)がアサートされると、ハイ側シュミットトリガ回路1Hを介してハイ側レベルシフト回路(VDD/VCC LEVEL SHIFT)2Hによる電圧レベル変換が行われる。ハイ側シュミットトリガ回路1H及び抵抗R1は、HINが揺らいだ場合においても、安定した出力レベルをハイ側レベルシフト回路2Hに転送するための回路である。なおハイ側レベルシフト回路2HはHINの出力レベルを端子A11に印加される低電圧側電源レベル(VCC)(例えば15V等)に変換する。ハイ側シュミットトリガ回路1Hは、端子A3に印加される電源電圧(VDD)及び端子A4に印加される低電圧側ソースレベル(VSS)で動作する。端子A2に入力されるロウ側入力信号(LIN)がアサートされると、ロウ側シュミットトリガ回路1Lを介してロウ側レベルシフト回路(VDD/VCC LEVEL SHIFT)2Lによる電圧レベル変換が行われる。ロウ側シュミットトリガ回路1L及び抵抗R2は、LINが揺らいだ場合においても、安定した出力レベルをロウ側レベルシフト回路2Lに転送するための回路である。なおロウ側レベル変換回路2LはLINの出力レベルを低電圧側電源レベル(VCC)に変換する。ロウ側シュミットトリガ回路1Lは、端子A3に印加される電源電圧(VDD)及び端子A4に印加される低電圧側ソースレベル(VSS)で動作する。

(b)ワンショットパルス生成回路
ワンショットパルス生成回路(PULSE GEN)3は、ハイ側レベルシフト回路2Hの出力の立上りと立下りでそれぞれワンショットパルス信号(IU0、IU1)を生成する。また、ワンショットパルス生成回路3は、ロウ側レベルシフト回路2Lの出力の立上りと立下りでそれぞれワンショットパルス信号(ID0、ID1)を生成する。ワンショットパルス生成回路3は、端子A11に印加される低電圧側電源レベル(VCC)及び端子A4に印加される低電圧側ソースレベル(VSS)で動作する。

(c)ハイ側の制御信号生成
ハイ側高電圧レベルシフト回路(LVSU)4Hは、ワンショットパルス信号(立上り用(IU0)/立下り用(IU1))の出力レベルを端子A8に印加される高電圧側電源レベル(VB)と端子A10に印加される低電圧側ソースレベル(VSS)のレベルに変換する。高電圧側電源レベル(VB)は、上アーム用のゲート駆動回路12Hの高電圧側ソースレベル(VS)を基準に、例えば15V等を加えた電圧(VS+15V)に設定され、ゲート駆動回路(G/D)12Hの高電圧側電源電圧となる。ハイ側高電圧レベルシフト回路4Hの詳細については、後述する。

ハイ側高電圧レベルシフト回路4Hの出力信号(OU0、OU1)は、ハイ側パルスフィルタ(PULSE FILTER)5Hを介してハイ側RSラッチ回路6Hに入力される。ハイ側高電圧レベルシフト回路4Hからのワンショットパルス信号(立上り用)(OU0)はハイ側RSラッチ回路6Hのセット入力となり、ハイ側高電圧レベルシフト回路4Hからのワンショットパルス信号(立下り用)(OU1)はハイ側RSラッチ回路6Hのリセット入力となる。この際に、パルスフィルタ5Hは、既定の制御信号以外の不定は信号を除去する。

ハイ側RSラッチ回路6Hの出力信号を上アーム用のゲート駆動回路12Hに転送する。ゲート駆動回路12Hはハイ側RSラッチ回路6Hの出力信号を入力として動作し、上アームスイッチ用制御信号(HO)を端子A9に出力する。ここで、/R(リセット入力)、/S(セット入力)、/Q(出力)はアクティブ・ロウ(Active Low)を示している。すなわち、ロウレベルの信号で活性化される。

ハイ側電圧検出保護回路(UV DETECT)8Hは、高電圧側電源レベル(VB)を監視し、高電圧側電源レベル(VB)が低下した際にハイ側RSラッチ回路6Hにリセット入力を行い、上アーム用のゲート駆動回路12H等を介してスイッチ素子の保護を図る。上アーム用のゲート駆動回路12Hは、入力信号がロウレベルのとき、ハイレベルの上アームスイッチ用制御信号(HO)を出力し、入力信号がハイレベルのとき、ロウレベルの上アームスイッチ用制御信号(HO)を出力する。

ハイ側パルスフィルタ5H、ハイ側RSラッチ回路6H、ハイ側電圧検出保護回路8Hおよび上アーム用のゲート駆動回路12Hは、端子A8に印加される高電圧側電源レベル(VB)及び端子A10に印加される高電圧側ソースレベル(VS)で動作する。

(d)ロウ側の制御信号生成
ロウ側高電圧レベルシフト回路(LVSD)4Lは、ワンショットパルス信号(立上り用(ID0)/立下り用(ID1))の出力レベルを高電圧側電源レベル(VB)と低電圧側ソースレベル(VSS)に変換する。ロウ側高電圧レベルシフト回路4Lの詳細については、後述する。

ロウ側高電圧レベルシフト回路4Lの出力信号(OD0、OD1)は、ロウ側パルスフィルタ(PULSE FILTER)5Lを介してロウ側RSラッチ回路6Lに入力される。ロウ側高電圧レベルシフト回路4Lからのワンショットパルス信号(立上り用)(OD0)はロウ側RSラッチ回路6Lのセット入力となり、ロウ側高電圧レベルシフト回路4Lからのワンショットパルス信号(立下り用)(OD1)はロウ側RSラッチ回路6Lのリセット入力となる。この際に、ロウ側パルスフィルタ5Lは、既定の制御信号以外の不定は信号を除去する。

遅延回路(DELAY)7は、ロウ側RSラッチ回路6Lの出力信号(Din)を入力として動作し、下アーム用のゲート駆動回路12Lにその出力信号を転送する。ゲート駆動回路12Lは遅延回路7の出力信号(Dout)を入力として動作し、下アームスイッチ用制御信号(LO)を端子A12に出力する。ここで、/R(リセット入力)はアクティブ・ロウ(Active Low)を、S(セット入力)、Q(出力)はアクティブ・ハイ(Active High)を示している。

ロウ側電圧検出保護回路(UV DETECT)8Lは、低電圧側電源レベル(VCC)を監視し、低電圧側電源レベル(VCC)が低下した際にロウ側RSラッチ回路6Lにリセット入力を行い、また論理積回路9の出力をロウレベルにして、下アーム用のゲート駆動回路12L等を介してスイッチ素子の保護を図る。下アーム用のゲート駆動回路12Lは、入力信号がハイレベルのとき、ハイレベルの下アームスイッチ用制御信号(LO)を出力し、入力信号がロウレベルのとき、ロウレベルの下アームスイッチ用制御信号(LO)を出力する。

遅延回路7はロウ側RSラッチ回路6Lの出力信号を遅延させて後段の論理積回路9にその出力信号を転送するもので、上下アームのスイッチ素子が同時にオンしないための所謂デッドタイム時間を調整する。なお遅延回路7の回路構成は特に限定されないが、例えば複数段のCMOS反転回路等によって構成すればよい。遅延回路7の詳細については、後述する。

ロウ側パルスフィルタ5L、ロウ側RSラッチ回路6L、遅延回路7、ロウ側電圧検出保護回路8Lおよび下アーム用のゲート駆動回路12Lは、端子A11に印加される低電圧側電源レベル(VCC)及び端子A4に印加される高電圧側ソースレベル(VSS)で動作する。

(e)高電圧レベルシフト回路
図2は、ハイ側高電圧レベルシフト回路(LVSU)及びロウ側高電圧レベルシフト回路(LVSD)の回路構成を示す一例である。ハイ側高電圧レベルシフト回路4H、及びロウ側高電圧レベルシフト回路4Lは、複数の高耐圧NMOSトランジスタNMと複数の抵抗Rから構成される。

ハイ側高電圧レベルシフト回路4Hを構成する高耐圧NMOSトランジスタNM1、NM2のソースは低電圧側ソースレベル(VSS)に接続される。また抵抗R3、R4は、高電圧側電源レベル(VB)と出力ノードN1、N2に接続される。上アーム側のゲート駆動回路12Hの立上り信号は、ワンショットパルス生成回路3からの出力信号であるIU0がハイ側高電圧レベルシフト回路4Hに入力されることで生成される。出力ノードN1,N2は高電位(例えば300V程度)で動作する場合があるが、高耐圧NMOSトランジスタNM1、NM2を適用することで、素子が破壊されることなくゲート駆動信号が正常に生成される。上アーム側のゲート駆動回路12Hの立下り信号についても同様であり、高電圧レベルシフト回路4Hに、ワンショットパルス生成回路3からの制御信号であるIU1が入力されることで、立下り信号が生成される。

また、ロウ側高電圧レベルシフト回路4Lを構成する高耐圧NMOSトランジスタNM3、NM4のドレインは高電圧側電源レベル(VB)に接続され、抵抗R5、R6は低電圧側ソースレベル(VSS)に接続される。また高耐圧NMOSトランジスタNM3、NM4のソース側は、出力ノードN3,N4に接続される。ハイ側高電圧レベルシフト回路4Hと同様に、下アーム側のゲート駆動回路12Lの立上り信号は、ワンショットパルス生成回路3からの出力信号であるID0がロウ側高電圧レベルシフト回路4Lに入力されることで生成される。出力ノードN3は高耐圧NMOSトランジスタNM3がソースフォロアーモードで動作するため、下アーム側のゲート駆動回路12Lの低電圧側電源レベル(VCC)とほぼ同程度に上昇し、そのハイレベル信号が後段の回路に入力され、下アーム側のゲート駆動回路12Lの立上り信号となる。下アーム側のゲート駆動回路12Lの立下り信号についても同様であり、高電圧レベルシフト回路4Lに、ワンショットパルス生成回路3からの制御信号であるID1が入力されることで、立下り信号が生成される。

なお、ハイ側高電圧レベルシフト回路4H、及びロウ側高電圧レベルシフト回路4Lに入力される電源電位は、高電圧側電源レベル(VB)、低電圧側ソースレベル(VSS)である。

以上のような構成にすることで、ハイ側高電圧レベルシフト回路4Hとロウ側高電圧レベルシフト回路4Lが同じ電源レベルで動作することができるため、レベルシフト回路の遅延時間のプロセス・電圧・温度依存性は、ハイ側とロウ側で同等にできる。言い換えれば、設計したデッドタイム時間tde0が確実に確保できるため、デッドタイムを最小化することができ、電力変換装置の変換効率を向上することができる。

なお説明では高電圧レベルシフト回路の高電圧入力レベルはVBとしたが、スイッチ素子の高電位電源54の電圧であるVPP(図5参照)にしてもよいことは言うまでもない。

(f)遅延回路
図3は、図1の遅延回路の回路構成を示している。図4はゲート制御回路及びゲート駆動回路のタイミングチャートを示している。遅延回路7は、所謂CMOS反転回路を多段に接続し、所望の遅延時間(tde0、tde1、tde2)を生成することができる。また遅延時間選択信号(TI0、TI1、TI2)を選択的にハイレベルに設定することで、複数の遅延時間を適宜選択できる。具体的には、遅延回路7は、反転回路を6段接続した遅延生成回路34と反転回路を4段接続した遅延生成回路35と反転回路を2段接続した遅延生成回路36とを有する。遅延時間選択信号(TI0)がハイレベルのとき、反転論理積(NAND)回路31とスリーステートバッファ37が選択され、信号(Din)が遅延手段34によって遅延時間(tde0)だけ遅延して、信号(Dout)として出力される。遅延時間選択信号(TI1)がハイレベルのとき、反転論理積(NAND)回路32とスリーステートバッファ38が選択され、信号(Din)が遅延手段35によって遅延時間(tde1)だけ遅延して、信号(Dout)として出力される。遅延時間選択信号(TI2)がハイレベルのとき、反転論理積(NAND)回路33とスリーステートバッファ39が選択され、信号(Din)が遅延生成回路36によって遅延時間(tde2)だけ遅延して、信号(Dout)として出力される。なお、遅延生成回路を構成する反転回路の数は6段、4段、2段に限定されるものではなく、所望の遅延時間によって変えてもよい。また、遅延生成回路の数は3つに限定されるものではなく、3つより少なくても多くてもよい。図2の高電圧レベルシフト回路4H、4Lに図3の遅延回路を組み合わせた図1のような構成にすることで、設計したデッドタイム(tde0)の微調整をすることができる。すなわち、ハイサイド側及びロウサイド側のスイッチ素子が同時にオンすることを防ぐことができ、デッドタイムを最小化できる。なお、図3では遅延生成回路の構成は簡単な反転回路としたが、反転論理和回路(NOR)や反転論理積回路(NAND)を適宜用いて、ゲート駆動信号の立上り時間を調整するための遅延生成回路と、立下り時間を調整するための遅延生成回路を作り分け、遅延時間選択信号(TI0、TI1、TI2)と同様な選択信号を用いることで、所望の遅延時間を自由に設計できることは言うまでもない。

(g)回路動作
以上説明した回路の動作波形の一例を図4に示した。ハイ側入力信号(HIN)の立上りおよび立下りをワンショットパルス生成回路3が検知して、パルス信号である入力信号(IU0)および入力信号(IU1)を出力する。同様にロウ側入力信号(LIN)の立上りおよび立下りを検知して、パルス信号である入力信号(ID0)および入力信号(ID1)を出力する。

夫々の入力信号(IU0、IU1)はハイ側高電圧レベルシフト回路4Hを介して適切な電位の出力信号(OU0,OU1)に変換される。ここで、出力信号(OU0,OU1)は入力信号(IU0、IU1)のハイレベルとロウレベルが反転した信号である。その後、出力信号(OU0,OU1)は、ハイ側パルスフィルタ5Hやハイ側RSラッチ回路6Hを経由して、上アーム側のゲート駆動回路12Hを駆動して上アームスイッチ用制御信号(HO)を出力する。

夫々の入力信号(ID0、ID1)はロウ側高電圧レベルシフト回路4Lを介して適切な電位の出力信号(OD0,OD1)に変換される。その後、出力信号(OD0,OD1)は、ロウ側パルスフィルタ5Lやロウ側RSラッチ回路6Lを経由して、入力信号(Din)となる。遅延回路7は、遅延時間(tdelay)だけ遅延した信号(Dout)を出力し、下アーム側のゲート駆動回路12Lを駆動して下アームスイッチ用制御信号(LO)を出力する。

上アームスイッチ用制御信号(HO)と下アームスイッチ用制御信号(LO)のオン・オフのタイミングは、従来技術では図のtd1のように最小化できず、過剰なマージンが発生してしまっていた。しかしながら本実施例の技術を用いれば、遅延回路7によって遅延時間(tdelay)が微調整され、最終的なデッドタイム(td0)のように適切に最小化することができる。

また、遅延回路7の入力信号(Din)から出力信号(Dout)までの遅延生成期間は、上アームスイッチ用制御信号(HO)がハイレベルからロウレベルに遷移するタイミングや、ロウレベルからハイレベルに遷移するタイミングをさけるとよい。上アーム用制御信号(HO)が遷移するときは、高電圧側電源レベル(VB)と高電圧側ソースレベル(VS)に接続されるスイッチ素子(主スイッチ)がオン・オフ動作する。この結果、遅延回路7の動作電源レベルにノイズが流入し、その電位が揺らぐ可能性がある。その結果、遅延回路7が所望の遅延時間で動作しないおそれがある。このために図1に示すように、遅延回路7をロウ側高電圧レベルシフト回路4Lより後段で、下アーム側のゲート駆動回路12Lより前に配置するとよい。遅延回路7は下アーム側のゲート駆動回路12Lにできるだけ近い位置に配置するのが好ましい。遅延回路7をロウ側高電圧レベルシフト回路4Lと下アーム側のゲート駆動回路12Lの間に配置することで、遅延回路7の動作電源電位が安定する、言い換えれば、上アームスイッチ用制御信号(HO)が遷移するタイミングを避けて所望の遅延時間を生成できる。すなわちデッドタイムを適切に最小化することができる。

図5は、実施例2に係る電力変換装置の構成を示す概略図である。電力変換装置51は、実施例1の半導体装置10(ゲート駆動回路12H、12L及びゲート駆動制御回路11)を用いた三相インバータ装置52とモータ等の負荷回路(LOAD)53と電源54と容量C0を有する。図5において、スイッチ素子SWu,SWv,SWw,SWx,SWy,SWzのそれぞれは、nチャネル型のSiC−MOSFETであり、ソース・ドレイン間には内蔵ダイオード(ボディダイオード)が形成されている。内蔵ダイオードは還流ダイオードとして動作する。また、スイッチ素子SWu,SWv,SWw,SWx,SWy,SWzのそれぞれは、SiC−MOSFETに流れる電流を監視するためのセンス用端子を有している。スイッチ素子SWu,SWv,SWw,SWx,SWy,SWzの各ソース・ドレイン間にそれぞれ還流ダイオードDiu,Div,Diw,Dix,Diy,Dizが接続されている。スイッチ素子SWu,SWv,SWwは上アーム側に配置され、スイッチ素子SWx,SWy,SWzは下アーム側に配置される。スイッチ素子SWu,SWxはU相用、スイッチ素子SWv,SWyはV相用、スイッチ素子SWw,SWzはW相用である。

ゲート駆動回路GDu,GDxは、図1に示したような半導体装置10のうち、それぞれ、スイッチ素子SWu,SWxを制御・駆動する回路部である。ゲート駆動回路GDv,GDyは、半導体装置10のうち、それぞれ、スイッチ素子SWv,SWyを制御・駆動する回路部である。ゲート駆動回路GDw,GDzは、半導体装置10のうち、それぞれ、スイッチ素子SWw,SWzを制御・駆動する回路部である。なお、図示は省略しているが、各半導体装置10には、図1に示したようなゲート駆動制御回路11のうち上アーム側と下アーム側で共通の回路が付加されている。上アーム側スイッチ素子の一端(ドレインノード)PTと下アーム側スイッチ素子の一端(ソースノード)NTとの間には、直流電源54とコンデンサC0が接続される。ドレインノードPTとソースノードNTとの間には電圧(VPP)が印加されている。各ゲート駆動回路は、対応するスイッチ素子のオン・オフを適宜駆動し、これによって、直流信号となるVPPからそれぞれ位相が異なる三相(U相、V相、W相)の交流信号を生成する。負荷回路53は、この三相(U相、V相、W相)の交流信号によって適宜制御される。

ここで、U相、V相、W相のそれぞれのハードスイッチング動作時の詳細動作は実施例1(図4等)と同様である。三相インバータ装置52では、下アーム側のスイッチ素子SWxがオフの状態で上アーム側のスイッチ素子SWuがオン状態に遷移する。この時、スイッチ素子SWu、SWxを駆動するゲート駆動回路やゲート制御回路において、それらがインバータの動作温度に影響を受け、スイッチ素子をオン・オフさせるタイミングがずれる可能性がある。この場合、三相インバータ装置52の高電位側から低電位側に貫通電流が流れる恐れがあり、発熱等による損失の増加を招く可能性がある。しかしながら、実施例1によるゲート駆動制御回路11及びゲート駆動回路12H、12Lは、デッドタイムを生成する主要な回路であるレベルシフト回路の遅延時間のバラツキが少ない。これにより、上下スイッチ素子のデッドタイムが確実に確保できる。言い換えれば信頼性が高く安定した電力変換動作が実現可能となる。特にこのような三相インバータ装置は、大電力で動作する場合が多く、デッドタイムマージン減少による貫通電流とそれによる損失増加した場合の損害も大きくなり得る。しかしながら本実施例の方式を用いれば、例えばSiC−MOSFETをインバータ装置に応用した際に得られる定常損失削減効果に加え、かつ、適切なデッドタイム最小化が実現できるため、インバータ装置の損失削減が可能になるなど有益な効果が得られる。

図6は、図5の三相インバータ装置のスイッチ素子および還流ダイオードを実装したパワーモジュールの例を示している。パワーモジュールPMは、正側接続端子PTと、負側接続端子NTと、U相用上アームスイッチ群SWU0,SWU1と、U相用下アームスイッチ群SWX0,SWX1と、U相用上アーム還流ダイオードDiuと、U相下アーム還流ダイオードDixと、を有する。パワーモジュールPMは、正側接続端子PTとU相用上アームスイッチ群SWU0,SWU1のドレインパッドとU相用上アーム還流ダイオードDiuのカソードが接続される上アームドレイン端子UDを有する。パワーモジュールPMは、U相用上アームスイッチ群SWU0,SWU1のソースパッドとU相用上アーム還流ダイオードDiuのアノードが接続される上アームソース端子USを有する。パワーモジュールPMは、U相用下アームスイッチ群SWX0,SWX1のドレインパッドとU相下アーム還流ダイオードDixのカソードが接続される下アームドレイン端子XDを有する。パワーモジュールPMは、U相用下アームスイッチ群SWX0,SWX1のソースパッドとU相下アーム還流ダイオードDixのアノードが接続される下アームソース端子XSを有する。パワーモジュールPMは、上アームソース端子USと下アームドレイン端子XDを接続する接続端子MUを有する。パワーモジュールPMは、ゲート制御端子GSIG0,GSIG1と、センス制御端子SESIG0,SESIG1と,U相出力端子Uと,V相出力端子Vと,W相出力端子Wを有する。ゲート制御端子GSIG0,GSIG1は、U相用上アームスイッチ群SWU0,SWU1およびU相用下アームスイッチ群SWX0,SWX1のゲートパッドと接続される。センス制御端子SESIG0,SESIG1は、U相用上アームスイッチ群SWU0,SWU1のセンスパッドと接続される。U相出力端子Uは下アームドレイン端子XDと接続される。なおV相、W相に関する各素子や端子の説明記号は、U相の構造と同じである点、図面が煩雑になる点を考慮して説明を省略した。

図6では、上下アームの各スイッチ素子を4つ並列接続した構成を示している。また4つのスイッチ素子を二つずつに分割した例を示している。このためゲート制御端子とセンス制御端子はU相上アームで二つずつ、U相下アームで二つずつとなる。スイッチ素子二つに一つの制御端子を配置するか、スイッチ素子一つに一つの制御端子を配置するかは、実装する形態によって適宜選択すればよい。例えば図6の場合では、一般的なパワーモジュールPMに実装するため、制御端子を多数配置すると駆動回路基板からの配線数が増加してシステム実装面積を増加させてしまう点、また4つのスイッチ素子を二つずつ左右対称に配置して、制御端子をそれぞれ配置すれば、配線寄生インピーダンスのずれも比較的小さく抑えられる点を鑑み、図のような構成とした。もちろんU相上アームのスイッチ素子が8個になった場合においても、それを4分割制御するか、8分割制御するかは、その実装形態を鑑み最適な分割制御を選択すればよい。このように本実施例は、パワーモジュールPMの面積増加を最小限に抑えつつ、複数スイッチ素子の駆動タイミングを適宜調整でき、電力変換回路の損失増加を抑えることが可能となる。また実施例1に示したゲート駆動回路及びゲート制御回路を用いれば、実施例1及び実施例2において説明した効果が得られることは言うまでもない。

図7は、実施例3に係る電力変換装置の構成を示す概略図である。電力変換装置であるAC/DC電源装置71は、実施例1のゲート駆動回路及びゲート駆動制御回路を用いたインバータ装置(DCAC)72と、交流入力(例えばAC 200V)をラインフィルタ(LINFIL)73にてノイズを除去し、整流回路(例えばダイオードブリッジおよび出力コンデンサ)(RCT)74を介してAC電圧をDC電圧に変換(AC/DC)する。次いで、昇圧回路(PFC)75にてDCレベルを例えば約400Vまで昇圧する。ここで、昇圧回路75は、コイルL、チョッパーダイオードDi、メインスイッチ素子Q1(2並列)、メインスイッチ用駆動回路GDR、安定化コンデンサC1で構成される。なお昇圧回路75の制御方法は一般的な制御方法のためここでは説明を省略する。

続いて、昇圧回路75からの約400VのDCレベルをインバータ装置72にてACレベルに変換し、トランスTRにてAC/AC変換(例えばAC400V→AC10V)する。そして、トランスTRの二次コイル側から得られるAC信号を、AC/DC変換回路(ACDC)76にて例えばDC10V、DC100A等に変換して出力する。ここで、インバータ装置72は、例えば、4個のスイッチ素子Q2,Q3,Q4,Q5およびそのゲート駆動制御回路(GDCTL)77からなる所謂フルブリッジ回路で構成される。なお特に図示しなかったが、スイッチ素子Q2からQ5のそれぞれは複数個のチップを並列接続した構成としてもよい。このような構成例において、インバータ装置72のゲート駆動制御回路77に実施例1の方式(ゲート駆動回路12及びゲート駆動制御回路11)を適用することで、低損失な電源装置を実現することが可能になる。

図8A、図8Bは、実施例4に係るSiC−MOSFETの概略構成を示す図である。図8Aは、SiC−MOSFETの概略構成を示す平面図であり、図8Bは、図8AにおけるA−A’間の概略構成を示す断面図である。SiC−MOSFET81は、実施例2および実施例3の電力変換装置に用いられるスイッチ素子を構成する。図8Aに示すように、アクティブ素子領域ACTの外側にソースパッドSPの端辺(端部)が位置し、ソースパッドSPの端辺の外側にターミネーション領域TMの端辺(端部)が位置する。言い換えると、ターミネーション領域TMの内側とアクティブ素子領域ACTの外側との間にセンスパッドSEPの端辺(端部)が位置する。ゲートパッドGP、およびソースパッドSPは、ソースパッドSPの外側とターミネーション領域TMの内側との間に位置する。図8Aでは、ゲートパッドGPの位置を自由に配置できるため、後述する図10Aに示すような実装形態に適用する場合において、ワイヤボンディングの長さを短くすることができる。

また、図8Bに示すように、SiC−MOSFET81は、SiC基板SUBと、SiC基板SUB上に形成されたドリフト層DFTと、ドリフト層DFTの中に形成されたp型のベース層83と、p型のベース層83の中に形成されたn型のソース層84と、ドリフト層DFTの中に形成されたターミネーション領域TMを有する。SiC−MOSFET81は、ドリフト層DFTとp型のベース層83とn型のソース層84の上に形成されたゲート絶縁膜Toxと、ゲート絶縁膜Tox上に形成されたゲート電極GPmと、ゲート電極GPm等の上に形成された層間絶縁膜Lay1を有する。SiC−MOSFET81は、層間絶縁膜Lay1の上に形成されたソースパッドSPと、層間絶縁膜Lay1とソースパッドSPの上に形成されたシリコン酸化膜(SiO)82と、SiC基板SUBの裏面側形成されたドレイン電極DRmを有する。アクティブ素子領域ACT内では、SiCMOSからなる複数の要素トランジスタが形成され、これらが並列に接続されて1個のスイッチ素子となる。すなわち、複数のソース層84は、図示しない領域でソースパッドSPに共通に接続され、複数のゲート電極GPmも図示しない領域で図8AのゲートパッドGPに共通に接続される。図8Bでは、ターミネーション領域TMをアクティブ素子領域ACTの周辺に配置することで、チップ内にアクティブ素子領域ACTを十分に確保でき、オン電流を大きくとることができる、すなわちオン抵抗を小さくできる利点がある。

<変形例>
図9A、図9Bは、SiC−MOSFETの断面構造を示す図である。図9Aは、図8Bにおけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図であり、図9Bは、図9Aの変形例を示す断面図である。まず、図9Bでは、トレンチ構造を有する1個の縦型SiC−MOSFET81Aが示されている。ソース電極SPmに接続されたn型の領域となるソース層84は、p型の領域となるベース層83内に形成されるチャネルを介してドリフト層DFTに接続される。ドリフト層DFTは、例えばn型の領域であり、耐圧を確保する役目を担う。SiC基板SUBは、例えばn型の領域であり、SiC基板SUBにドレイン電極DRmが接続される。

このようなトレンチ構造の場合、ベース層83で挟まれたn型半導体領域である所謂JFET領域が存在しないため、SiC−MOSFET全体のオン抵抗が下げられるという利点がある。言い換えれば、実施例1による半導体装置(ゲート駆動回路およびゲートドライバ制御回路)と組み合わせて利用することで、より損失の少ない電力変換システムが実現できる。SiC−MOSFET81Aは、実施例2および実施例3の電力変換装置に用いられるスイッチ素子を構成するようにしてもよい。

一方、図9Aでは、トレンチ構造を有さない、所謂DMOS(Double Diffusion Metal Oxide Semiconductor)タイプのSiC−MOSFET81が示されている。この場合、素子構造が簡素でありトレンチ構造タイプのSiC−MOSFET81Aに比べて製造コストが低くできるという利点がある。

図10A、図10Bは、実施例4に係るSiC−MOSFETをパッケージに実装した図である。図10Aは、平面図であり、図10Bは、図10Aのa−a’間の断面図である。図10Aおよび図10Bの例では、パッケージ内の金属板PLT上にSiC−MOSFET81(81A)を搭載している。SiC−MOSFET81(81A)のドレイン電極DRmは金属板PLTを経由してドレイン端子DTに接続され、ソースパッドSPはソース端子STに、ゲートパッドGPはゲート端子GTに、それぞれボンディングワイヤWsm,Wgm等を用いて接続される。SiC−MOSFET81(81A)およびボンディングワイヤWsm,Wgm等は樹脂83で封止される。なお、図10Bでは、便宜上、a−a’がWgmに沿うと共に、DTにも沿うものと仮定して図示を行っている。

このようなチップの配置と接続構成とすることで、SiC−MOSFET81(81A)のゲートパッドGPに接続されているボンディングワイヤWgmの長さ、ソースパッドSPに接続されているボンディングワイヤWsmの長さを短くできる。すなわちボンディングワイヤの寄生インダクタンスやワイヤによる寄生抵抗(オン抵抗成分)を小さくできる。このためスイッチング時のノイズを小さく抑えることができ、過剰な電位がSiC−MOSFET81(81A)にバイアスされないようにできる。さらに、本実施例ではチップを平面的に配置するため、SiC−MOSFET81(81A)のチップ面積を自由に設計できる。このため低オン抵抗の設計やオン電流密度の設計も容易となり、より多様な仕様のパワー半導体チップが実現できる。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば図5においては、スイッチ素子と還流ダイオードを論理的に一つのスイッチとしてインバータ装置を構築した例を示したが、外付けのダイオード(例えばSiCショットキーダイオード)を還流用に利用せず、SiC−MOSFETだけで構成してもよい。この場合、通常だと還流電流がSiC−MOSFETの内蔵ダイオードを流れるが、実施例1のゲート駆動回路及びゲート制御回路を用いれば、デッドタイムが最小化できるので、内蔵ダイオードに流れる還流電流の総合計時間が短くできる。還流電流がSiC−MOSFETの内蔵ダイオードを流れる時間が短くできるため、SiC−MOSFETの長期信頼性を改善し、SiC−MOSFETのスイッチ素子としての寿命を長くでき、電力変換装置の高信頼化が実現できるとい利点も得られる。

また、各スイッチ素子は、シリコン(Si)、シリコンカーバイド(SiC)に限らず、ガリウムナイトライド(GaN)等の化合物デバイスを用いてもよい。化合物材料をインバータ装置等のスイッチ素子として用いた場合、実施例1の半導体装置と組み合わせて利用することでインバータ装置の損失を低減できることは言うまでもない。また、実施例1の半導体装置を用いた電力変換装置は、様々な用途の電力システムに適用して同様の効果が得られることは言うまでもない。代表的には、エアコンのインバータ装置、サーバー電源のDC/DCコンバータ、太陽光発電システムのパワーコンディショナー、ハイブリッド車・電気自動車のインバータ装置などが挙げられる。

1H・・・ハイ側シュミットトリガ回路
1L・・・ロウ側シュミットトリガ回路
2H・・・ハイ側レベルシフト回路
2L・・・ロウ側レベルシフト回路
3・・・ワンショットパルス発生回路
4H・・・ハイ側高電圧レベルシフト回路
4L・・・ロウ側高電圧レベルシフト回路
5H・・・ハイ側パルスフィルタ
5L・・・ロウ側パルスフィルタ
6H・・・ハイ側RSラッチ回路
6L・・・ロウ側RSラッチ回路
7・・・遅延回路
8H・・・ハイ側電圧検出保護回路
8L・・・ロウ側電圧検出保護回路
9・・・論理積回路
10・・・半導体装置
11・・・ゲート駆動制御回路
12H・・・上アーム用ゲート駆動回路
12L・・・下アーム用ゲート駆動回路
101・・・電力変換装置
104H・・・第1レベルシフト回路
104L・・・第2レベルシフト回路
107・・・遅延回路
110・・・半導体装置
112H・・・第1駆動回路
112L・・・第2駆動回路
SW1・・・第1スイッチ素子
SW2・・・第2スイッチ素子

Claims (15)

  1. 第1電源電圧にドレインが接続される第1スイッチ素子と第2電源電圧にソースが接続される第2スイッチ素子を有し、前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインが電気的に接続される電力変換装置に用いられる半導体装置であって、
    前記第1スイッチ素子を駆動する第1駆動回路と、
    前記第2スイッチ素子を駆動する第2駆動回路と、
    第1レベルシフト回路と、
    第2レベルシフト回路と、
    を具備し、
    前記第1レベルシフト回路および前記第2レベルシフト回路の前段には、低電圧レベルシフト回路を具備し、
    前記第1駆動回路は、前記第1スイッチ素子のソース電位を基準として所定の電位だけ高電位の第3電源電圧と、前記ソース電位と、に接続され、
    前記第2駆動回路は、前記第2電源電圧を基準として所定の電位だけ高電位の第4電源電圧と、前記第2電源電圧と、に接続され、
    前記第1レベルシフト回路は、入力される信号の電圧レベルを前記第1駆動回路のために変換して出力するようにされ、
    前記第2レベルシフト回路は、入力される信号の電圧レベルを前記第2駆動回路のために変換して出力するようにされ、
    前記第1レベルシフト回路及び前記第2レベルシフト回路に入力される電源電位は、前記第3電源電圧と前記第2電源電圧であり、
    デッドタイムを微調整するための遅延回路が、前記第2レベルシフト回路と前記第2駆動回路との間に配置される、
    半導体装置。
  2. 請求項1において、
    前記低電圧レベルシフト回路は、入力信号を前記第4電源電圧に変換する、
    半導体装置。
  3. 請求項2において、
    前記第3電源電圧は、高電圧側電源レベルVBであり、
    前記第4電源電圧は、低電圧側電源レベルVCCであり、
    VB>VCCである、
    半導体装置。
  4. 請求項1において、
    前記遅延回路は複数の遅延時間を生成する回路を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされる、
    半導体装置。
  5. 第1電源電圧にドレインが接続される第1スイッチ素子と、
    第2電源電圧にソースが接続される第2スイッチ素子と、
    半導体装置と、
    を具備し、
    前記第1スイッチ素子とのソースと前記第2スイッチ素子のドレインが電気的に接続され、
    前記半導体装置は、前記第1スイッチ素子を駆動する第1駆動回路と、前記第2スイッチ素子を駆動する第2駆動回路と、第1レベルシフト回路と、第2レベルシフト回路と、
    デッドタイムを微調整するための遅延回路と、を有し、
    前記第1レベルシフト回路および前記第2レベルシフト回路の前段には、入力信号を昇圧する低電圧レベルシフト回路を具備し、
    前記第1駆動回路は、前記第1スイッチ素子のソース電位を基準として所定の電位だけ高電位の第3電源電圧と、前記ソース電位と、に接続され、
    前記第2駆動回路は、前記第2電源電圧を基準として所定の電位だけ高電位の第4電源電圧が接続され、
    前記第1レベルシフト回路は、入力される信号の電圧レベルを前記第1駆動回路のために変換して出力するようにされ、
    前記第2レベルシフト回路は、入力される信号の電圧レベルを前記第2駆動回路のために変換して出力するようにされ、
    前記第1レベルシフト回路及び前記第2レベルシフト回路に入力される電源電位は、前記第3電源電圧と前記第2電源電圧であり、
    前記遅延回路は前記第2レベルシフト回路と前記第2駆動回路との間に配置される、
    電力変換装置。
  6. 請求項5において、
    前記第1レベルシフト回路は、第1の高耐圧トランジスタと第1の抵抗を含み、前記第1の高耐圧トランジスタのソースは前記第2電圧電源に接続され、前記第1の抵抗は、前記第3電源電圧と第1の出力ノードに接続され、
    前記第2レベルシフト回路は、第2の高耐圧トランジスタと第2の抵抗を含み、前記第2の高耐圧トランジスタのドレインは前記第3電圧電源に接続され、前記第2の抵抗は、前記第2電源電圧に接続され、前記高耐圧トランジスタのソースは第2の出力ノードに接続され、
    前記第1の出力ノードは、300Vの高電位で動作する、
    電力変換装置。
  7. 請求項5において、
    前記遅延回路は複数の遅延時間を生成する回路を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされる、
    電力変換装置。
  8. 請求項5において、
    前記第1スイッチ素子および第2スイッチ素子のそれぞれと並列接続された第1の還流ダイオードおよび第2の還流ダイオードを有し、
    前記第1および第2の還流ダイオードと前記第1スイッチ素子と第2スイッチ素子とを1つのパワーモジュールで構成するようにされる、
    電力変換装置。
  9. 請求項5において、
    前記第1スイッチ素子及び前記第2スイッチ素子はシリコン、シリコンカーバイド、もしくはガリウムナイトライドである、
    電力変換装置。
  10. 請求項9において、
    前記第1スイッチ素子及び前記第2スイッチ素子は前記シリコンカーバイドを用いたMOSFETであり、
    前記電力変換装置は、前記第1スイッチ素子及び前記第2スイッチ素子の内蔵ダイオードを還流ダイオードとして用いるインバータ装置である、
    電力変換装置。
  11. 第1電源電圧にドレインが接続される第1スイッチ素子と、
    第2電源電圧にソースが接続される第2スイッチ素子と、
    前記第1スイッチ素子を駆動する第1駆動回路と、
    前記第2スイッチ素子を駆動する第2駆動回路と、
    第1レベルシフト回路と、
    第2レベルシフト回路と、
    デッドタイムを微調整するための遅延回路と、
    を具備し、
    前記第1スイッチ素子のソースと前記第2スイッチ素子のドレインが電気的に接続され、
    前記第1駆動回路は、前記第1スイッチ素子のソース電位を基準として所定の電位だけ高電位の第3電源電圧と、前記ソース電位とを用いて動作し、
    前記第2駆動回路は、前記第2電源電圧を基準として所定の電位だけ高電位の第4電源電圧とを用いて動作し、
    前記第1レベルシフト回路は、前記第1駆動回路のために電圧レベルを変換するようにされ、
    前記第2レベルシフト回路は、前記第2駆動回路のために電圧レベルを変換するようにされ、
    前記第1レベルシフト回路及び前記第2レベルシフト回路に入力される電源電位は、前記第3電源電圧と前記第2電源電圧であり、
    前記第1レベルシフト回路及び前記第2レベルシフト回路に制御信号が入力されることで、前記第2電源電圧と前記第3電源電圧を用いて、前記第1駆動回路及び前記第2駆動回路の動作電圧を生成し、
    前記第1レベルシフト回路が出力する電圧レベルは300Vに達し、
    前記遅延回路は前記第2レベルシフト回路と前記第2駆動回路との間に配置される、
    電力変換装置。
  12. 請求項11において、
    前記第1レベルシフト回路および前記第2レベルシフト回路の前段には、低電圧レベルシフト回路を具備し、
    前記低電圧レベルシフト回路は、入力信号を15Vに変換する、
    電力変換装置。
  13. 請求項11において、
    前記遅延回路は複数の遅延時間を生成する手段を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされる、
    電力変換装置。
  14. 請求項11において、
    前記第1スイッチ素子に並列接続された第1の還流ダイオードと、前記第2スイッチ素子に並列接続された第2の還流ダイオードと、を有する、
    電力変換装置。
  15. 請求項11において、
    前記第1スイッチ素子及び前記第2スイッチ素子はシリコンカーバイドを用いたMOS FETであり、
    前記電力変換装置は、前記第1スイッチ素子及び前記第2スイッチ素子の内蔵ダイオードを還流ダイオードとして用いるインバータ装置である、
    電力変換装置。
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