JP6629971B2 - ゲート駆動回路、電力変換装置および鉄道車両 - Google Patents

ゲート駆動回路、電力変換装置および鉄道車両 Download PDF

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Description

本発明は、ゲート駆動回路、電力変換装置および鉄道車両に関し、特に、シリコンカーバイド材料などを用いたパワーデバイスを駆動する駆動回路に適用して有効な技術に関する。
例えば、特許文献１には、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）のスイッチング速度（ｄｖ／ｄｔ：電圧変化率）を高速モードと低速モードに簡易的に切り替えるために、この絶縁ゲート形バイポーラトランジスタのゲート−エミッタ間にコンデンサとスイッチが直列接続される構成が示されている。
また、特許文献２には、電力変換用のスイッチング素子の異常電流が流れたことを検知し、このスイッチング素子を保護する目的で、スイッチング素子のゲート−エミッタ間にコンデンサと保護用スイッチング素子が直列接続される構成が示されている。
特開平１０−３１３５７０号公報 特開２００９−２１３３０５号公報
例えば、パワーデバイスの応用としては、前述した特許文献２の図１のインバータ１３に示されるような、いわゆるインバータ装置（ＤＣ／ＡＣ変換装置）が一般的である。インバータ装置とは、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオード素子が直列に２つ接続されるものである。これら上下アームのスイッチ素子を交互にオン、オフさせることにより、インバータ装置前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。
このようなスイッチ素子への応用が期待されている素子に、シリコンカーバイド（ＳｉＣ）を用いたＳｉＣ ＭＯＳＦＥＴやＳｉＣ ＩＧＢＴが挙げられる。ＳｉＣ ＭＯＳＦＥＴやＳｉＣ ＩＧＢＴは、既存のシリコン（Ｓｉ）を用いたＳｉ ＭＯＳＦＥＴやＳｉ ＩＧＢＴ等のパワーデバイスと素子構造がほぼ同じであり、その駆動方法も同様である。言い換えれば、ＳｉＣ素子は、既存のＳｉ素子用のゲート駆動回路を基本的には流用できるので使い勝手がよい。
さらには、ＳｉＣ素子は、Ｓｉ素子に比べてオン抵抗が低いため、インバータ動作に伴う損失を低減できるという利点もある。しかしながら、ＳｉＣ素子は、Ｓｉ素子に比べてその基板膜厚が薄く、いわゆる入力容量が大きくなるという課題がある。
したがって、Ｓｉ素子の駆動回路をＳｉＣ素子の駆動回路として安易に流用すると、入力容量が増加するために、結果としてスイッチング速度が低下する場合がある。スイッチング速度が低下すると、スイッチング損失の増加を招き、電力変換装置の変換効率が悪くなる可能性がある。
スイッチング速度の低下を防ぐ手段としては、一般的にはスイッチ素子のゲート端子に直列に接続するゲート抵抗値を小さくすることが挙げられる。ゲート抵抗値を小さくすることで、スイッチ素子の入力容量への高速充放電が可能となり、ＳｉＣ素子のように入力容量が大きい素子のスイッチング速度の制御性が向上する。
しかしながら、ゲート抵抗値を小さくしてスイッチング速度を高速化すると、短時間で入力容量を充放電することになるため、ゲート電流が著しく増加する。ゲート電流が増加すると、ゲート駆動回路内の受動素子である抵抗やコンデンサの劣化を招く恐れがある。また、ゲート電流の増加に応じて、ゲート駆動回路の出力段の出力電流を強化する必要があるため、ゲート駆動回路のコストが増加すると言った課題がある。
このような問題を解決する手段としては、前述した特許文献１に開示されるような、スイッチング速度のモードを切り替える方式がある。特許文献１の方式では、高速モードの期間の間、外付けコンデンサが実効的に容量として機能しなくなるため、外付けコンデンサの充放電電流が削減され、結果としてゲート総電流を低減できる。
一方で、前述した特許文献１に開示される方式では、高速モードにおいて外付けコンデンサの容量値が実効的に小さくなるため、いわゆる誤点孤の問題を解決できない。
誤点孤は、例えばインバータ装置の下アームがオフしている状態で、上アームがオフからオン状態になる場合に生じる。この場合、下アームのドレイン電圧が急激に上昇することによって、下アームのスイッチ素子のゲート−ドレイン間容量に充放電電流が流れる。その結果、下アームのスイッチ素子のゲート−ソース間電圧がオフ状態の電圧レベルから上昇する。そして、当該電圧レベルがスイッチ素子のしきい値を超えてしまうと、本来オフしている状態の下アームのスイッチ素子が誤ってオン状態になる。
このように、誤点孤は、本来オフとなる筈のスイッチ素子が誤ってオンする現象である。誤点孤は、下アームのスイッチ素子としてＳｉ素子を用いた場合でも生じ得るが、特にＳｉＣ素子を用いた場合、入力容量、特に帰還容量が大きいため、前述のゲート−ドレイン間容量に流れる充放電電流が大きくなり、誤点孤が生じやすい。
本発明の目的は、このようなことを鑑みてなされたものであり、パワーデバイスを駆動する駆動回路において、ゲート駆動電流を抑制し、誤点孤を防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態におけるゲート駆動回路は、メインスイッチ素子を駆動するゲート駆動回路である。前記ゲート駆動回路は、第１のスイッチ素子、第２のスイッチ素子、第３のスイッチ素子、第４のスイッチ素子およびコンデンサを有する。前記第１のスイッチ素子は、ソースが第１の電圧に接続され、ドレインが前記メインスイッチ素子のゲート電極に接続される。前記第２のスイッチ素子は、ソースが第２の電圧に接続され、ドレインが前記メインスイッチ素子のゲート電極に接続される。前記第３のスイッチ素子は、ソースが前記第１の電圧に接続され、ドレインが前記コンデンサの第１の電極に接続される。前記第４のスイッチ素子は、ソースが前記第２の電圧に接続され、ドレインが前記コンデンサの第１の電極および前記第３のスイッチ素子のドレインに接続される。前記コンデンサの第２の電極は、前記メインスイッチ素子のゲート電極に接続される。
一実施の形態における電力変換装置は、高電圧側の電源と低電圧側の電源との間に直列に接続された、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のメインスイッチ素子および第２のメインスイッチ素子と、３対の前記第１のメインスイッチ素子および前記第２のメインスイッチ素子を交互にオン、オフさせる、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のゲート駆動回路および第２のゲート駆動回路と、を有する。前記第１のゲート駆動回路および前記第２のゲート駆動回路のそれぞれは、上述した一実施の形態におけるゲート駆動回路である。
一実施の形態における鉄道車両は、３相モータを駆動する電力変換器を有する鉄道車両である。前記電力変換器は、交流架線から入力された交流電力を変換した直流電力を、前記３相モータに供給する交流電力に変換するインバータを含む。前記インバータは、高電圧側の電源と低電圧側の電源との間に直列に接続された、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のメインスイッチ素子および第２のメインスイッチ素子と、３対の前記第１のメインスイッチ素子および前記第２のメインスイッチ素子を交互にオン、オフさせる、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のゲート駆動回路および第２のゲート駆動回路と、を有する。前記第１のゲート駆動回路および前記第２のゲート駆動回路のそれぞれは、上述した一実施の形態におけるゲート駆動回路である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）パワーデバイスを駆動する駆動回路において、ゲート駆動電流を抑制することができる。
（２）誤点孤を防止することができる。
実施の形態におけるゲート駆動回路に用いられる半導体スイッチ素子の一例を示す説明図であり、（ａ）はＳｉＣＩＧＢＴを示し、（ｂ）はＳｉＣＭＯＳを示す。 図１の半導体スイッチ素子の断面構造の一例を示す説明図であり、（ａ）はＳｉＣＩＧＢＴの断面構造を示し、（ｂ）はＳｉＣＭＯＳの断面構造を示す。 （ａ）は図１の半導体スイッチ素子の容量特性の一例を示す説明図であり、（ｂ）は従来のシリコン材料を用いた半導体スイッチ素子の容量特性を示す説明図である。 実施の形態におけるゲート駆動回路の動作モード（ｔ１）の一例を示す回路図である。 実施の形態におけるゲート駆動回路の動作モード（ｔ２）の一例を示す回路図である。 実施の形態におけるゲート駆動回路の動作モード（ｔ３）の一例を示す回路図である。 実施の形態におけるゲート駆動回路の動作モード（ｔ４）の一例を示す回路図である。 実施の形態におけるゲート駆動回路のタイミングチャートの一例を示す波形図である。 実施の形態における電力変換装置の構成の一例を示す説明図である。 実施の形態における交流用鉄道車両の構成の一例を示す説明図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために、平面図であってもハッチングを付す場合があり、また断面図であってもハッチングを省略する場合がある。
なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
以下、実施の形態を図面に基づいて詳細に説明する。実施の形態の特徴をわかりやすくするために、まず、関連技術に存在する改善の余地について説明する。
［改善の余地］
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイスは、鉄道車両やハイブリッド・電気自動車のインバータやエアコンのインバータ、パソコンなどの民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。
電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、すなわち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が盛んに行われている。
一般的に、パワーデバイスは、大規模集積回路（ＬＳＩ）と同様、シリコン（Ｓｉ）を材料としている。このＳｉパワーデバイスを用いた電力変換装置、例えばインバータなどでは、そのインバータなどで発生するエネルギー損失を低減するために、ダイオード素子やスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗（Ｒｏｎ）、高い電流密度、高耐圧といった特性を実現するための開発が盛んに行われている。
また、近年、シリコンよりもバンドギャップが大きいシリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）といった化合物半導体が、パワーデバイス材料として注目されている。これら化合物半導体は、バンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。
このため、化合物デバイスは、Ｓｉデバイスよりも膜厚を薄くでき、導通時の抵抗値（Ｒｏｎ）を大幅に下げられる。その結果、抵抗値（Ｒｏｎ）と導通電流（ｉ）の積で表される、いわゆる導通損失（Ｒｏｎ×ｉ２）を削減でき、電力効率改善に大きく寄与できる。このような特長に着目し、化合物材料を用いたダイオード素子やスイッチ素子の開発が盛んに進められている。
このようなパワーデバイスの応用としては、例えば前述した特許文献２の図１のインバータ１３に示されるような、いわゆるインバータ装置（ＤＣ／ＡＣ変換装置）が一般的である。インバータ装置とは、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオード素子が直列に２つ接続されるものである。これら上下アームのスイッチ素子を交互にオン、オフさせることにより、インバータ装置前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。
この時、インバータで発生する損失として挙げられるのは、前述の通りスイッチ素子やダイオード素子のオン抵抗（Ｒｏｎ）による導通損失やリカバリ損失、またはスイッチング動作、すなわちスイッチ素子がオンからオフもしくはオフからオンの状態に遷移する期間（ドレイン−ソース間に電位差が生じている期間）において、ドレイン−ソース間電流が流れることによって発生するスイッチ損失が主である。このようなスイッチ素子への応用が期待されている素子に、ＳｉＣを用いたＳｉＣ ＭＯＳＦＥＴ（以下、ＳｉＣＭＯＳと記載する）やＳｉＣ ＩＧＢＴ（以下、ＳｉＣＩＧＢＴと記載する）が挙げられる。
ＳｉＣＭＯＳやＳｉＣＩＧＢＴは、既存のＳｉを用いたＳｉ ＭＯＳＦＥＴやＳｉ ＩＧＢＴ等のパワーデバイスと素子構造がほぼ同じであり、その駆動方法も同様である。言い換えれば、ＳｉＣ素子は、既存のＳｉ素子用のゲート駆動回路を基本的には流用できるので使い勝手がよい。
さらには、ＳｉＣ素子は、Ｓｉ素子に比べてオン抵抗が低いため、インバータ動作に伴う損失を低減できるという利点もある。しかしながら、ＳｉＣ素子は、Ｓｉ素子に比べてその基板膜厚が薄く、いわゆる入力容量（Ｃｉｓｓ）が大きくなるという課題がある。
したがって、Ｓｉ素子の駆動回路をＳｉＣ素子の駆動回路として安易に流用すると、入力容量が増加するために、結果としてスイッチング速度（ｄｖ／ｄｔ）が低下する場合がある。スイッチング速度が低下すると、スイッチング損失の増加を招き、電力変換装置の変換効率が悪くなる可能性がある。
スイッチング速度の低下を防ぐ手段としては、一般的にはスイッチ素子のゲート端子に直列に接続するゲート抵抗値を小さくすることが挙げられる。ゲート抵抗値を小さくすることで、スイッチ素子の入力容量への高速充放電が可能となり、ＳｉＣ素子のように入力容量が大きい素子のスイッチング速度の制御性が向上する。
しかしながら、ゲート抵抗値を小さくしてスイッチング速度を高速化すると、短時間で入力容量を充放電することになるため、ゲート電流が著しく増加する。ゲート電流が増加すると、ゲート駆動回路内の受動素子である抵抗やコンデンサの劣化を招く恐れがある。また、ゲート電流の増加に応じて、ゲート駆動回路の出力段の出力電流を強化する必要があるため、ゲート駆動回路のコストが増加すると言った課題がある。
このような問題を解決する手段としては、前述した特許文献１に開示されるような、スイッチング速度のモードを切り替える方式がある。特許文献１の方式では、高速モードの期間の間、外付けコンデンサが実効的に容量として機能しなくなるため、外付けコンデンサの充放電電流が削減され、結果としてゲート総電流を低減できる。
一方で、前述した特許文献１に開示される方式では、高速モードにおいて外付けコンデンサの容量値が実効的に小さくなるため、いわゆる誤点孤の問題を解決できない。
誤点孤は、例えばインバータ装置の下アームがオフしている状態で、上アームがオフからオン状態になる場合に生じる。この場合、下アームのドレイン電圧が急激に上昇することによって、下アームのスイッチ素子のゲート−ドレイン間容量に充放電電流が流れる。その結果、下アームのスイッチ素子のゲート−ソース間電圧がオフ状態の電圧レベルから上昇する。そして、当該電圧レベルがスイッチ素子のしきい値を超えてしまうと、本来オフしている状態の下アームのスイッチ素子が誤ってオン状態になる。
このように、誤点孤は、本来オフとなる筈のスイッチ素子が誤ってオンする現象である。誤点孤は、下アームのスイッチ素子としてＳｉ素子を用いた場合でも生じ得るが、特にＳｉＣ素子を用いた場合、入力容量（Ｃｉｓｓ）、特に帰還容量（Ｃｒｓｓ）が大きいため、前述のゲート−ドレイン間容量に流れる充放電電流が大きくなり、誤点孤が生じやすい。
そこで、実施の形態では、上述した関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について、図面を参照しながら説明する。実施の形態における技術的思想は、パワーデバイスを駆動する駆動回路において、ゲート駆動電流を抑制し、誤点孤を防止することのできる技術を提供することにある。
より具体的には、ＳｉＣ素子は入力容量や帰還容量が大きいため、スイッチング速度が低下する可能性がある。このため、ゲート駆動回路のコスト増加を防ぐ目的でゲート駆動電流を抑えつつ、高速スイッチングを実現することと、誤点孤が発生しないような安定したスイッチング動作の両立が、電力変換装置全体の低コスト化と低損失化を実現する手段となる。さらには、ゲート駆動電流を抑制し、誤点孤を防止し、低損失化および信頼性を向上させることのできる技術を提供する。
［実施の形態］
実施の形態におけるゲート駆動回路、電力変換装置および鉄道車両について、図１〜図１０を用いて説明する。実施の形態においては、半導体スイッチ素子を単にスイッチ素子またはスイッチとも記載し、また、半導体ダイオード素子を単にダイオード素子またはダイオードとも記載する。
〈ゲート駆動回路の構成〉
図１は、実施の形態におけるゲート駆動回路に用いられる半導体スイッチ素子の一例を示す説明図である。図１では、スイッチ素子ＳＷの一例として、図１（ａ）はＳｉＣＩＧＢＴを示し、図１（ｂ）はＳｉＣＭＯＳを示している。
ＳｉＣＩＧＢＴは、ゲート電極Ｇ、コレクタ電極Ｃおよびエミッタ電極Ｅを有する３端子のスイッチ素子ＳＷである。ＳｉＣＭＯＳは、ゲート電極Ｇ、ドレイン電極Ｄおよびソース電極Ｓを有する３端子のスイッチ素子ＳＷである。後述（図９）する電力変換装置のゲート駆動回路に利用するにあたり、図１（ａ）に図示したスイッチ素子ＳＷ（ＳｉＣＩＧＢＴ）は、還流動作に必要なダイオード素子Ｄ（ＳｉＣ ＰＮＤ）を図に併記している。図１（ｂ）に図示したスイッチ素子ＳＷ（ＳｉＣＭＯＳ）は、その構造上素子内部に内蔵ダイオード素子を有するため、ダイオード素子Ｄ（ＳｉＣ ｂｕｉｌｄ−ｉｎ ＰＮＤ）を図に併記している。
図２は、図１の半導体スイッチ素子の断面構造の一例を示す説明図である。図２では、図１に示したスイッチ素子ＳＷに対応して、図２（ａ）はＳｉＣＩＧＢＴの断面構造を示し、図２（ｂ）はＳｉＣＭＯＳの断面構造を示している。
まず、図２（ｂ）に示すＳｉＣＭＯＳについて説明する。ＳｉＣＭＯＳは、ＳｉＣの化合物材料から構成されるＭＯＳＦＥＴの半導体スイッチ素子ＳＷである。図２（ｂ）には、いわゆるＤＭＯＳ（Double Diffusion Metal Oxide Semiconductor）タイプのＳｉＣＭＯＳが示されている。図２（ｂ）において、ＳＰｍはソース電極、ＧＰｍはゲート電極、ＤＲｍはドレイン電極、ＳＵＢは基板、Ｔｏｘはゲート絶縁膜、Ｎ＋はソース層、Ｐはベース層、ＤＦＴはドリフト層である。
図２（ｂ）に示すＳｉＣＭＯＳにおいて、ソース電極ＳＰｍに接続されたｎ＋型の領域となるソース層Ｎ＋は、ｐ型の領域となるベース層Ｐ内に形成されるチャネルを介してドリフト層ＤＦＴに接続される。ドリフト層ＤＦＴは、例えばｎ−型の領域であり、耐圧を確保する役目を担う。基板ＳＵＢは、例えばｎ＋型の領域であり、当該基板ＳＵＢにドレイン電極ＤＲｍが接続される。なお図示していないが、ソース電極ＳＰｍ、ゲート電極ＧＰｍ、ドレイン電極ＤＲｍの各電極は金属配線層を用いて各電極パッドに接続される。ベース層Ｐとドリフト層ＤＦＴで内蔵ダイオード素子の機能を有する。ＳｉＣＭＯＳの場合、素子構造が簡素であり、トレンチ構造タイプのＳｉＣＭＯＳに比べて製造コストが低くできるという利点がある。したがって、低コストで低損失な電力変換器が実現できる。
図２（ａ）に示すＳｉＣＩＧＢＴは、ＳｉＣの化合物材料から構成されるＩＧＢＴ（Insulated Gate Bipolar Transistor）の半導体スイッチ素子ＳＷである。図２（ａ）のＳｉＣＩＧＢＴは、ソース電極ＳＰｍがエミッタ電極ＥＰｍに、ドレイン電極ＤＲｍがコレクタ電極ＣＲｍにそれぞれ代わることの他、ドリフト層ＤＦＴと基板ＳＵＢとの間に高濃度Ｐ＋層とバッファ層Ｎ＋Ｂｕｆが存在する点が、ＳｉＣＭＯＳとは異なる点である。高濃度Ｐ＋層があることで伝導度変調現象が発生し、オン抵抗が劇的に低減される。また、必要に応じてバッファ層Ｎ＋Ｂｕｆを適用することで素子のスイッチング損失を低減することができる。このように、ＳｉＣＩＧＢＴ構造は、ＳｉＣＭＯＳ構造と比較すると、複雑であり素子形成にコストがかかるものの、大電流を必要とする鉄道車両向けの変換器などに利用する場合は、オン抵抗やスイッチ損失が削減できるために変換器の低損失化を実現できる利点がある。
図３（ａ）は、図１の半導体スイッチ素子の容量特性の一例を示す説明図である。また、図３（ｂ）には、比較のために、従来のシリコン材料を用いた半導体スイッチ素子の容量特性の説明図を示している。図３（ａ）において、横軸はＳｉＣＩＧＢＴ構造の場合のコレクタ−エミッタ間電圧ＶＣＥ、またはＳｉＣＭＯＳ構造の場合のドレイン−ソース間電圧ＶＤＳを表し、縦軸は容量値を表す。図３（ｂ）において、横軸はＳｉ ＩＧＢＴ構造の場合のコレクタ−エミッタ間電圧ＶＣＥ、またはＳｉ ＭＯＳＦＥＴ構造の場合のドレイン−ソース間電圧ＶＤＳを表し、縦軸は容量値を表す。図３（ａ）（ｂ）では、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓを示している。
図２（ａ）（ｂ）の断面図に示したＳｉＣ素子（ＳｉＣＩＧＢＴ、ＳｉＣＭＯＳ）のドリフト層ＤＦＴの膜厚は、Ｓｉ素子（Ｓｉ ＩＧＢＴ、Ｓｉ ＭＯＳＦＥＴ）の同じ耐圧のドリフト層の膜厚と比較すると約１／１０の膜厚である。したがってＳｉＣ素子は、容量特性における帰還容量Ｃｒｓｓ、すなわちドリフト層の膜厚に比例する容量成分が大きくなる。また、ＳｉＣ素子は一般的に、オン電圧やオン抵抗といった電気的特性を確保するため、ゲート絶縁膜Ｔｏｘの膜厚もＳｉ素子に比べると薄く設計する。このため、ゲート絶縁膜の容量に比例する入力容量Ｃｉｓｓも増加する。すなわち、Ｓｉパワーモジュールと同じ電流容量のＳｉＣパワーモジュールを設計すると、図３（ａ）と図３（ｂ）との比較から明らかなように、容量値はＳｉパワーモジュールの数倍に増加する。このため、Ｓｉパワーモジュールで利用していたゲート駆動回路をＳｉＣパワーモジュールのゲート駆動回路として安易に流用すると、スイッチング速度の低下や誤点孤といった誤動作を引き起こす可能性がある。
これを防ぐために、本実施の形態においては、ゲート駆動回路の回路構成を工夫し、さらに構成要素であるスイッチ素子の動作シーケンスを工夫している。以下において、まず、図４（図５〜図７も回路構成は同じ）を用いて、本実施の形態におけるゲート駆動回路の回路構成を説明する。
本実施の形態におけるゲート駆動回路は、図１（ａ）および図２（ａ）に示したＳｉＣＩＧＢＴを駆動する駆動回路の例である。もちろん、図１（ｂ）および図２（ｂ）に示したＳｉＣＭＯＳを駆動する駆動回路にも適用できることは言うまでもない。図４では、半導体スイッチ素子ＳＷであるＳｉＣＩＧＢＴをメインスイッチ素子と呼び、半導体ダイオード素子Ｄである還流ダイオード素子ＳｉＣＰＮＤを有したＳｉＣＩＧＢＴを例として記載している。
本実施の形態におけるゲート駆動回路は、図４に示すように、第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第３のスイッチ素子Ｑ３、第４のスイッチ素子Ｑ４、およびコンデンサＣＥＸＴを有する。
第１のスイッチ素子Ｑ１は、ソースが第１の電圧ＶＰＰに接続され、ドレインがゲート駆動回路で制御するメインスイッチ素子ＳＷのゲート電極に接続される。第２のスイッチ素子Ｑ２は、ソースが第２の電圧ＶＥＥに接続され、ドレインがメインスイッチ素子ＳＷのゲート電極に接続される。第３のスイッチ素子Ｑ３は、ソースが第１の電圧ＶＰＰに接続され、ドレインがコンデンサＣＥＸＴの第１の電極に接続される。第４のスイッチ素子Ｑ４は、ソースが第２の電圧ＶＥＥに接続され、ドレインがコンデンサＣＥＸＴの第１の電極および第３のスイッチ素子Ｑ３のドレインに接続される。コンデンサＣＥＸＴの第２の電極は、メインスイッチ素子ＳＷのゲート電極に接続される。
第１のスイッチ素子Ｑ１および第３のスイッチ素子Ｑ３は、ＰＭＯＳＦＥＴであり、内蔵ダイオード素子を有する。第２のスイッチ素子Ｑ２および第４のスイッチ素子Ｑ４は、ＮＭＯＳＦＥＴであり、内蔵ダイオード素子を有する。また、第１のスイッチ素子Ｑ１および第３のスイッチ素子Ｑ３は、プルアップ回路として機能する。第２のスイッチ素子Ｑ２および第４のスイッチ素子Ｑ４は、プルダウン回路として機能する。また、第３のスイッチ素子Ｑ３および第４のスイッチ素子Ｑ４は、第１のスイッチ素子Ｑ１および第２のスイッチ素子Ｑ２によるメインスイッチ素子ＳＷの入力容量Ｃｉｓｓの充放電をアシストする機能を有する。コンデンサＣＥＸＴは、誤点孤防止用の安定化容量として機能する。
本実施の形態におけるゲート駆動回路は、制御回路ＣＴＬを有する。第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第３のスイッチ素子Ｑ３および第４のスイッチ素子Ｑ４は、それぞれのゲートが制御回路ＣＴＬに接続される。第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第３のスイッチ素子Ｑ３および第４のスイッチ素子Ｑ４は、制御回路ＣＴＬでオンオフの制御を実施する。
本実施の形態におけるゲート駆動回路は、メインスイッチ素子ＳＷであるＳｉＣＩＧＢＴのスイッチング速度を制御する抵抗素子として、ゲートオン抵抗Ｒｇｏｎ２、ゲートオフ抵抗Ｒｇｏｆｆ２、切替ゲートオン抵抗Ｒｇｏｎ１と切替スイッチＳＷｕ、切替ゲートオフ抵抗Ｒｇｏｆｆ１と切替スイッチＳＷｄを有する。
ゲートオン抵抗Ｒｇｏｎ２は、第１のスイッチ素子Ｑ１のドレインとメインスイッチ素子ＳＷのゲート電極との間に接続される。ゲートオフ抵抗Ｒｇｏｆｆ２は、第２のスイッチ素子Ｑ２のドレインとメインスイッチ素子ＳＷのゲート電極との間に接続される。並列接続の切替ゲートオン抵抗Ｒｇｏｎ１と切替スイッチＳＷｕは、第１の電圧ＶＰＰと第１のスイッチ素子Ｑ１のソースとの間に接続される。並列接続の切替ゲートオフ抵抗Ｒｇｏｆｆ１と切替スイッチＳＷｄは、第２の電圧ＶＥＥと第２のスイッチ素子Ｑ２のソースとの間に接続される。切替スイッチＳＷｕおよび切替スイッチＳＷｄは、制御回路ＣＴＬでオンオフの制御を実施する。
本実施の形態におけるゲート駆動回路は、オンオフそれぞれの動作で独立に利用できる抵抗値を持ち、また切替スイッチでその設定抵抗値を可変にできるような構成としている。このような構成にすることで、スイッチング速度を容易に制御できる。抵抗値とスイッチング速度との関係においては、抵抗値を小さくした場合にはスイッチング速度を高速化することができ、逆に、抵抗値を大きくした場合にはスイッチング速度を低速化することができる。スイッチング速度を高速化すると、短時間でメインスイッチ素子ＳＷの入力容量Ｃｉｓｓを充放電することができる。
例えば、メインスイッチ素子ＳＷをオンする動作では、ゲートオン抵抗Ｒｇｏｎ２と切替ゲートオン抵抗Ｒｇｏｎ１とを利用できる。この場合に、切替ゲートオン抵抗Ｒｇｏｎ１に並列に接続された切替スイッチＳＷｕをオフした場合には、ゲートオン抵抗Ｒｇｏｎ２の抵抗値と切替ゲートオン抵抗Ｒｇｏｎ１の抵抗値とを合わせた抵抗値となり、切替スイッチＳＷｕをオンした場合にはゲートオン抵抗Ｒｇｏｎ２のみの抵抗値となる。
また、メインスイッチ素子ＳＷをオフする動作では、ゲートオフ抵抗Ｒｇｏｆｆ２と切替ゲートオフ抵抗Ｒｇｏｆｆ１とを利用できる。この場合に、切替ゲートオフ抵抗Ｒｇｏｆｆ１に並列に接続された切替スイッチＳＷｄをオフにした場合には、ゲートオフ抵抗Ｒｇｏｆｆ２の抵抗値と切替ゲートオフ抵抗Ｒｇｏｆｆ１の抵抗値とを合わせた抵抗値となり、切替スイッチＳＷｄをオンにした場合にはゲートオフ抵抗Ｒｇｏｆｆ２のみの抵抗値となる。
このように、本実施の形態では、ターンオン抵抗として、ゲートオン抵抗Ｒｇｏｎ２と切替ゲートオン抵抗Ｒｇｏｎ１とを有し、ターンオフ抵抗として、ゲートオフ抵抗Ｒｇｏｆｆ２と切替ゲートオフ抵抗Ｒｇｏｆｆ１とを有する。よって、本実施の形態では、ターンオン抵抗とターンオフ抵抗とを個別に有し、かつターンオン抵抗とターンオフ抵抗とをそれぞれ複数有する構成となっている。
〈ゲート駆動回路の動作〉
次に、ゲート駆動回路の動作について、図４〜図７および図８を用いて説明する。図４〜図７は、実施の形態におけるゲート駆動回路の動作モード（ｔ１〜ｔ４）の一例を示す回路図である。図８は、実施の形態におけるゲート駆動回路のタイミングチャートの一例を示す波形図である。図８に示す各期間ｔ１〜ｔ４に対応して、図４に示す動作モード（ｔ１）、図５に示す動作モード（ｔ２）、図６に示す動作モード（ｔ３）、図７に示す動作モード（ｔ４）を行う。
メインスイッチ素子ＳＷのオフ状態では、図４に示す第１のスイッチ素子Ｑ１、第２のスイッチ素子Ｑ２、第３のスイッチ素子Ｑ３および第４のスイッチ素子Ｑ４の４つのスイッチ素子はすべてオフ状態である。
メインスイッチ素子ＳＷをオンする際は、はじめに、図８に示したように、第１のスイッチ素子Ｑ１をオンにする。第１のスイッチ素子Ｑ１をオンにすることで、メインスイッチ素子ＳＷの入力容量Ｃｉｓｓ（＝ゲート−コレクタ間容量Ｃｇｃ＋ゲート−エミッタ間容量Ｃｇｅ）の充電が開始し、充電電流Ｉｇ（Ｃｉｓｓ）が発生する。この際、第４のスイッチ素子Ｑ４がオフであるため、誤点孤防止用の安定化容量として機能するコンデンサＣＥＸＴの充電電流は必要としない。この結果、図８の期間ｔ１に示したように、メインスイッチ素子ＳＷのゲート総電流Ｉｇは低く抑えられる。仮に第４のスイッチ素子Ｑ４がなく、メインスイッチ素子ＳＷのゲート−エミッタ間に、コンデンサＣＥＸＴが電気的に接続されたとするのであれば、ゲート総電流Ｉｇは図８の破線のように増加することになる。
期間ｔ１において、第１のスイッチ素子Ｑ１がオンすることで、メインスイッチ素子ＳＷの入力容量Ｃｉｓｓの充電が進み、メインスイッチ素子ＳＷのゲート−エミッタ間電圧Ｖｇｅが−１０Ｖからテラス期間（１０Ｖ程度）を経由して所望の駆動電圧である１５Ｖまで上昇する。−１０Ｖは第２の電圧ＶＥＥに相当する電圧であり、１５Ｖは第１の電圧ＶＰＰに相当する電圧である。
図８に示したように、テラス期間ｔ１の後、期間ｔ２において、第３のスイッチ素子Ｑ３をオンさせる。このようにすることで、図５に示すように、コンデンサＣＥＸＴの充電電流Ｉｇ（Ｃｅｘｔ）を第３のスイッチ素子Ｑ３がアシストすることになり、メインスイッチ素子ＳＷの入力容量Ｃｉｓｓを高速に充電できる。
なお、第３のスイッチ素子Ｑ３をオンさせるタイミングは、テラス期間ｔ１の途中でもよい。第１の電圧ＶＰＰの供給電流が安定している状態、すなわち第１のスイッチ素子Ｑ１をオンした直後のゲート総電流Ｉｇが大きい領域でなければ、第３のスイッチ素子Ｑ３をオンしてもコンデンサＣＥＸＴのアシスト電流を安定的に供給できる。
メインスイッチ素子ＳＷをオフする際は、図８の期間ｔ３に示したように、第３のスイッチ素子Ｑ３をオフにした後、第１のスイッチ素子Ｑ１をオフ、第２のスイッチ素子Ｑ２をオンにして、メインスイッチ素子ＳＷの入力容量Ｃｉｓｓの放電を開始する。このように制御することで、コンデンサＣＥＸＴの容量値を実効的に小さく見せることができる。図６に示すように、放電電流Ｉｇ（Ｃｉｓｓ）が駆動電流となるため、オン時と同様に、オフ開始時のメインスイッチ素子ＳＷのゲート総電流Ｉｇは低く抑えられる。
図８に示したように、テラス期間ｔ３の後、期間ｔ４において、第４のスイッチ素子Ｑ４をオンさせる。このようにすることで、図７に示すように、コンデンサＣＥＸＴの放電電流Ｉｇ（Ｃｅｘｔ）を第４のスイッチ素子Ｑ４がアシストすることになり、メインスイッチ素子ＳＷの入力容量Ｃｉｓｓを高速に放電できる。
なお、第４のスイッチ素子Ｑ４をオンさせるタイミングは、テラス期間ｔ３の途中でもよい。第２の電圧ＶＥＥの供給電流が安定している状態、すなわち第２のスイッチ素子Ｑ２をオンした直後のゲート総電流Ｉｇが大きい領域でなければ、第４のスイッチ素子Ｑ４をオンしてもコンデンサＣＥＸＴのアシスト電流を安定的に供給できる。
メインスイッチ素子ＳＷがオフ状態になった後、第４のスイッチ素子Ｑ４がオンしているため、コンデンサＣＥＸＴは誤点孤防止用の安定化容量として機能する。このため、後述（図９）するような電力変換装置のインバータ回路における対向アームのメインスイッチ素子ＳＷ（ＳＷ１ｕ，ＳＷ２ｕ、ＳＷ１ｖ，ＳＷ２ｖ、ＳＷ１ｗ，ＳＷ２ｗ）を高速にスイッチングさせた場合においても、安定したオフ状態を保持できるため、信頼性の高い電力変換装置が提供できる。
以上のように、図１〜図８で説明したようなゲート駆動回路の回路構成および動作シーケンスを用いれば、ゲート駆動電流を抑制することができる。この結果、誤点孤を防止することができる。
〈電力変換装置〉
図９は、実施の形態における電力変換装置の構成の一例を示す説明図である。図９に示す電力変換装置ＰＴは、例えば上述したゲート駆動回路の回路構成および動作シーケンスを、いわゆる３相インバータ装置に適用したものとなっている。
本実施の形態における電力変換装置ＰＴは、図９に示すように、スイッチ素子（メインスイッチ素子）ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗと、ゲート駆動回路ＧＤ１ｕ，ＧＤ１ｖ，ＧＤ１ｗ，ＧＤ２ｕ，ＧＤ２ｖ，ＧＤ２ｗと、電源電圧ＶＣＣと、コンデンサＣ０と、負荷回路ＬＤとを有する。
図９に示す電力変換装置ＰＴにおいて、スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗは、それぞれｎチャネル型のＳｉＣＭＯＳを用いた半導体スイッチ素子である。なお、スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗとしては、ＳｉＣＩＧＢＴを用いた半導体スイッチ素子とすることもできる。また、スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗによってトランジスタスイッチ部が構成される。
スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗの各ソース−ドレイン間には、還流ダイオード素子Ｄ１ｕ，Ｄ１ｖ，Ｄ１ｗ，Ｄ２ｕ，Ｄ２ｖ，Ｄ２ｗがそれぞれ接続されている。これら還流ダイオード素子Ｄ１ｕ，Ｄ１ｖ，Ｄ１ｗ，Ｄ２ｕ，Ｄ２ｖ，Ｄ２ｗは、例えばショットキバリアダイオードからなる。
スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗは、上アーム側（高電圧側Ｐ）にそれぞれ配置されており、スイッチ素子ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗは、下アーム側（低電圧側Ｎ）にそれぞれ配置されている。スイッチ素子ＳＷ１ｕ，ＳＷ２ｕは、Ｕ相用、スイッチ素子ＳＷ１ｖ，ＳＷ２ｖは、Ｖ相用、およびスイッチ素子ＳＷ１ｗ，ＳＷ２ｗは、Ｗ相用である。スイッチ素子ＳＷ１ｕ，ＳＷ２ｕ，ＳＷ１ｖ，ＳＷ２ｖ，ＳＷ１ｗ，ＳＷ２ｗは、上アーム側と下アーム側とを１対とし、Ｕ相用、Ｖ相用およびＷ相用の３対からなる。
各々のスイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗには、該スイッチ素子の過電流、過電圧、あるいは温度などを検出する図示しないセンス回路が設けられている。
ゲート駆動回路ＧＤ１ｕ，ＧＤ１ｖ，ＧＤ１ｗ，ＧＤ２ｕ，ＧＤ２ｖ，ＧＤ２ｗは、図４〜図７に示したようなゲート駆動回路であり、スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗをそれぞれ駆動する。ゲート駆動回路ＧＤ１ｕ，ＧＤ２ｕ，ＧＤ１ｖ，ＧＤ２ｖ，ＧＤ１ｗ，ＧＤ２ｗは、スイッチ素子ＳＷ１ｕ，ＳＷ２ｕ，ＳＷ１ｖ，ＳＷ２ｖ，ＳＷ１ｗ，ＳＷ２ｗに対応して、上アーム側と下アーム側とを１対とし、Ｕ相用、Ｖ相用およびＷ相用の３対からなる。なお、ゲート駆動回路は１つにまとめてもよい。
センス回路は、各スイッチ素子に流れる過電流、各スイッチ素子に印加される過電圧、あるいは各スイッチ素子の過熱などを検出した際にセンス信号ＳＥ（図４〜図７に図示）を出力する。センス回路から出力されるセンス信号ＳＥは、ゲート駆動回路の制御回路ＣＴＬに入力される。制御回路ＣＴＬは、センス信号ＳＥが入力された際に、すべてのスイッチ素子の動作を停止させる制御を行う。
上アーム側スイッチ素子の一端（ドレインノード）と下アーム側スイッチ素子の一端（ソースノード）との間には、電源電圧ＶＣＣとコンデンサＣ０が接続される。各ゲート駆動回路は、対応するスイッチ素子のオン、オフを適宜駆動し、これによって、直流電圧の電源電圧ＶＣＣからそれぞれ位相が異なる３相（Ｕ相、Ｖ相、Ｗ相）の交流信号を生成する。負荷回路ＬＤは、例えばモータなどからなり、この３相（Ｕ相、Ｖ相、Ｗ相）の交流信号によって適宜制御される。
ここで、Ｕ相、Ｖ相、Ｗ相のそれぞれのハードスイッチング動作時の詳細動作は、図８などと同様である。３相インバータ装置では、下アーム側のスイッチ素子（例えばスイッチ素子ＳＷ２ｕ）がオフの状態で上アーム側のスイッチ素子（例えばスイッチ素子ＳＷ１ｕ）がオン状態に遷移する。
この時、下アーム側スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）のドレイン電位（ＶＤ）が電源電圧ＶＣＣのレベル近くまで上昇する。下アーム側スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）のドレイン電位が急激に上昇すると、下アーム側スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）のゲート電位が過渡的に上昇する。
しかしながら、本実施の形態による電力変換装置は、上述したようなゲート駆動回路を用いて、スイッチ素子Ｑ４をオンして安定化容量として機能するコンデンサＣＥＸＴを接続するため、当該スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）における誤点弧を防止することができる。また、ゲート駆動電流も平準化されるため、ゲート駆動回路、このゲート駆動回路を用いた電力変換装置の回路規模も小さくコストを低くすることができる。
なお、下アーム側スイッチ素子がスイッチ素子ＳＷ２ｖで上アーム側スイッチ素子がスイッチ素子ＳＷ１ｖの場合、下アーム側スイッチ素子がスイッチ素子ＳＷ２ｗで上アーム側スイッチ素子がスイッチ素子ＳＷ１ｗの場合も同様である。
〈交流用鉄道車両〉
図１０は、実施の形態における交流用鉄道車両の構成の一例を示す説明図である。図１０の例は、交流架線用の鉄道車両の構成において、電力変換器を構成する変換器群および最終段インバータの構成の一例を示す回路図である。
本実施の形態における交流用鉄道車両は、図１０に示すように、電力変換器１と、パンタグラフ２と、モータ（Ｍ３）３とを有する。電力変換器１は、変換器群１０（１０−１〜１０−８）と、最終段インバータ２１とを有する。
図１０では、例えば８段の変換器群１０（変換器群１０−１〜１０−８のうち１０−１を図示）および最終段インバータ２１の半導体スイッチ素子および半導体ダイオード素子が、ＳｉＣの化合物材料から構成される例を示している。また、図１０では、変換器群１０および最終段インバータ２１の半導体スイッチ素子を駆動するゲート駆動回路の図示を省略している。
また、図１０の例では、電力変換器１は、複数の交流架線からの複数の交流電力を入力とする鉄道車両に用いられる。ここでは、複数の交流架線からの複数の交流電力として、例えば、単相（１φ）で、ＡＣ２５ｋＶ、ＡＣ１５ｋＶの例を示している。複数の変換器群１０には、複数の交流架線から、鉄道車両の集電装置であるパンタグラフ２を通じて交流電力が供給される。
また、複数の変換器群１０の出力ノードは短絡され、この短絡されたノードが最終段インバータ２１の入力側に接続されている。最終段インバータ２１は、複数の変換器群１０の短絡されたノードからの直流電力を交流電力に変換するインバータである。最終段インバータ２１の出力側には、鉄道車両を駆動するためのモータ３が接続されている。このモータ３は、最終段インバータ２１から出力される交流電力により駆動される。ここでは、モータ３は、例えば３相（３φ）交流電力により駆動する３相モータの例を示している。
電力変換器１を構成する各変換器群１０は、第１コンバータ１１、第１インバータ１２、変圧器１３、および、第２コンバータ１４を含んでいる。第１コンバータ１１は、パンタグラフ２を通じて供給される交流電力を直流電力に変換する。第１インバータ１２は、第１コンバータ１１で変換された直流電力を交流電力に変換する。変圧器１３は、第１インバータ１２で変換された交流電力を所定の交流電力に変換する。第２コンバータ１４は、変圧器１３で変換された所定の交流電力を直流電力に変換する。第２コンバータ１４で変換された直流電力は、最終段インバータ２１に供給され、最終段インバータ２１において、直流電力がモータ３を駆動する交流電力に変換される。
第１コンバータ１１は、スイッチ素子ＳＷ１１〜ＳＷ１４およびダイオード素子Ｄ１１〜Ｄ１４から構成され、スイッチ素子ＳＷ１１〜ＳＷ１４がＳｉＣＭＯＳで構成され、ダイオード素子Ｄ１１〜Ｄ１４がＳｉＣ−ＳＢＤで構成される。第１インバータ１２および第２コンバータ１４も同様に、スイッチ素子ＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４がＳｉＣＭＯＳで構成され、ダイオード素子Ｄ２１〜Ｄ２４，Ｄ３１〜Ｄ３４がＳｉＣ−ＳＢＤで構成される。
これに対して、各変換器群１０の出力ノードの短絡されたノードに接続された最終段インバータ２１は、スイッチ素子ＳＷ５１〜ＳＷ５６およびダイオード素子Ｄ５１〜Ｄ５６から構成され、スイッチ素子ＳＷ５１〜ＳＷ５６がＳｉＣＩＧＢＴで構成され、ダイオード素子Ｄ５１〜Ｄ５６がＳｉＣ−ＰＮＤで構成される。なお、最終段インバータ２１のスイッチ素子ＳＷ５１〜ＳＷ５６およびダイオード素子Ｄ５１〜Ｄ５６は、化合物材料から構成されることが望ましいが、シリコン材料から構成することも可能である。
このように、図１０に示す電力変換器１では、変換器群１０のスイッチ素子はワイドバンドギャップのユニポーラ型素子から構成され、最終段インバータ２１のスイッチ素子はワイドバンドギャップのバイポーラ型素子から構成される。パワーデバイス材料としては、シリコンよりもバンドギャップが大きいＳｉＣやＧａＮといった化合物半導体が注目されている。当該化合物半導体は、バンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。このため、化合物デバイスはＳｉデバイスよりも膜厚を薄くでき、導通時の抵抗値（Ｒｏｎ）を大幅に下がられる。その結果、抵抗値（Ｒｏｎ）と導通電流（ｉ）の積で表される、いわゆる導通損失（Ｒｏｎ×ｉ２）を削減でき、電力効率改善に大きく寄与できる。このような高耐圧化や低損失化の特長に着目し、本実施の形態における電力変換器１では、化合物材料を用いたスイッチ素子やダイオード素子が用いられている。
また、変換器群１０のスイッチ素子と最終段インバータ２１のスイッチ素子とで異なる種類の素子を用いる工夫も行っている。例えば、変換器群１０のスイッチ素子としてユニポーラ型素子を用いることで、スイッチ損失が小さく高周波による動作を可能にしている。また、ユニポーラ型素子は、入力インピーダンスが高いので微弱な電圧が、雑音が少なく増幅でき、かつ耐圧が高いという利点もある。一方、最終段インバータ２１のスイッチ素子としてバイポーラ型素子を用いることで、大電流への対応を可能にしている。
また、これらのスイッチ素子を駆動するにあたり、本実施の形態のゲート駆動回路はゲート駆動電流が小さいため、変換器群１０の高周波動作を容易にすることができる。さらには、高速スイッチ動作における誤点孤を防止できるので、鉄道車両の床下部品である電気品の高信頼化が可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
すなわち、ゲート駆動電流の低減や誤点孤の防止、電力損失の低減といった目的が達成できれば、様々な変更が可能であることは言うまでもない。
また、各スイッチ素子は、シリコンカーバイド（ＳｉＣ）に限らず、ガリウムナイトライド（ＧａＮ）などの化合物デバイスを用いてもよい。化合物材料をインバータ装置などのスイッチ素子として用いた場合、実施の形態のゲート駆動回路と組み合わせて利用することで、インバータ装置の損失を低減できることは言うまでもない。
また、本実施の形態の電力変換装置は、様々な用途の電力システムに適用して同様の効果が得られることは言うまでもない。代表的には、エアコンのインバータ装置、サーバ電源のＤＣ／ＤＣコンバータ、太陽光発電システムのパワーコンディショナー、ハイブリッド車・電気自動車のインバータ装置などが挙げられる。
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
１ 電力変換器
２ パンタグラフ
３ モータ
１０（１０−１〜１０−８） 変換器群
１１ 第１コンバータ
１２ 第１インバータ
１３ 変圧器
１４ 第２コンバータ
２１ 最終段インバータ
ＳＷ スイッチ素子
Ｄ ダイオード素子
Ｑ１，Ｑ２，Ｑ３，Ｑ４ スイッチ素子
ＣＥＸＴ コンデンサ
ＶＰＰ 電圧
ＶＥＥ 電圧
ＣＴＬ 制御回路
ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗ スイッチ素子
Ｄ１ｕ，Ｄ１ｖ，Ｄ１ｗ，Ｄ２ｕ，Ｄ２ｖ，Ｄ２ｗ ダイオード素子
ＧＤ１ｕ，ＧＤ１ｖ，ＧＤ１ｗ，ＧＤ２ｕ，ＧＤ２ｖ，ＧＤ２ｗ ゲート駆動回路
ＳＷ１１〜ＳＷ１４，ＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４，ＳＷ５１〜ＳＷ５６ スイッチ素子
Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４，Ｄ３１〜Ｄ３４，Ｄ５１〜Ｄ５６ ダイオード素子

Claims (11)

  1. メインスイッチ素子を駆動するゲート駆動回路であって、
    第１のスイッチ素子と、
    第２のスイッチ素子と、
    第３のスイッチ素子と、
    第４のスイッチ素子と、
    コンデンサと、
    前記第１のスイッチ素子、前記第２のスイッチ素子、前記第３のスイッチ素子および前記第４のスイッチ素子を制御する制御回路と、
    を有し、
    前記第１のスイッチ素子は、ソースが第１の電圧に接続され、ドレインが前記メインスイッチ素子のゲート電極に接続され、
    前記第２のスイッチ素子は、ソースが第２の電圧に接続され、ドレインが前記メインスイッチ素子のゲート電極に接続され、
    前記第３のスイッチ素子は、ソースが前記第１の電圧に接続され、ドレインが前記コンデンサの第１の電極に接続され、
    前記第４のスイッチ素子は、ソースが前記第２の電圧に接続され、ドレインが前記コンデンサの第１の電極および前記第３のスイッチ素子のドレインに接続され、
    前記コンデンサの第２の電極は、前記メインスイッチ素子のゲート電極に接続され、
    前記制御回路は、前記メインスイッチ素子をオンする際は、前記第１のスイッチ素子をオンにした後に前記第３のスイッチ素子をオンにし、この際に前記第２のスイッチ素子および前記第４のスイッチ素子はオフ状態とし、
    前記メインスイッチ素子をオフする際は、前記第２のスイッチ素子をオンにした後に前記第４のスイッチ素子をオンにし、この際に前記第１のスイッチ素子および前記第３のスイッチ素子はオフ状態とし、
    前記メインスイッチ素子をオンする際の前記第３のスイッチ素子の駆動タイミングは、前記メインスイッチ素子のゲート−エミッタ電圧が、低電圧である第２の電圧と高電圧である第１電圧との間の中間電圧まで上昇し前記中間電圧で安定した後であり、
    前記メインスイッチ素子をオフする際の前記第４のスイッチ素子の駆動タイミングは、前記メインスイッチ素子のゲート−エミッタ電圧が、前記中間電圧まで低下し前記中間電圧で安定した後である、ゲート駆動回路。
  2. 請求項１に記載のゲート駆動回路において、
    前記第３のスイッチ素子は、プルアップ回路として機能し、
    前記第４のスイッチ素子は、プルダウン回路として機能する、ゲート駆動回路。
  3. 請求項１記載のゲート駆動回路において、
    前記第３のスイッチ素子は、ＰＭＯＳＦＥＴであり、内蔵ダイオード素子を有し、
    前記第４のスイッチ素子は、ＮＭＯＳＦＥＴであり、内蔵ダイオード素子を有する、ゲート駆動回路。
  4. 請求項３記載のゲート駆動回路において、
    前記第１のスイッチ素子は、ＰＭＯＳＦＥＴであり、内蔵ダイオード素子を有し、
    前記第２のスイッチ素子は、ＮＭＯＳＦＥＴであり、内蔵ダイオード素子を有する、ゲート駆動回路。
  5. 請求項１に記載のゲート駆動回路において、
    ターンオン抵抗とターンオフ抵抗とを個別に有し、
    前記ターンオン抵抗は、前記第１のスイッチ素子のドレインと前記メインスイッチ素子のゲート電極との間に接続され、
    前記ターンオフ抵抗は、前記第２のスイッチ素子のドレインと前記メインスイッチ素子のゲート電極との間に接続される、ゲート駆動回路。
  6. 請求項１に記載のゲート駆動回路において、
    ターンオン抵抗とターンオフ抵抗とをそれぞれ複数有し、
    第１の前記ターンオン抵抗は、前記第１のスイッチ素子のドレインと前記メインスイッチ素子のゲート電極との間に接続され、
    第２の前記ターンオン抵抗は、前記第１のスイッチ素子のソースと前記第１の電圧との間に接続され、
    第１の前記ターンオフ抵抗は、前記第２のスイッチ素子のドレインと前記メインスイッチ素子のゲート電極との間に接続され、
    第２の前記ターンオフ抵抗は、前記第２のスイッチ素子のソースと前記第２の電圧との間に接続される、ゲート駆動回路。
  7. 請求項６に記載のゲート駆動回路において、
    前記第２のターンオン抵抗は、ターンオン用切替スイッチが並列に接続され、
    前記ターンオン用切替スイッチをオフした場合には、前記第１のターンオン抵抗の抵抗値と前記第２のターンオン抵抗の抵抗値とを合わせた抵抗値となり、前記ターンオン用切替スイッチをオンした場合には、前記第１のターンオン抵抗の抵抗値となり、
    前記第２のターンオフ抵抗は、ターンオフ用切替スイッチが並列に接続され、
    前記ターンオフ用切替スイッチをオフした場合には、前記第１のターンオフ抵抗の抵抗値と前記第２のターンオフ抵抗の抵抗値とを合わせた抵抗値となり、前記ターンオフ用切替スイッチをオンした場合には、前記第１のターンオフ抵抗の抵抗値となる、ゲート駆動回路。
  8. 請求項１に記載のゲート駆動回路において、
    前記制御回路は、前記第１のスイッチ素子をオンにすることで前記メインスイッチ素子の入力容量の充電を開始し、その後、前記第３のスイッチ素子をオンにすることで前記メインスイッチ素子の入力容量の充電をアシストし、
    前記第２のスイッチ素子をオンにすることで前記メインスイッチ素子の入力容量の放電を開始し、その後、前記第４のスイッチ素子をオンにすることで前記メインスイッチ素子の入力容量の放電をアシストする、ゲート駆動回路。
  9. 高電圧側の電源と低電圧側の電源との間に直列に接続された、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のメインスイッチ素子および第２のメインスイッチ素子と、
    ３対の前記第１のメインスイッチ素子および前記第２のメインスイッチ素子を交互にオン、オフさせる、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のゲート駆動回路および第２のゲート駆動回路と、
    を有し、
    前記第１のゲート駆動回路および前記第２のゲート駆動回路のそれぞれは、
    第１のスイッチ素子と、
    第２のスイッチ素子と、
    第３のスイッチ素子と、
    第４のスイッチ素子と、
    コンデンサと、
    前記第１のスイッチ素子、前記第２のスイッチ素子、前記第３のスイッチ素子および前記第４のスイッチ素子を制御する制御回路と、
    を有し、
    前記第１のスイッチ素子は、ソースが第１の電圧に接続され、ドレインが前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート電極に接続され、
    前記第２のスイッチ素子は、ソースが第２の電圧に接続され、ドレインが前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート電極に接続され、
    前記第３のスイッチ素子は、ソースが前記第１の電圧に接続され、ドレインが前記コンデンサの第１の電極に接続され、
    前記第４のスイッチ素子は、ソースが前記第２の電圧に接続され、ドレインが前記コンデンサの第１の電極および前記第３のスイッチ素子のドレインに接続され、
    前記コンデンサの第２の電極は、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート電極に接続され、
    前記制御回路は、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオンする際は、前記第１のスイッチ素子をオンにした後に前記第３のスイッチ素子をオンにし、この際に前記第２のスイッチ素子および前記第４のスイッチ素子はオフ状態とし、
    前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオフする際は、前記第２のスイッチ素子をオンにした後に前記第４のスイッチ素子をオンにし、この際に前記第１のスイッチ素子および前記第３のスイッチ素子はオフ状態とし、
    前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオンする際の前記第３のスイッチ素子の駆動タイミングは、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート−エミッタ電圧が、低電圧である第２の電圧と高電圧である第１電圧との間の中間電圧まで上昇し前記中間電圧で安定した後であり、
    前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオフする際の前記第４のスイッチ素子の駆動タイミングは、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート−エミッタ電圧が、前記中間電圧まで低下し前記中間電圧で安定した後である、電力変換装置。
  10. ３相モータを駆動する電力変換器を有する鉄道車両であって、
    前記電力変換器は、交流架線から入力された交流電力を変換した直流電力を、前記３相モータに供給する交流電力に変換するインバータを含み、
    前記インバータは、
    高電圧側の電源と低電圧側の電源との間に直列に接続された、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のメインスイッチ素子および第２のメインスイッチ素子と、
    ３対の前記第１のメインスイッチ素子および前記第２のメインスイッチ素子を交互にオン、オフさせる、Ｕ相用、Ｖ相用およびＷ相用の３対からなる第１のゲート駆動回路および第２のゲート駆動回路と、
    を有し、
    前記第１のゲート駆動回路および前記第２のゲート駆動回路のそれぞれは、
    第１のスイッチ素子と、
    第２のスイッチ素子と、
    第３のスイッチ素子と、
    第４のスイッチ素子と、
    コンデンサと、
    前記第１のスイッチ素子、前記第２のスイッチ素子、前記第３のスイッチ素子および前記第４のスイッチ素子を制御する制御回路と、
    を有し、
    前記第１のスイッチ素子は、ソースが第１の電圧に接続され、ドレインが前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート電極に接続され、
    前記第２のスイッチ素子は、ソースが第２の電圧に接続され、ドレインが前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート電極に接続され、
    前記第３のスイッチ素子は、ソースが前記第１の電圧に接続され、ドレインが前記コンデンサの第１の電極に接続され、
    前記第４のスイッチ素子は、ソースが前記第２の電圧に接続され、ドレインが前記コンデンサの第１の電極および前記第３のスイッチ素子のドレインに接続され、
    前記コンデンサの第２の電極は、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート電極に接続され、
    前記制御回路は、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオンする際は、前記第１のスイッチ素子をオンにした後に前記第３のスイッチ素子をオンにし、この際に前記第２のスイッチ素子および前記第４のスイッチ素子はオフ状態とし、
    前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオフする際は、前記第２のスイッチ素子をオンにした後に前記第４のスイッチ素子をオンにし、この際に前記第１のスイッチ素子および前記第３のスイッチ素子はオフ状態とし、
    前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオンする際の前記第３のスイッチ素子の駆動タイミングは、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート−エミッタ電圧が、低電圧である第２の電圧と高電圧である第１電圧との間の中間電圧まで上昇し前記中間電圧で安定した後であり、
    前記第１のメインスイッチ素子または前記第２のメインスイッチ素子をオフする際の前記第４のスイッチ素子の駆動タイミングは、前記第１のメインスイッチ素子または前記第２のメインスイッチ素子のゲート−エミッタ電圧が、前記中間電圧まで低下し前記中間電圧で安定した後である、鉄道車両。
  11. 請求項１０に記載の鉄道車両において、
    前記電力変換器は、前記交流架線から入力された交流電力を直流電力に変換する第１のコンバータと、前記第１のコンバータで変換された直流電力を交流電力に変換する第１のインバータと、前記第１のインバータで変換された交流電力を所定の交流電力に変換する変圧器と、前記変圧器で変換された交流電力を直流電力に変換する第２のコンバータと、を含む変換器群を複数有し、
    前記複数の変換器群の出力は短絡され、前記３相モータに供給する交流電力に変換する前記インバータの入力に接続される、鉄道車両。
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