JP2013115933A - 半導体スイッチおよび電力変換装置 - Google Patents

Abstract

【課題】主素子の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する半導体スイッチを提供する。
【解決手段】逆導通性能を有し、高耐圧な電圧駆動型スイッチング素子である主素子１と、主素子１に比べ耐圧が低い逆流防止素子３と、主素子１の負極と逆流防止素子３の負極とを接続して主素子１の正極を正極端子とし、逆流防止素子３の正極を負極端子とし、正極端子と負極端子間に負極端子から正極端子に向かう方向が順方向となるように接続し、主素子１と同等の耐圧を有する高速還流ダイオード４と、主素子１の正極に正電圧が印加される方向に接続し、少なくとも主素子１の耐圧より低い電圧パルスを発生するとともに主素子１又は逆流防止素子３がオフする時期と略同期して電圧パルスを出力する予備電圧印加回路５と、を備えた半導体スイッチ。
【選択図】図１

Description

本発明の実施形態は、半導体スイッチおよび電力変換装置に関する。

従来、主回路のスイッチング素子に還流ダイオードが逆並列接続された構成の電力変換回路においては、還流ダイオードの逆回復電流が流れることで生じる損失の低減する半導体スイッチおよびその半導体スイッチを備えた電力変換装置が望まれている。

特開２００８−１９３８３９号公報

スイッチング素子に高速還流ダイオードが逆並列接続された半導体スイッチにおいて、主電流が逆方向に流れている時に半導体スイッチをオフした際（主素子と補助素子とをオフした際）、主素子の両端間に残留する電圧は、主素子と補助素子と高速還流ダイオードを結ぶ回路ループのインダクタンス値と、主電流の大きさの積で定まる。回路ループのインダクタンスは、半導体スイッチのスイッチング速度を高速にしたければ、出来るだけ小さく設計する必要があり、このため、主素子に残留する電圧は、数Ｖ未満の微小な値になってしまう場合があった。

ここで、主素子オフ中の主素子の出力静電容量について、考慮する必要がある。例えば、このような半導体スイッチング素子の特性として、オフ中に印加されている残留電圧が低いと、非常に大きい静電容量を内蔵する特性を有している。これは、出力端子電圧が低いと接合部分の空乏層の厚みが薄いため、非常に大きな静電容量を有するためである。

このように大きな静電容量時、直流主回路に２個の半導体スイッチを直列接続したブリッジ回路において、相補的に動作するもう一方の半導体スイッチがターンオンすると、この大きな静電容量に向かって充電電流が流れこむ。回路インピーダンスが非常に小さいため、この充電電流は、短絡的な大電流となり、大きな損失を発生させてしまう可能性があった。

本発明の実施形態は、上述した事情を鑑みて成されたものであって、主素子の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する半導体スイッチを提供することを目的とする。

実施形態によれば、逆導通性能を有し、高耐圧な電圧駆動型スイッチング素子である主素子と、前記主素子に比べ耐圧が低い逆流防止素子と、前記主素子の負極と前記逆流防止素子の負極とを接続して前記主素子の正極を正極端子とし、前記逆流防止素子の正極を負極端子とし、前記正極端子と前記負極端子間に前記負極端子から前記正極端子に向かう方向が順方向となるように接続し、前記主素子と同等の耐圧を有する高速還流ダイオードと、前記主素子の正極に正電圧が印加される方向に接続し、少なくとも前記主素子の耐圧より低い電圧パルスを発生するとともに前記主素子又は前記逆流防止素子がオフする時期と略同期して前記電圧パルスを出力する予備電圧印加回路と、を備えた半導体スイッチが提供される。

図１は、第１実施形態の半導体スイッチの一構成例を概略的に示す図である。 図２は、第１実施形態の半導体スイッチの他の構成例を概略的に示す図である。 図３は、第１実施形態の半導体スイッチの他の構成例を概略的に示す図である。 図４は、第２実施形態の半導体スイッチの一構成例を概略的に示す図である。 図５は、第３実施形態の半導体スイッチの一構成例を概略的に示す図である。 図６は、第４実施形態の半導体スイッチの一構成例を概略的に示す図である。 図７は、第５実施形態の半導体スイッチの一構成例を概略的に示す図である。 図８は、スーパージャンクション型ＭＯＳＦＥＴの容量特性の一例を示す図である。 図９は、スーパージャンクション型ＭＯＳＦＥＴの出力充電電荷特性の一例を示す図である。 図１０は、微細化スーパージャンクション型ＭＯＳＦＥＴの容量特性の一例を示す図である。 図１１は、第６実施形態の半導体スイッチの一構成例を概略的に示す図である。 図１２は、第７実施形態の半導体スイッチの一構成例を概略的に示す図である。 図１３は、第８実施形態の半導体スイッチの一構成例を概略的に示す図である。 図１４は、主素子と逆流防止素子とのオン／オフのタイミングの一例を説明するための図である。 図１５は、第９実施形態の半導体スイッチの一構成例を概略的に示す図である。 図１６は、第１０実施形態の半導体スイッチの一構成例を概略的に示す図である。 図１７は、一実施形態の電力変換装置の一構成例を概略的に示す図である。

以下、実施形態に係る半導体スイッチについて、図面を参照して説明する。

図１は、第１実施形態の半導体スイッチの一構成例を概略的に示す回路図である。本実施形態の半導体スイッチは、主素子１と、逆流防止素子としての補助素子３と、高速還流ダイオード４と、予備電圧印加回路５と、を備えている。

主素子１は電圧駆動型スイッチング素子であって、例えば６００Ｖの耐圧を有するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）を適用することができる。このＩＧＢＴには、逆導通ダイオード２Ａを逆並列接続し、逆導通性能を持たせている。主素子１の耐圧は、好ましくは１００Ｖ以上、より好ましくは２００Ｖ以上、さらに好ましくは２５０Ｖ以上の実現可能な電圧である、通常は２５０Ｖ以上の耐圧を有する素子を用いる。

補助素子３は電圧駆動型スイッチング素子であって、例えば５０Ｖの耐圧を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を適用することができる。補助素子３は主素子１よりも低耐圧である。このように、補助素子３に十分低い耐圧のＭＯＳＦＥＴを用いる事で、補助素子３の導通抵抗を低くでき、かつ、補助素子３の半導体チップを小さくできる。一般に、ＭＯＳＦＥＴの導通抵抗は、素子耐圧の２．５乗に比例する事が知られており、補助素子３の素子耐圧を低くする事で、導通抵抗低減（導通損失低減）と、チップ面積低減（コストアップ低減）とを同時に満たす事が出来る。

高速還流ダイオード４は、主素子１と同等の例えば６００Ｖの耐圧を有し、主素子１に逆並列接続している逆導通ダイオード２Ａに比べ、チップ面積が小さく、順方向の電圧降下は高いけれども、逆回復特性に優れた特性のものを用いる。なお、高速還流ダイオード４は、主素子１と同等あるいは主素子１の耐圧以上の耐圧を有していればよく、同等の耐圧のものに限定されるものではない。また、ダイオードは、一般的に耐圧が高くなる程、逆回復特性が悪化する特性を有する。従って、高速還流ダイオード４は、例えば、逆回復が高速な反面、低耐圧ダイオードを複数個直列に接続して構成しても良い。導通時の電圧降下が増えてしまうが、高速還流ダイオード４には、主電流が負極端子７から正極端子６に向かって流れている時のデッドタイム期間中にしか通流しないので、その通流時間比率は短く、増大する導通損失も僅かなものである。

また、高速還流ダイオード４に、珪素より禁制帯の広い半導体材料（例えば、炭化珪素、窒化ガリウム、砒化ガリウム、ダイアモンドなど）からなるダイオードを適用して構成しても良い。珪素より禁制帯の広い半導体のダイオードを用いる事で、より高耐圧で、かつ、逆回復の高速な特性を得る事ができる。また、禁制帯の広い半導体材料は、珪素半導体より高価であるが、高速還流ダイオード４は、デッドタイムの短時間のみ通流するため、小チップ面積で済むのでコストアップを低く抑えることができる。

予備電圧印加回路５は、補助素子３と並列で、補助素子３の正極に正電圧が印加される方向に接続される。例えば補助素子３がオフする時期よりも主素子１がオフする時期が遅い場合には、予備電圧印加回路５は、主素子１のゲート駆動信号がオフする時期と同期して、補助素子３の耐圧より低い電圧パルス、例えば、３０Ｖの電圧パルスを出力する。

主素子１の負極であるエミッタと補助素子３のソース端子とを接続し、主素子１の正極であるコレクタを正極端子６とし、補助素子３のドレイン端子を負極端子７とし、負極端子７から正極端子６に向かって、主素子１および補助素子３と並列な高速還流ダイオード４を接続する。

主素子１と補助素子３とのゲート端子は、それぞれの素子に適当なゲート抵抗を介してそれぞれのゲート端子に共通のゲート駆動電圧８と接続する。ゲート駆動電圧８は、主素子１と補助素子３とのゲート端子に接続されたゲート抵抗を介して印加され、主素子１と補助素子３とは同期してオンおよびオフするように構成されている。

このように構成された本実施形態において、主電流が逆方向、即ち負極端子７から正極端子６に向かって流れている時には、主電流は、負極端子７→補助素子３→逆導通ダイオード２Ａ→正極端子６の経路で、通流している。この時、主素子１及び補助素子３がオフすると、補助素子３がオフすることで、主電流は、負極端子７→高速還流ダイオード４→正極端子６の経路に転流する。従って、正極端子６の経路に転流する時期は補助素子３がオフしてから所定の時間が経過した後である。この転流した時点で、予備電圧印加回路５から、３０Ｖのパルスを出力すると、高速還流ダイオード４が導通しているので、３０Ｖのパルス電圧は、主素子１のコレクタ−エミッタ間に印加される。この時、高速還流ダイオード４の順方向電圧降下分（通常１〜２Ｖ）は、僅かに電圧が低下する。従って、主素子１の出力端子には、凡そ２８〜２９Ｖの電圧が印加される。

また、補助素子３の出力にも３０Ｖのパルス電圧は、印加される。この間に、予備電圧印加回路５から出力される電力は、主素子１と補助素子３との出力端子電圧の充電に要する電力のみに限定され、外部主回路に流出しないため、少ない出力電力で済む。

高耐圧の主素子の場合、主回路電圧に比べて十分低い電圧を印加するだけで、出力接合容量が急速に低下する特性を示すことが知られている。主素子１には、凡そ２８〜２９Ｖの電圧が印加されるため主素子１の出力接合容量は低くなっており、相補的に動作するもう一方の半導体スイッチがターンオンした際の短絡的大電流を抑制できる。

一方、主電流が順方向、即ち正極端子６から負極端子７に向かって流れている時には、主素子１及び補助素子３がオフすると、主素子１が電流の遮断を行うので、オフした瞬間に主電圧（通常２００〜４００Ｖ程度）が主素子１の両端間に印加される。この場合には、予備電圧印加回路５から、３０Ｖの電圧パルスを発生しても、主電圧より十分低いので、高速還流ダイオード４が逆阻止しており、予備電圧印加回路５からの主素子１への充電電流は流れない。したがって、予備電圧印加回路５からの電力は、主として補助素子３を充電するために消費され、極僅かなものとなる。

上記のように本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

図２は、上記半導体スイッチの変形例を示す回路図である。この例では、主素子１に寄生ダイオード２Ｂを含むＭＯＳＦＥＴを適用し、補助素子（逆流防止素子）３としてダイオードを用いている。補助素子３は、正極端子６から負極端子７へ向かう方向を順方向として主素子１のエミッタと負極端子７との間に接続されている。すなわち、補助素子３がダイオードの場合、そのアノードが主素子１の負極と接続しカソードが負極端子７となる。

主素子１にＭＯＳＦＥＴを適用する場合、ＭＯＳＦＥＴには寄生ダイオード２Ｂが生じてしまうため、負極端子７から正極端子６への逆流を防止するために補助素子３としてダイオードを接続することが効果的である。なお、主素子１にＩＧＢＴを適用する場合にも、ＩＧＢＴに逆導通ダイオード２Ａを付加する場合には、同様に逆流防止のために補助素子３としてダイオードを接続すると、同様の効果を得ることができる。

図２に示す半導体スイッチは、補助素子３の構成以外は上述の第１実施形態の半導体スイッチと同様の構成である。この変形例の半導体スイッチも上述の第１実施形態の半導体スイッチと同様の効果、すなわち、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

図３は、上記半導体スイッチの他の変形例を示す回路図である。この例では、予備電圧印加回路５は主素子１と並列で、ダイオード（第２ダイオード）４´を介して主素子１の正極に正電圧が印加される方向に接続される。ダイオード４´は、例えば高速還流ダイオード４と同等の高耐圧の高速ダイオードである。なお、ダイオード４´は、主素子１と同等あるいは主素子１の耐圧以上の耐圧を有していればよく、同等の耐圧のものに限定されるものではない。予備電圧印加回路５は、主素子１及び補助素子３がオフしたタイミングで、少なくとも主素子１の耐圧より低い電圧パルスを発生する。

図３に示す半導体スイッチは、上記予備電圧印加回路５の構成以外は上述の第１実施形態の半導体スイッチと同様の構成である。この変形例の半導体スイッチも上述の第１実施形態の半導体スイッチと同様の効果、すなわち、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第２実施形態の半導体スイッチについて図面を参照して説明する。なお、以下の説明において同様の機能を有する構成については同一の符号を付して詳細な説明を省略する。

図４は、第２実施形態の半導体スイッチの一構成例を概略的に示す回路図である。本実施形態の半導体スイッチは、第１実施形態の半導体スイッチに対して、主素子１と補助素子３との直列接続の位置関係を入れ替えた構成である。この場合、主素子１と補助素子３とのゲートは、別の電位で駆動する必要があり、フォトカプラ（図示せず）などの絶縁手段で絶縁する必要がある。図４に示す場合では、主素子１のゲートはゲート駆動電圧８Ａにより駆動され、補助素子３のゲートはゲート駆動電圧８Ｂにより駆動される。ゲート駆動電圧８Ａ、８Ｂは、別々の直流電圧源に接続されたアンプから出力される。

なお、補助素子３のゲート駆動電源は、本実施形態の半導体スイッチの高電位側に同種の半導体スイッチがある変換回路の場合には、高電位側の主素子１のゲート駆動電源を利用することができる。上記以外の構成は上述の第１実施形態の半導体スイッチと同様である。

本実施形態の半導体スイッチにおいても、主電流が逆方向、即ち負極端子７から正極端子６に向かって流れている時には、主電流は負極端子７→逆導通ダイオード２Ａ→補助素子３→正極端子６の経路で通流している。この時、主素子１及び補助素子３がオフすると、補助素子３がオフすることで、主電流は負極端子７→高速還流ダイオード４→正極端子６の経路に転流する。この転流した時点で、予備電圧印加回路５から３０Ｖのパルスを出力すると、高速還流ダイオード４が導通しているので、３０Ｖのパルス電圧は主素子１のコレクタ−エミッタ間に印加される。この時、高速還流ダイオード４の順方向電圧降下分（通常１〜２Ｖ）は、僅かに電圧が低下する。従って、主素子１の出力端子には、凡そ２８〜２９Ｖの電圧が印加される。

また、補助素子３の出力にも３０Ｖのパルス電圧は印加される。この間に、予備電圧印加回路５から出力される電力は、主素子１と補助素子３の出力端子電圧の充電に要する電力のみに限定され、外部主回路に流出しないため、少ない出力電力で済む。

一方、主電流が順方向、即ち正極端子６から、負極端子７に向かって流れている時には、主素子１及び補助素子３がオフすると、主素子１が電流の遮断を行うので、オフした瞬間に主電圧（通常２００〜４００Ｖ程度）が主素子１の両端間に印加される。この場合には、予備電圧印加回路５から、３０Ｖの電圧パルスを発生しても、主電圧より十分低いので、高速還流ダイオード４が逆阻止しており、予備電圧印加回路５からの主素子１への充電電流は流れない。したがって、予備電圧印加回路５からの電力は、主として補助素子３を充電するために、消費され、極僅かなものとなる。

上記のように、本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第３実施形態の半導体スイッチについて図面を参照して説明する。
図５は、第３実施形態の半導体スイッチの一構成例を概略的に示す回路図である。本実施形態の半導体スイッチにおいて、主素子１にはＭＯＳＦＥＴ（例えば６００Ｖの耐圧）を適用している。主素子１には、逆導通性能を有する寄生ダイオード２Ｂが内蔵している。また、予備電圧印加回路５は、直流電圧源１１とスイッチ１２とを直列接続して構成している。スイッチ１２は例えば小型半導体スイッチである。本実施形態の半導体スイッチは上記以外の構成は上述の第１実施形態の半導体スイッチと同様である。

本実施形態において、主素子１に低抵抗のＭＯＳＦＥＴを適用する事で、主素子１の導通抵抗に補助素子３の導通抵抗分が加算される事になるが、補助素子３の耐圧を十分低く選定する事で、第１実施形態の半導体スイッチと同様に、補助素子３の導通抵抗は非常に少なくて済むため、加算された導通抵抗の増加分は極めて僅かで済む。

また、主電流が逆方向に流れる際にも、主素子１及び補助素子３がオン状態であれば、主電流は、高速還流ダイオード４を流れず、低抵抗な主素子１と補助素子３との直列回路の方を通流する。

この結果、本実施形態の半導体スイッチによれば、主素子１にＩＧＢＴを適用した第１実施形態の半導体スイッチに比べて、順方向及び逆方向に通電する際の導通損失を低減する事ができる。

上記のように、本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第４実施形態の半導体スイッチについて図面を参照して説明する。
図６は、第４実施形態の半導体スイッチの一構成例を概略的に示す回路図である。本実施形態の半導体スイッチでは、予備電圧印加回路５は、直流電圧源１１とスイッチ１２とを直列接続して構成している。スイッチ１２は、小型半導体スイッチとしてのｐチャネル型ＭＯＳＦＥＴを適用している。以下本実施形態の説明においてスイッチ１２をｐチャネル型ＭＯＳＦＥＴ１２として説明する。

ｐチャネル型ＭＯＳＦＥＴ１２のゲートへは、ゲート電圧レベルシフター１３と適当なゲート抵抗を介して共通のゲート駆動電圧８から接続される。ゲート電圧レベルシフター１３は、ｐチャネル型ＭＯＳＦＥＴ１２のソース電位が、主素子１のエミッタ電位または、補助素子３のソース電位に対して、直流電圧源１１の電圧だけ高いため、この電位差をかさ上げしてゲート電位を合わせる為に必要となる。従って、ゲート電圧レベルシフター１３の電位シフト値は、凡そ、直流電圧源１１の電圧と等しく、直流電圧源１１の電圧に連動して定まる値である。なお、ゲート電圧レベルシフター１３は、コンデンサと、そのコンデンサへの充電回路の組合せで構成することも可能である。本実施形態の半導体スイッチは上記以外の構成は上述の第１実施形態の半導体スイッチと同様である。

本実施形態の半導体スイッチにおいて、ｐチャネル型ＭＯＳＦＥＴ１２のゲート電位は、そのソース電位より低くなることでオンする。逆に、主素子１及び補助素子３のゲートは、電位が低くなる事でオフする。従って、ｐチャネル型ＭＯＳＦＥＴ１２は、主素子１、及び補助素子３がオフ状態となるとオンするように動作し、主素子１がオフした時期に主素子１に直流電圧源１１の電圧を印加させる事ができる。

すなわち、本実施形態によれば、上述の第１実施形態の半導体スイッチと同じ効果を、唯一の共通のゲート駆動電圧８から制御する事が可能となり、構成を単純化することができる。

上記のように、本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第５実施形態の半導体スイッチについて図面を参照して説明する。
図７は、第５実施形態の半導体スイッチの一構成例を概略的に示す回路図である。本実施形態の半導体スイッチにおいて、予備電圧印加回路５は、直流電圧源としてパルス電圧源９と、絶縁トランス１５を介してパルス電圧源９から電圧が印加される逆流防止ダイオード１６とを有している。絶縁トランス１５の一次回路にはパルス電圧源９が接続され、二次回路は逆流防止ダイオード１６を介して補助素子３と並列接続されている。本実施形態の半導体スイッチは上記以外の構成は上述の第３実施形態の半導体スイッチと同様である。

本実施形態の半導体スイッチにおいて、パルス電圧源９は、異なる電位からの電力の供給が可能となり、例えば、共通の制御電源から、変換器を構成する複数の同類の半導体スイッチへの電力の供給ができ、電源の共通化が可能となる。

すなわち、本実施形態によれば、上述の第３実施形態の半導体スイッチと同じ効果を奏するとともに、予備電圧印加に要する電力を共通の電源から供給する事が可能となり、別々に電源を設ける必要がなくなる。従って、半導体スイッチの構成を単純化することができる。

また、共通の制御回路からのパルス電圧発生が可能となり、よりタイミング精度の高いパルスを発生することが可能となる。従って、本実施形態の半導体スイッチによれば、最適なタイミングで必要最小限のパルス電圧発生でき、消費電力の節約が可能になる。

上記のように、本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、上述の第３実施形態および第５実施形態の半導体スイッチの特性の一例について説明する。

図８は、スーパージャンクション型ＭＯＳＦＥＴの容量特性の一例を示す図である。
図８は、主素子１に適用可能である６００Ｖ耐圧のスーパージャンクション構造を有する縦型ＭＯＳＦＥＴの容量特性例を示している。図８において、横軸は、主素子１の出力端子電圧であるドレイン−ソース間電圧（Ｖds）を表しており、縦軸が静電容量値を示している。

出力容量（Ｃoss）の特性に注目すると、出力端子電圧が非常に低い０Ｖ近傍では、高い値を示しているが、出力端子電圧の上昇に伴って急速に低減する特性を示している。例えば、出力端子電圧が５０Ｖまで上昇すれば、出力容量は凡そ１／４０まで低減する。これは、印加電圧が低い場合には、空乏層が、まだ、薄いために、スーパージャンクション構造による折り畳まれた広い面積を持ってしまうために、大きな静電容量値を示しているけれども、印加電圧がある程度以上加わって、空乏層が厚くなると、スーパージャンクション構造由来の折り畳まれた面ではなく、平坦化された絶縁面となるため、大幅に面積の低下が生じる事によりもたらされる。

図９は、このような出力容量特性を出力電圧の上昇に伴って主素子１に充電されていく電荷特性（Ｑoss）として表した図である。図９においても、横軸は、主素子１の出力端子電圧であるドレイン−ソース間電圧（Ｖds）を表しており、図８の容量特性を横軸のＶdsで、積分して求めた特性である。

もし、出力容量がＶdsに因らずに一定の静電容量値を示す特性であれば、図９の特性は、原点から数直線的に上昇する特性を示す筈であるが、図９を見ると、ドレイン−ソース間電圧（Ｖds）が低い領域で急速な上昇を示し、５０Ｖにて、凡そ０．６３［μＣ］まで上昇し、主回路電圧を２８０Ｖの変換器での適用を想定すると、９０％の電荷注入が完了している。

すなわち、主素子１がスーパージャンクション構造を有する縦型ＭＯＳＦＥＴの場合には、低い電圧を印加するだけで、出力静電容量の大幅な低下が実現できる。

したがって、この場合、主素子１の出力静電容量を大幅に低減し、接合容量充電電流に起因するターンオン損失の効果的な低減を可能にする。

次に、上述の第３実施形態および第５実施形態の半導体スイッチの他の特性例について説明する。

図１０は、微細化したスーパージャンクション構造を有する縦型ＭＯＳＦＥＴの容量特性例を示している。図１０において、横軸は、主素子１の出力端子電圧であるドレイン−ソース間電圧（Ｖds）を表しており、縦軸が静電容量値（対数メモリ）を示している。

図１０において、図８に示した一般的なスーパージャンクションＭＯＳＦＥＴの出力容量特性と比較すると、ドレイン−ソース間電圧（Ｖds）がより低い電圧値にて、急低下する特性が見られる。このような特性は、スーパージャンクション構造のアスペクト比が高い場合に見られ、主素子１の耐圧６００Ｖの１／３０程度の微小電圧（約２０Ｖ）を出力端子に印加するだけで、出力容量が１／１００以下に急激に低下する特性を示す。

すなわち、主素子１が微細化したスーパージャンクション構造を有する縦型ＭＯＳＦＥＴの場合には、より低い予備電圧を印加印加するだけで、主素子１の出力静電容量を大幅に低減し、接合容量充電電流に起因するターンオン損失の効果的な低減を可能にする。

上記図８乃至図１０に主素子１の特性の一例を示したが、耐圧の１／２０以下の微小電圧を出力端子に印加する事で、出力容量が１／１０以下に低下する特性を有するＭＯＳＦＥＴを上述の実施形態の半導体スイッチにおいて主素子１として採用することにより、より効果的に主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第６実施形態の半導体スイッチについて図面を参照して説明する。
図１１は、第６実施形態の半導体スイッチの一構成例を概略的に示す回路図である。図１１において、主素子１には、ＭＯＳＦＥＴ（例えば６００Ｖの耐圧）を適用する。主素子１には、逆導通性能を有する寄生ダイオード２Ｂが内蔵している。また、主素子１には、逆並列に高速ダイオード１７を接続している。本実施形態の半導体スイッチは上記の構成以外は上述の第３実施形態と同様である。

本実施形態の半導体スイッチにおいて、主電流が逆方向に流れている時にその電流値が大きくなると主素子１のオン抵抗では、十分電圧降下を低く維持できなくなる。この場合、寄生ダイオード２Ｂへ電流が分流すると、ＭＯＳＦＥＴの寄生ダイオード２Ｂにキャリアが蓄積し、逆回復特性が悪化する。この時、予備電圧印加回路５は、ＭＯＳＦＥＴの寄生ダイオード２Ｂの蓄積キャリアを排出するために、余分な電力を注入する必要が生じる。

本実施形態の半導体スイッチの構成では、主素子１に逆並列接続した高速ダイオード１７にも電流が分流するため、ＭＯＳＦＥＴの寄生ダイオード２Ｂへの分流電流を軽減でき、逆回復特性の低下を減らす事が可能となり、その結果、予備電圧印加回路５の消費電力も低く抑える事が可能となる。

すなわち、本実施形態の半導体スイッチによれば、逆方向主電流が大きくなっても、主素子１であるＭＯＳＦＥＴの寄生ダイオード２Ｂの逆回復に要する余分な電力の注入を減らす事ができる。

本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第７実施形態の半導体スイッチについて図面を参照して説明する。
図１２は、第７実施形態の半導体スイッチの一構成例を概略的に示す回路図である。図１２において、主素子１には、ＭＯＳＦＥＴ（例えば６００Ｖの耐圧）を適用する。主素子１には、逆導通性能を有する寄生ダイオード２Ｂが内蔵している。

ゲート駆動アンプ１８はゲート制御信号２０を受信し、電流増幅してゲート駆動電圧８を出力する。それらの電力は、ゲート駆動電源１９から供給する。ゲート駆動電源１９は、予備電圧印加回路５の直流電圧源１１への電力供給も担う。本実施形態では、予備電圧印加回路５の直流電圧源１１としてコンデンサを適用している。ゲート駆動電源１９と予備電圧印加回路５との間には抵抗器が挿入され、ゲート駆動電源１９の変動を抑制するとともに、ゲート駆動電源１９からの電流が流れることを防止している。本実施形態の半導体スイッチは上記の構成以外は上述の第４実施形態と同様である。

本実施形態の半導体スイッチにおいて、主素子１及び補助素子３のゲート駆動電力と、小型半導体スイッチであるｐチャネル型ＭＯＳＦＥＴ１２のゲート駆動電力と、予備電圧印加回路５の直流電圧源１１の電力供給とが、全てゲート駆動電源１９により統一化され、電源の単一化が得られる。

すなわち、本実施形態の半導体スイッチによれば、ゲート駆動電源１９と予備電圧印加電源５との共通化が図られ、回路を単純化することができる。

本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第８実施形態の半導体スイッチについて図面を参照して説明する。
図１３は、第８実施形態の半導体スイッチの一構成例を概略的に示す回路図である。図１３において、ゲート駆動電源１９から、予備電圧印加回路５の直流電圧源１１への電力供給の経路に、２個のダイオードと１個のコンデンサを含む昇圧回路２１を介している。２個のダイオードは電力供給経路に直列に並んで挿入され、２つのダイオードとゲート駆動アンプ１８の出力ラインとの間にコンデンサが接続されている。昇圧回路２１は、ゲート駆動電源１９から出力された電圧を昇圧して直流電圧源１１へ出力する。本実施形態の半導体スイッチは上記の構成以外は上述の第４実施形態と同様である。なお、昇圧回路２１のコンデンサとゲート駆動アンプの出力ラインとの間には充電電流の抑制およびアンプ保護のために抵抗が挿入されている。

このように構成された本実施形態の半導体スイッチにおいて、例えばゲート駆動電源１９が１０Ｖ〜１５Ｖである場合に、直流電圧源１１は昇圧回路２１のコンデンサおよびゲート駆動電圧源１９により充電されるため約２倍の２０Ｖ〜２５Ｖとなる。すなわち、本実施形態の半導体スイッチによれば、予備電圧印加回路５の直流電圧源１１の電圧を高くすることができるので、出力容量を低減するために十分な電圧が確保できる。

すなわち、本実施形態の半導体スイッチによれば、主電流が逆方向に還流している時に半導体スイッチング素子をオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、上記実施形態の半導体スイッチの主素子１および補助素子３の駆動方法について波形図を用いて説明する。

図１４は、ゲート駆動アンプ１８の出力電圧波形と、主素子１及び補助素子３のゲート電圧波形との一例を示す図である。なお、図１４では主素子１および補助素子３がＭＯＳＦＥＴの場合について示している。本実施形態において、主素子１のゲート駆動電圧と補助素子３のゲート駆動電圧とは、同一のゲート駆動アンプ１８から出力し、主素子１のターンオフの瞬間が補助素子３のターンオフの瞬間よりも遅くなるように制御する制御手段としてのゲート抵抗を挿入している。具体的には、主素子１のターンオフの瞬間が、補助素子３のターンオフの瞬間よりも遅くなるように、両者のゲート抵抗を調節している。すなわち、補助素子３のゲート抵抗は主素子１のゲート抵抗よりも小さくなっている。なお、主素子１のターンオフの瞬間が、補助素子３のターンオフの瞬間よりも遅くなるように制御する制御手段はゲート抵抗に限定されるものではなく、主素子１のゲートとソースとの間にコンデンサを挿入してもよい。制御手段として挿入したコンデンサの容量を調節することにより主素子１がターンオフするタイミングを調節することができる。

この結果、図１４の波形図に示すように、ゲート駆動アンプ１８の出力電圧波形のオフ指令時間からの遅延時間が主素子１の方が補助素子３よりも遅くなるようになっている。このため、主素子１は補助素子３がターンオフした後にターンオフすることとなり、逆方向電流を遮断する際に主素子１の寄生ダイオード２Ｂへの電流分流を抑制する事ができる。従って、本実施形態の予備電圧印加回路５から、ＭＯＳＦＥＴの寄生ダイオード２Ｂの蓄積キャリアを排出するために、注入する余分な電力を抑制する事が可能となる。

すなわち、本実施形態の半導体スイッチによれば、主素子１であるＭＯＳＦＥＴの寄生ダイオード２Ｂの逆回復に要する余分な電力の注入を抑制する事ができる。

次に、第９実施形態の半導体スイッチについて図面を参照して説明する。
図１５は、第９実施形態の半導体スイッチの一構成例を概略的に示す回路図である。本実施形態の半導体スイッチは、補助素子３のドレイン端子とソース端子間に、並列に接続されたコンデンサ２２をさらに有している。コンデンサ２２は高周波特性が良いものであって、インダクタンス（Ｌ）および抵抗（Ｒ）が小さいものが好ましい。本実施形態の半導体スイッチは上記の構成以外は上述の第８実施形態と同様である。

本実施形態の半導体スイッチにおいて、主電流が逆方向、即ち負極端子７から、正極端子６に向かって流れている時に、転流が完了するまでの瞬間に、補助素子３のドレインとソース間に一時的にサージ電圧が印加される。主素子１と、補助素子３と、高速還流ダイオードを巡る配線インダクタンスが大きくなるに従って、このサージ電圧も増大する。また、主電流の増大に伴ってもサージ電圧が増大する。更に、補助素子３の出力接合容量が小さくてもサージ電圧が大きくなる。また、高速還流ダイオード４の順方向導通性能が回復するまでの遅れ時間によっても、このサージ電圧は増大する。また、補助素子３のゲート抵抗を小さくして、ゲート電圧の低減レートが高速になってもこのサージ電圧は増大する。

この様に、主電流が逆方向に流れている時にゲートオフに移行した瞬間に補助素子３の両端間で発生するサージ電圧は、様々な要因から増大する。そこで、本実施形態では、補助素子３の両端にコンデンサ２２を付加し、サージ電圧にてコンデンサ２２を充電することによりサージ電圧を吸収している。また、この時、コンデンサ２２に充電された電圧は、高速還流ダイオード４を通流して転流が完了すると、主素子１に対し、逆方向の電圧を印加する事になり、一瞬オンしそうになった主素子１に内蔵している寄生ダイオード２Ｂに対し、完全に逆回復させるための電圧を与える事になり、相補的に動作するもう一方の半導体スイッチがオンする前に、主素子１に内蔵している寄生ダイオード２Ｂの逆回復を確実に完了させる事ができる。

すなわち、本実施形態の半導体スイッチによれば、補助素子３に発生するサージ電圧を抑制する事ができ、補助素子３のチップ面積を小さくでき、より安価に構成可能になる。

また、本実施形態の半導体スイッチによれば、配線インダクタンスがある程度高くても良くなるため、配線インダクタンスを減す方策（例えば配線本数の増大等）を施す必要がなくなる。これによっても、半導体スイッチを安価に構成可能になる。

また、本実施形態の半導体スイッチによれば、補助素子３で生じるサージ電圧の発生を気にしなくても済むため、補助素子３のゲート抵抗を小さくしてゲートオフを高速にでき、デッドタイムを短く出来るため、スイッチング損失も低減できる。その結果として、高速スイッチングが可能な半導体スイッチを提供することができる。

また、主素子１であるＭＯＳＦＥＴの寄生ダイオード２Ｂの逆回復に要する余分な電力の注入を抑制する事ができる。

本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

次に、第１０実施形態の半導体スイッチについて図面を参照して説明する。
図１６は、第１０実施形態の半導体スイッチの一構成例を概略的に示す回路図である。図１６において、補助素子３のソース端子からドレイン端子に向かって補助ダイオード２３を並列接続する。補助ダイオード２３は、珪素半導体材料によるショットキーバリアダイオードを適用する。本実施形態の半導体スイッチは上記の構成以外は上述の第９実施形態と同様である。

本実施形態の半導体スイッチにおいて、主電流が順方向に流れている際に、主電流が大きくなった場合に、補助素子の導通抵抗だけでは、電圧降下が十分低くならなくても、並列に接続した補助ダイオード２３に主電流が分流するため、電圧降下を低く抑える事が出来る。

本実施形態の半導体スイッチによれば、主電流が大きくなった場合にも電圧降下を少なく出来、損失を減らすことができる。これにより、主電流として流す事ができる許容最大電流を高くできる。

本実施形態によれば、主電流が逆方向に還流している時に半導体スイッチをオフした際、主素子１の両端間に残留する電圧を所定値以上に確保することにより、主素子１の出力静電容量の増大を防止し、接合容量充電電流に起因するターンオン損失を抑制する事ができる。

図１７は、一実施形態に係る半導体スイッチを適用して構成された電力変換装置の一例である第１電力変換装置の回路構成を示した回路図である。

第１電力変換装置は、図１７に示されるように、直流主電源１００から伸びる正側直流母線２００および負側直流母線３００の間に、半導体スイッチを２つ直列接続して構成するブリッジを、２組配置した単相ブリッジ回路である。各ブリッジの正側の半導体スイッチと負側の半導体スイッチとの間の接続点が出力端子ａ、ｂである。

なお、半導体スイッチには、上記第１実施形態乃至第１０実施形態のいずれかの半導体スイッチを採用することが可能であるとともに、各実施形態の構成について種々の省略、置き換え、変更した半導体スイッチを採用することも可能である。図１７に示す例では、主素子１および補助素子３にＭＯＳＦＥＴを採用したものであって、第９実施形態と同様に補助素子３のドレイン端子とソース端子間に並列に接続されたコンデンサ２２をさらに有している。予備電圧印加回路５は、第３実施形態と同様に、直流電圧源１１とスイッチ１２とを直列接続して構成している。

このように構成される第１電力変換装置では、導通電圧が非常に低く、しかも高速スイッチングが可能な半導体スイッチを配置することで、高効率（低損失）で、安価で、高速スイッチングが可能な電力変換装置を実現することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…主素子、２Ａ…逆導通ダイオード、２Ｂ…寄生ダイオード、３…補助素子（逆流防止素子）、４…高速還流ダイオード、４´…ダイオード（第２ダイオード）、５…予備電圧印加回路、６…正極端子、７…負極端子、８…ゲート駆動電圧、９…パルス電圧源、１１…直流電圧源、１２…スイッチ、１３…ゲート電圧レベルシフター、１５…絶縁トランス、１６…逆流防止ダイオード、１７…高速ダイオード、１８…ゲート駆動アンプ、１９…ゲート駆動電源、２１…昇圧回路、２２…コンデンサ、２３…補助ダイオード。

Claims (19)

1. 逆導通性能を有し、高耐圧な電圧駆動型スイッチング素子である主素子と、
   前記主素子に比べ耐圧が低い逆流防止素子と、
   前記主素子の負極と前記逆流防止素子の負極とを接続して前記主素子の正極を正極端子とし、前記逆流防止素子の正極を負極端子とし、前記正極端子と前記負極端子間に前記負極端子から前記正極端子に向かう方向が順方向となるように接続し、前記主素子と同等の耐圧を有する高速還流ダイオードと、
   前記主素子の正極に正電圧が印加される方向に接続し、少なくとも前記主素子の耐圧より低い電圧パルスを発生するとともに前記主素子がオフする時期と略同期して前記電圧パルスを出力する予備電圧印加回路と、を備えた半導体スイッチ。
2. 前記逆流防止素子は、前記主素子と略同期してオンおよびオフする電圧駆動型スイッチング素子である請求項１記載の半導体スイッチ。
3. 前記逆流防止素子はダイオードである請求項１記載の半導体スイッチ。
4. 前記予備電圧印加回路は、前記逆流防止素子と並列で、前記逆流防止素子の正極および前記高速還流ダイオードを介して前記主素子の正極に正電圧が印加される方向に接続し、前記逆流防止素子の耐圧より低い電圧パルスを発生する請求項１記載の半導体スイッチ。
5. 前記予備電圧印加回路は、前記主素子と並列に接続され、
   前記予備電圧印加回路から前記主素子の正極へ向かう方向が順方向となるように接続され、前記主素子と同等の耐圧を有する第２ダイオードをさらに備える請求項１記載の半導体スイッチ。
6. 逆導通性能を有し、高耐圧な電圧駆動型スイッチング素子である主素子と、
   前記主素子に比べ耐圧が低い電圧駆動型スイッチング素子であって、前記主素子と略同一時期にオンおよびオフする逆流防止素子と、
   前記主素子と同等の耐圧を有し、前記主素子の正極と前記逆流防止素子の正極とを接続して前記逆流防止素子の負極を正極端子とし、前記主素子の負極を負極端子とし、前記正極端子と前記負極端子間に前記負極端子から前記正極端子に向かう方向が順方向となるように並列接続し、前記主素子と同等の耐圧を有する高速還流ダイオードと、
   前記逆流防止素子と並列で、前記逆流防止素子の正極に正電圧が印加される方向に接続され、前記逆流防止素子の耐圧より低い電圧パルスを発生するとともに、前記主素子又は前記逆流防止素子のゲート駆動信号がオフする時期と略同期して前記電圧パルスを出力する半導体スイッチ。
7. 前記主素子は、ＭＯＳＦＥＴである請求項１乃至請求項６のいずれか１項記載の半導体スイッチ。
8. 前記予備電圧印加回路は、直流電圧源と、前記直流電圧源と直列に接続された半導体スイッチとを備える請求項１乃至請求項７のいずれか１項記載の半導体スイッチ。
9. 前記小型半導体スイッチは、ｐチャネル型ＭＯＳＦＥＴである請求項８記載の半導体スイッチ。
10. 前記予備電圧印加回路は、直流電圧源と、前記直流電圧源が一次回路に接続された絶縁トランスと、前記絶縁トランスの二次回路に接続された逆流防止ダイオードと、を備えている請求項１乃至請求項７のいずれか１項記載の半導体スイッチ。
11. 前記主素子は、スーパージャンクション構造を有する縦型ＭＯＳＦＥＴである請求項７記載の半導体スイッチ。
12. 前記主素子は、出力端子に電圧が印加されていない時に比べ、前記主素子の耐圧の１／２０以下の電圧を出力端子に印加する事で、出力容量が１／１０以下に低下する特性を有する請求項１乃至請求項１１記載の半導体スイッチ。
13. 前記主素子の正極および負極の両端に、前記主素子の負極から正極に向かう方向を順方向とする高速ダイオードを並列接続して構成される事を特徴とする請求項１乃至請求項１２記載の半導体スイッチ。
14. 前記逆流防止素子は電圧駆動型スイッチング素子であって、
    前記予備電圧印加回路の前記直流電圧源は、前記主素子又は前記逆流防止素子のゲート駆動用電源から供給される請求項８乃至請求項１０記載の半導体スイッチ。
15. 前記主素子又は前記逆流防止素子のゲート駆動用電源から、前記予備電圧印加回路の前記直流電圧源への電力供給の経路に配置された昇圧回路をさらに備える請求項１４記載の半導体スイッチ。
16. 前記主素子のゲート駆動電圧と前記逆流防止素子のゲート駆動電圧とは、同一駆動回路から出力し、
    前記主素子のゲートと前記逆流防止素子のゲートには前記主素子のターンオフの瞬間が前記逆流防止素子のターンオフの瞬間よりも遅くなるように制御する制御手段をさらに備える請求項１又は請求項６記載の半導体スイッチ。
17. 前記逆流防止素子の正極および負極の両端間に並列接続されたコンデンサをさらに備える請求項１乃至請求項１６のいずれか１項記載の半導体スイッチ。
18. 前記逆流防止素子の正極および負極の両端に、前記逆流防止素子の負極から正極に向かう方向を順方向とするように並列接続されたダイオードをさらに備える請求項１乃至請求項１６のいずれか１項記載の半導体スイッチ。
19. 直流主電源に２個のスイッチング素子を直列接続して構成されるブリッジ回路を１組又は、複数組を有する電力変換回路であって、
    前記電力変換回路に適用する前記スイッチング素子のうち、少なくとも１個は、請求項１乃至請求項１８のいずれか１項記載の半導体スイッチであることを特徴とする電力変換装置。

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