JP6528575B2 - 半導体スイッチング装置 - Google Patents

Description

本発明は、オン・オフ動作特性の異なる複数種の半導体スイッチング素子、例えばＩＧＢＴとＭＯＳ-ＦＥＴとを並列に設けて構成されたパワー半導体装置に係り、特に前記複数種の半導体スイッチング素子のオン・オフ時に発生するサージやスイッチング損失を低減することのできる簡易な構成の半導体スイッチング装置に関する。

ＤＣ-ＤＣコンバータ等のスイッチング電源装置やモータを駆動するインバータ等の電力変換装置は、入力電力をスイッチングする為の半導体スイッチング素子としてＩＧＢＴやＭＯＳ-ＦＥＴ等の電力用半導体素子を用いて構成される。またこの種の半導体スイッチング装置においては、前記電力用半導体素子のオン・オフ時に発生するサージやスイッチング損失を低減することが強く望まれている。

従来、このような要望を満たすべく前記電力用半導体素子として、えんそう電圧を有すると共に大電流領域での電圧降下が小さいＩＧＢＴと、定抵抗特性を有するＭＯＳ-ＦＥＴとを並列に用いることが提唱されている。

尚、前記えんそう電圧とは、図７においてＩＧＢＴの電圧・電流特性Ａに示すよう低電圧領域Ｃにおいて電流を流すことのない電圧を指す。また前記定抵抗特性とは図７においてＭＯＳ-ＦＥＴの電圧・電流特性Ｂに示すように、半導体素子（ＭＯＳ-ＦＥＴ）に加わる電圧Ｖ_ＤＳがゼロから所定の電圧に亘って、そのオン抵抗に応じた電流を流す特性である。

ちなみに前記ＩＧＢＴと前記ＭＯＳ-ＦＥＴとを並列に用いて構成される半導体スイッチング装置は、低電流領域においてはＭＯＳ-ＦＥＴの定抵抗特性を利用すると共に、大電流領域においては主としてＩＧＢＴの低電圧降下特性を利用して入力電力をオン・オフ（スイッチング）するように構成される。このような構成の半導体スイッチング装置によれば、小電流から大電流に亘る負荷電力の変化に対して低損失なスイッチングを実現し、電力変換の高効率化を図ることが可能となる。即ち、上記構成の半導体スイッチング装置においては、ＩＧＢＴがオフするタイミングに先立ってＭＯＳ-ＦＥＴがオンするようにタイミング制御することで、ターンオフ時間の長い前記ＩＧＢＴでのスイッチング損失を低減している。

具体的には前記半導体スイッチング素子をオン・オフ駆動するドライバ回路１は、例えば図８に示すように高電位側電源と低電位側電源との間に、直列に接続されてゲートプリドライバ２により相反的にオン・オフ制御される第１および第２のスイッチ素子３,４を備えて構成される。前記第１のスイッチ素子３は、例えばＰチャネル型のＭＯＳ-ＦＥＴからなり、半導体スイッチング素子をオン駆動するに必要な高電位の第１のゲート駆動電圧を前記高電位側電源から該ドライバ回路１の出力端子５に出力する役割を担う。また前記第２のスイッチ素子４は、例えばＮチャネル型のＭＯＳ-ＦＥＴからなり、前記半導体スイッチング素子をオフ駆動するに必要な低電位の第２のゲート駆動電圧を前記低電位側電源から該ドライバ回路１の出力端子５に出力する役割を担う。

前記ゲートプリドライバ２は、上述した第１および第２のスイッチ素子３,４を相反的にオン・オフすることで、前記出力端子５に高電位の前記第１のゲート駆動電圧または低電位の前記第２のゲート駆動電圧を択一的に出力する。ＩＧＢＴ６またはＭＯＳ-ＦＥＴ７からなる前記半導体スイッチング素子は、このように構成されたドライバ回路１から出力されるゲート駆動電圧を、その制御端子であるゲートに受けることでオン・オフ駆動される。

ここで特許文献１には、並列に設けられた前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の各ゲートと前記出力端子５との間に設けられるゲート抵抗８ａ,８ｂの抵抗値に差をつけることが開示される。また、特許文献２には、スイッチング素子として並列に設けられた前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７について、スイッチング素子がオンする場合には前記ＩＧＢＴ６のオンタイミングを前記ＭＯＳ-ＦＥＴ７のオンタイミングよりも遅くなるようにずらし、スイッチング素子がオフする場合には前記ＭＯＳ-ＦＥＴ７のオフタイミングを前記ＩＧＢＴ６のオフタイミングよりも遅くなるようにずらすことにより、スイッチング損失を軽減する技術が開示されている。

両文献に開示された技術を適用して、具体的には前記ＩＧＢＴ６に対するゲート抵抗８ａの抵抗値に比較して、前記ＭＯＳ-ＦＥＴ７に対するゲート抵抗８ｂの抵抗値を大きくすることができる。

このように前記ゲート抵抗８ａ,８ｂの抵抗値に差をつけた回路によれば、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７のオンタイミングやオフタイミングを調整することが可能となる。具体的には、例えば図８，９に示すように、前記ドライバ回路１から出力される前記第１のゲート駆動電圧により、先ず前記ＩＧＢＴ６をオフさせた後、前記ＭＯＳ-ＦＥＴ７をオフさせることができる。この場合、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７から構成されるスイッチにおけるオフ時のスイッチング損失を軽減することが可能となる。

また逆に、図示はしないが、前記ＩＧＢＴ６に対するゲート抵抗８ａの抵抗値に比較して、前記ＭＯＳ-ＦＥＴ７に対するゲート抵抗８ｂの抵抗値を小さくすれば、前記ドライバ回路１から出力される前記第２のゲート駆動電圧により、前記ＭＯＳ-ＦＥＴ７をオンさせた後、前記ＩＧＢＴ６をオンさせることが可能となる。この結果、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７から構成されるスイッチにおけるオン時のスイッチング損失を軽減することが可能となる。

しかし、図９に示す構成の回路では、半導体スイッチング素子のオン時またはオフ時のどちらか一方についてのみスイッチング損失を軽減できるのみであって、オン時とオフ時の両方についてスイッチング損失を軽減することはできない。

一方、上述したように並列に設けられた前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の駆動方法とは異なり、図１０に示すように前記ゲート抵抗８ａ,８ｂのそれぞれに対して該ゲート抵抗８ａ,８ｂよりも抵抗値の小さい抵抗９ａ,９ｂをダイオード１０ａ,１０ｂを介してそれぞれ並列に設ける。そして前記スイッチのオン時またはオフ時のどちらかの場合のみ、前記ダイオード１０ａ,１０ｂを介して前記ゲート抵抗の小さい抵抗９ａ,９ｂが作用するように構成することも可能である。

このように構成された回路によれば、前記ドライバ回路１から出力される前記第１のゲート駆動電圧を前記抵抗値の小さい抵抗９ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートに逸早く印加した後、前記第１のゲート駆動電圧を前記抵抗値の大きい抵抗８ａを介して前記ＩＧＢＴ６のゲートに印加することができる。また前記ドライバ回路１から出力される前記第２のゲート駆動電圧については、前記抵抗値の小さい抵抗９ａを介して前記ＩＧＢＴ６のゲートに逸早く印加した後、前記抵抗値の大きい抵抗８ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートに印加することができる。

この結果、図１１に示すように前記第１のゲート駆動電圧により、先ず前記ＭＯＳ-ＦＥＴ７をオンさせた後、前記ＩＧＢＴ６をオンさせることができ、また前記第２のゲート駆動電圧により前記ＩＧＢＴ６をオフさせた後、前記ＭＯＳ-ＦＥＴ７をオフさせることが可能となる。またこのように構成された回路によれば、例えば図示しない電流検出手段により負荷の短絡が検出されたとき、前記ダイオード１０ａと抵抗値の小さい前記抵抗９ａを介して前記ＩＧＢＴ６のゲート・エミッタ間電圧を急速に低下させて該ＩＧＢＴ６を逸早くオフした後、前記ＭＯＳ-ＦＥＴ７をオフすることができる。

しかしこの場合は図１０から分かるように図８のドライブ回路構成に比べて、抵抗が２つ、並びにダイオードが２つ増加するため回路構成が複雑となり、また製造コストが増大することが否めない。

これに対して上述した二例と異なり、図１２に示すように前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７のそれぞれに対応させて２つのドライバ回路１ａ,１ｂを並列に設け、これらのドライバ回路１ａ,１ｂを互いに関連させながら独立に駆動することで、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７のオン・オフタイミングを独立に調整することも可能である。しかし、この図１２に示す構成は、図８に示したドライブ回路の構成に比べ、回路構成が複雑となり、また製造コストが増大してしまう。

特開平４−３５４１５６号公報 特開２００２−１６５４３９号公報

ところで前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオン・オフする動作タイミングを調整する場合には、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の素子特性のバラつきや、動作閾値の温度特性を考慮して前記ゲート抵抗８ａ,８ｂ等の抵抗値を設定することが必要である。またこのような素子特性に起因する変動要素を見込んで前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の動作タイミングの最適化を図るには、例えば前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の素子構造をそれぞれ工夫する等して前記ＩＧＢＴ６の動作閾値を高くし、また前記ＭＯＳ-ＦＥＴ７の動作閾値を低くすることが必要となる。

しかしながら前記ＩＧＢＴ６に対する動作閾値を高くした場合には、第１のゲート駆動電圧を十分に高くすることが必要となり、仮に第１のゲート駆動電圧が低い場合には前記ＩＧＢＴ６をオン駆動することができなくなる恐れが生じる。また前記ＭＯＳ-ＦＥＴ７の動作閾値を低くした場合には、該ＭＯＳ-ＦＥＴ７のオフ時のゲート電圧と動作閾値との差が小さくなる。すると前記ＭＯＳ-ＦＥＴ７に対するノイズマージンが低下し、ゲート駆動信号に重畳したノイズによって前記ＭＯＳ-ＦＥＴ７が誤動作する恐れが生じる。

更には２つのドライバ回路１ａ,１ｂを並列に設けた場合には、半導体スイッチング装置の構成が大掛かりで複雑なものとなり、コストアップの要因となることが否めない。

本発明はこのような事情を考慮してなされたもので、その目的は、並列に設けられた、例えばＩＧＢＴとＭＯＳ-ＦＥＴとからなる複数種の半導体スイッチング素子のオン・オフ時に発生するサージやスイッチング損失を低減し得る簡易な構成の半導体スイッチング装置を提供することにある。

上述した目的を達成するべく本発明に係る半導体スイッチング装置は、
オン・オフ動作特性の異なる複数種の半導体スイッチング素子、例えばＩＧＢＴとＭＯＳ-ＦＥＴとを並列に備えて主電流をオン・オフするスイッチング回路部と、
電流吹き出し端子と電流吸い込み端子とを備え、前記主電流のオン・オフを制御する制御信号に従って前記電流吹き出し端子から前記各半導体スイッチング素子をオンするに必要な第１の駆動電圧を出力すると共に、前記電流吸い込み端子から前記各半導体スイッチング素子をオフするに必要な第２の駆動電圧を出力するドライバ回路と、
このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子と
を備えたことを特徴としている。

好ましくは前記ドライバ回路は、前記制御信号に従って前記第１の駆動電圧を前記電流吹き出し端子から出力する第１の出力スイッチ回路と、前記制御信号に従って前記第２の駆動電圧を前記電流吸い込み端子から出力する第２の出力スイッチ回路とを備えて構成される。

ちなみに前記第１の駆動電圧は、前記複数種の半導体スイッチング素子のそれぞれをオンするに必要な高電位のゲート駆動電圧であって、前記第２の駆動電圧は前記複数種の半導体スイッチング素子のそれぞれをオフするに必要な前記第１の駆動電圧よりも低い低電位のゲート駆動電圧である。

具体的には本発明に係る第１の半導体スイッチング装置は、
前記ドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記第１および第２の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子としてタイミング調整用抵抗素子を備えたことを特徴としている。

尚、前記ドライバ回路は、前記制御信号に従って前記第１の駆動電圧を前記電流吹き出し端子に出力する第１の出力スイッチ回路と、
前記制御信号に従って前記第１の出力スイッチ回路に相反して前記第２の駆動電圧を前記電流吸い込み端子に出力する第２の出力スイッチ回路と、
更に前記制御信号に従って前記第１の出力スイッチ回路に相反して前記第２の駆動電圧を前記電流吹き出し端子に出力する第３の出力スイッチ回路と
を備えたものでも良い。

ちなみに前記第３の出力スイッチ回路は、前記電流吸い込み端子からの前記第２の駆動電圧の出力に伴って前記第１の半導体スイッチング素子がオフされる前に該第１の半導体スイッチング素子をオフするに必要な前記第２の駆動電圧を前記電流吹き出し端子に出力するように構成される。

或いは前記第３の出力スイッチ回路は、前記第２の出力スイッチ回路のオンに伴って、前記第１の半導体スイッチング素子がオフされた後に前記電流吹き出し端子から前記第２の駆動電圧を出力して該第１の半導体スイッチング素子をオフ状態に保つように構成される。

また本発明に係る第２の半導体スイッチング装置は、
オン・オフ動作特性を異にする第１および第２の半導体スイッチング素子、例えばＩＧＢＴとＭＯＳ-ＦＥＴとを並列に備えて主電流をオン・オフするスイッチング回路部と、
前記第１および第２の半導体スイッチング素子のオン・オフを制御する制御信号に従って前記第１の半導体スイッチング素子をオン・オフする駆動電圧を第１の出力端子から出力する第１のドライバ回路と、
制御信号に従って前記第２の半導体スイッチング素子をオン・オフする駆動電圧を第２の出力端子から出力する第２のドライバ回路と、
前記第１のドライバ回路が備えた第１の出力端子と、前記第２のドライバ回路が備えた第２の出力端子との間に介装されて前記第１および第２の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるタイミング調整用容量素子と
を備えたことを特徴としている。

好ましくは前記第１のドライバ回路は、前記制御信号に従って前記第１の半導体スイッチング素子をオンするに必要な第１の駆動電圧を前記第１の出力端子から出力する第１のスイッチ回路と、前記第１の駆動電圧に代えて前記第１の半導体スイッチング素子をオフするに必要な第２の駆動電圧を前記第１の出力端子から出力する第２のスイッチ回路とを備え、
また前記第２のドライバ回路は、前記制御信号に従って前記第２の半導体スイッチング素子をオンするに必要な第３の駆動電圧を前記第２の出力端子から出力する第３のスイッチ回路と、前記第３の駆動電圧に代えて前記第２の半導体スイッチング素子をオフするに必要な第４の駆動電圧を前記第２の出力端子から出力する第４のスイッチ回路とを備えて構成される。

ちなみに前記第１の駆動電圧は、前記第１の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、前記第２の駆動電圧は前記第１の半導体スイッチング素子をオフするに必要な前記第１の駆動電圧よりも低い低電位のゲート駆動電圧である。更に前記第３の駆動電圧は、前記第２の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、前記第４の駆動電圧は、前記第２の半導体スイッチング素子をオフするに必要な前記第３の駆動電圧よりも低い低電位のゲート駆動電圧である。

好ましくは前記第３のスイッチ回路は、前記タイミング調整用容量素子に蓄積された電荷の逆流を阻止する逆流防止用ダイオードを介して前記第３の駆動電圧を前記第２のドライバ回路の出力端子に出力するように構成される。また前記タイミング調整用容量素子は、第５のスイッチ回路を介して前記第１および第２のドライバ回路の出力端子間から選択的に切り離し可能に設けられる。

本発明に係る半導体スイッチング装置においては、並列に設けられた複数種の半導体スイッチング素子（例えばＩＧＢＴとＭＯＳ-ＦＥＴ）をオン・オフする駆動電圧を出力するドライバ回路に、前記各半導体スイッチング素子をオンするに必要な第１の駆動電圧を出力する為の電流吹き出し端子と、前記各半導体スイッチング素子をオフするに必要な第２の駆動電圧を出力する為の電流吸い込み端子とを独立に設ける。そしてこれらの電流吹き出し端子と電流吸い込み端子との間にインピーダンス素子を介装すると言う簡易な構成を採用するだけで前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせることができる。

特に前記インピーダンス素子としてタイミング調整用抵抗素子を用いるだけで、前記電流吹き出し端子から出力される前記第１の駆動電圧、および前記電流吸い込み端子から出力される前記第２の駆動電圧が前記各半導体スイッチング素子の制御端子（ゲート）にそれぞれ加わるまでの時間に差をつけることができる。換言すれば前記各半導体スイッチング素子の制御端子（ゲート）にそれぞれ加わる電圧が、前記電流吹き出し端子から出力される前記第１の駆動電圧に達するまでの時間、また前記電流吸い込み端子から出力される前記第２の駆動電圧に達するまでの時間に差をつけることができる。この結果、前記各半導体スイッチング素子の動作閾値を変更することなく、各半導体スイッチング素子がオン・オフする動作タイミングを容易に、且つ確実に異ならせることができるので、簡易な構成でありながら前記各半導体スイッチング素子のオン・オフ時に発生するサージやスイッチング損失を効果的に低減することが可能となる。

また前記複数種の半導体スイッチング素子（例えばＩＧＢＴとＭＯＳ-ＦＥＴ）をそれぞれオン・オフする為の第１および第２のドライバ回路を用いる場合には、これらの各ドライバ回路の出力端子間にタイミング調整用容量素子を介装するだけで、該タイミング調整用容量素子の充放電を利用して前記各半導体スイッチング素子のオン・オフタイミングを容易に異ならせることができる。

具体的には前記タイミング調整用容量素子の充放電電圧を利用して、例えばＭＯＳ-ＦＥＴのゲートに加えられる駆動電圧を、前記第１のドライバ回路から出力される第１の駆動電圧よりも高くすることができる。換言すれば前記ＩＧＢＴのゲートに加えられる駆動電圧を前記ＭＯＳ-ＦＥＴのゲートに加えられる駆動電圧よりも低くすることができる。この結果、前記ＩＧＢＴがオンする前に前記ＭＯＳ-ＦＥＴを確実にオンさせることが可能となり、また前記ＩＧＢＴがオフした後に前記ＭＯＳ-ＦＥＴをオフすることが可能となる。従って第１および第２のドライバ回路の出力端子間にタイミング調整用容量素子を介装すると言う簡易な構成でありながら前記ＩＧＢＴとＭＯＳ-ＦＥＴのオン・オフ動作タイミングを異ならせることができ、前記ＩＧＢＴでのスイッチング損失を確実に低減することが可能となる等の実用上多大なる効果が奏せられる。

本発明の第１の実施形態に係る半導体スイッチング装置の要部概略構成図。 図１に示す半導体スイッチング装置の概略的な動作を示す図。 本発明の第２の実施形態に係る半導体スイッチング装置の要部概略構成図。 図３に示す半導体スイッチング装置の概略的な動作を示す図。 本発明の第３の実施形態に係る半導体スイッチング装置の要部概略構成図。 図５に示す半導体スイッチング装置の概略的な動作を示す図。 ＩＧＢＴおよびＭＯＳ-ＦＥＴの各電圧・電流特性を示す図。 従来の半導体スイッチング装置の構成例を示す図。 図８に示す半導体スイッチング装置の概略的な動作を示す図。 従来の半導体スイッチング装置の別の構成例を示す図。 図１０に示す半導体スイッチング装置の概略的な動作を示す図。 従来の半導体スイッチング装置の更に別の構成例を示す図。

以下、図面を参照して本発明の実施形態に係る半導体スイッチング装置について、複数種の半導体スイッチング素子としてＩＧＢＴとＭＯＳ-ＦＥＴとを並列に用いて主電流をスイッチングする装置を例に説明する。

図１は本発明の第１の実施形態に係る半導体スイッチング装置の要部概略構成図で、６はＩＧＢＴであり、７はＩＧＢＴ６と並列に設けられたＭＯＳ-ＦＥＴである。また図中８ａ,８ｂは、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７のゲートにそれぞれ接続されたゲート抵抗である。

この第１の実施形態に係る半導体スイッチング装置が特徴とするところは、図１にその要部概略構成を示すように、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をそれぞれオン・オフするドライバ回路１の駆動電圧の出力端子として、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオンする為の第１の駆動電圧を出力する電流吹き出し端子１１と、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオフする為の第２の駆動電圧を出力する電流吸い込み端子１２とに分けて互いに独立に設け、これらの電流吹き出し端子１１と電流吸い込み端子１２との間にタイミング調整用抵抗素子１３を介装した点にある。

ちなみに前記電流吹き出し端子１１には、前記ゲート抵抗８ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートが接続され、また前記電流吸い込み端子１２には、前記ゲート抵抗８ａを介して前記ＩＧＢＴ６のゲートが接続される。

即ち、本発明の第１の実施形態に係る半導体スイッチング装置におけるドライバ回路１は、図１に示すように電流吹き出し端子１１と電流吸い込み端子１２とを備える。前記電流吹き出し端子１１は、ゲートプリドライバ２が出力する制御信号に従って前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオンする為の第１の駆動電圧を出力する役割を担う。また前記電流吸い込み端子１２は、前記ゲートプリドライバ２が出力する制御信号に従って前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオフする為の第２の駆動電圧を出力する役割を担う。

ここで前記第１の駆動電圧は、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をそれぞれオンするに必要な高電位のゲート駆動電圧であって、第１の出力スイッチ回路を介して前記電流吹き出し端子１１に出力される。この第１の出力スイッチ回路は、所定の高電位側電源と前記電流吹き出し端子１１との間に介装されて前記ゲートプリドライバ２が出力する制御信号を受けてオン・オフする第１のスイッチ素子３によって構成される。即ち、前記第１のスイッチ素子３は、前記制御信号に従って前記第１の駆動電圧を出力する為の前記第１の出力スイッチ回路を構成する。

また前記第２の駆動電圧は、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をそれぞれオフするに必要な、前記第１の駆動電圧よりも低電位のゲート駆動電圧であって、第２の出力スイッチ回路を介して前記電流吸い込み端子１２に出力される。この第２の出力スイッチ回路は、所定の低電位側電源、具体的には、例えば接地電位と前記電流吹き出し端子１１との間に介装されて前記ゲートプリドライバ２が出力する制御信号を受けてオン・オフする第２のスイッチ素子４によって構成される。換言すれば前記第２のスイッチ素子４は、前記制御信号に従って前記第１の駆動電圧と相反して前記第２の駆動電圧を出力する為の前記第２の出力スイッチ回路を構成する。

このような前記電流吹き出し端子１１と前記電流吸い込み端子１２とを備えて構成されるドライバ回路１は、図８および図１０にそれぞれ示した従来のドライバ回路１において直列に接続された前記第１および第２のスイッチ素子３,４を切り離し、これらの第１および第２のスイッチ素子３,４の電圧出力側を前記電流吹き出し端子１１と前記電流吸い込み端子１２とにそれぞれ別個に接続したものに相当する。

そして前記電流吹き出し端子１１には、前記ゲート抵抗８ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートが接続され、また前記電流吸い込み端子１２には、前記ゲート抵抗８ａを介して前記ＩＧＢＴ６のゲートが接続される。更に前記電流吹き出し端子１１と前記電流吸い込み端子１２との間には前記タイミング調整用抵抗素子１３が介装される。この結果、前記ＭＯＳ-ＦＥＴ７のゲートが前記ゲート抵抗８ｂから前記タイミング調整用抵抗素子１３を直列に介して前記電流吸い込み端子１２に接続される。また前記ＩＧＢＴ６のゲートが前記ゲート抵抗８ａから前記タイミング調整用抵抗素子１３を直列に介して前記電流吹き出し端子１１に接続される。

かくしてこのように構成された半導体スイッチング装置によれば、前記制御信号に応じて前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をそれぞれオンする場合には、前記第１のスイッチ素子３を介して前記電流吹き出し端子１１に前記第１の駆動電圧が加えられる。そして前記電流吹き出し端子１１に加えられた前記第１の駆動電圧は、前記ゲート抵抗８ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートに印加されると共に、前記タイミング調整用抵抗素子１３と前記ゲート抵抗８ａとを直列に介して前記ＩＧＢＴ６のゲートに印加される。

これに対して前記制御信号に応じて前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をそれぞれオフする場合には、前記第２のスイッチ素子４を介して前記電流吸い込み端子１２に前記第２の駆動電圧が加えられる。そして前記電流吸い込み端子１２に加えられた前記第２の駆動電圧は、前記ゲート抵抗８ａを介して前記ＩＧＢＴ６のゲートに印加されると共に、前記タイミング調整用抵抗素子１３と前記ゲート抵抗８ｂとを直列に介して前記ＭＯＳ-ＦＥＴ７のゲートに印加される。

すると前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の各ゲートにそれぞれ加えられる前記第１の駆動電圧および第２の駆動電圧は、図２に示すように所定の時間遅れを以て変化する。即ち、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオンする際に前記ＭＯＳ-ＦＥＴ７のゲートに加わる駆動電圧は、前記ＩＧＢＴ６のゲートに加わる駆動電圧よりも急峻に立上がる。また前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオフする際に前記ＭＯＳ-ＦＥＴ７のゲートに加わる駆動電圧は、前記ＩＧＢＴ６のゲートに加わる駆動電圧よりも緩やかに立下がる。

この結果、図２に示すように前記電流吹き出し端子１１を介する前記第１の駆動電圧の出力によって前記ＭＯＳ-ＦＥＴ７がオンした後に前記ＩＧＢＴ６がオンし、また前記電流吸い込み端子１２を介する前記第２の駆動電圧の出力によって前記ＩＧＢＴ６がオフした後に前記ＭＯＳ-ＦＥＴ７がオフすることになる。従って、例えば素子構造を工夫する等して前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の各動作閾値を変化しなくても、前記タイミング調整用抵抗素子１３によって前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７のオン・オフ動作のタイミングを所定の時間差を持たせることができ、前記ＩＧＢＴ６におけるスイッチング損失を確実に減少させることが可能となる。

しかも前記電流吹き出し端子１１と前記電流吸い込み端子１２との間に前記タイミング調整用抵抗素子１３を介装すると言う簡易な構成にて、並列に設けられた前記ＩＧＢＴ６と前記ＭＯＳ-ＦＥＴ７とをそれぞれ安定にオン・オフ駆動しながら、そのスイッチング損失を確実に低減し得ると言う実用上多大なる効果が奏せられる。

次に図３を参照して、本発明の第２の実施形態に係る半導体スイッチング装置について説明する。この第２の実施形態に係る半導体スイッチング装置は、図１に示した構成のドライバ回路１に、更に前記制御信号に従って前記第１の出力スイッチ回路に相反して前記第２の駆動電圧を前記電流吹き出し端子１１に出力する第３の出力スイッチ回路を設けたものである。この第３の出力スイッチ回路は、前記第２のスイッチ素子４として構成される前述した第２の出力スイッチ回路と同様に、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオフする際に前記ゲートプリドライバ２が出力する制御信号を受けてオンする第３のスイッチ素子１４により構成される。

ちなみに前記第３のスイッチ素子１４は、前記第１の出力スイッチ回路を構成する前記第１のスイッチ素子３に直列に接続されて、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオフする為の第２の駆動電圧を出力する低電位側電源との間に設けられる。従って前記電流吹き出し端子１１には、前記第１の出力スイッチ回路（第１のスイッチ素子３）または前記第３の出力スイッチ回路（第３のスイッチ素子１４）を選択的に介して前記第１の駆動電圧または第２の駆動電圧が出力される。そしてこの第２の実施形態においても前記電流吹き出し端子１１と前記電流吸い込み端子１２との間にタイミング調整用抵抗素子１３が介装される。

このように構成された半導体スイッチング装置によれば、図４に示すように前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオフする際、前記電流吸い込み端子１２から出力される前記第２の駆動電圧によって前記ＭＯＳ-ＦＥＴ７がオフする前に、前記第３の出力スイッチ回路（第３のスイッチ素子１４）のオンに伴って前記電流吹き出し端子１２から出力される前記第２の駆動電圧により前記ＭＯＳ-ＦＥＴ７を強制的にオフすることができる。

換言すれば前記電流吸い込み端子１２から出力される前記第２の駆動電圧により前記ＩＧＢＴ６がオフした後に前記第３の出力スイッチ回路をオンすることで、前記電流吸い込み端子１２から前記タイミング調整用抵抗素子１３を介して前記ＭＯＳ-ＦＥＴ７のゲートに与えられる前記第２の駆動電圧に代えて、前記電流吹き出し端子１１から出力される第２の駆動電圧により前記ＭＯＳ-ＦＥＴ７をオフすることが可能となる。また前記電流吹き出し端子１１から出力する前記第２の駆動電圧により前記ＭＯＳ-ＦＥＴ７のオフ状態を安定に保つことが可能となる。

従って前記第３の出力スイッチ回路を備えれば、例えば負荷の短絡等のような装置の異常状態などが検出されて前記ＩＧＢＴ６と共に前記ＭＯＳ-ＦＥＴ７を直ちにオフしたい場合に、両スイッチを逸早くオフすることができる。そして前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７を短絡電流から保護すると共に、半導体スイッチング装置自体を効果的に保護することが可能となる。

次に本発明の別の実施形態について、図５を参照して説明する。
図５は本発明の別の実施形態に係る半導体スイッチング装置の要部概略構成を示している。この実施形態に係る半導体スイッチング装置は、図１２に示した従来の半導体スイッチング装置と同様に、並列に設けられた第１および第２の半導体スイッチング素子としてのＩＧＢＴ６およびＭＯＳ-ＦＥＴ７をオン・オフを制御する制御信号に従って前記ＩＧＢＴ６をオン・オフする駆動電圧を出力する第１のドライバ回路１ａと、前記制御信号に従って前記ＭＯＳ-ＦＥＴ７をオン・オフする駆動電圧を出力する第２のドライバ回路１ｂとを備えて構成される。尚、これらの第１および第２のドライバ回路１ａ,１ｂは、例えば図５に示すように１つのゲート駆動ＩＣとして集積一体化して実現される。

ここで前記第１のドライバ回路１ａは、直列に接続されて第１のゲートプリドライバ２ａにより相反的にオン・オフ制御される第１および第２のスイッチ素子３ａ,４ａを備えて構成される。これらの第１および第２のスイッチ素子３ａ,４ａは、高電位側電源と低電位側電源との間に介装され、その直列接続点から前記ＩＧＢＴ６をオン・オフするゲート駆動電圧を出力する。

具体的には前記第１のドライバ回路１ａにおける前記第１のスイッチ素子３ａは、例えばＰチャネル型のＭＯＳ-ＦＥＴからなり、前記ＭＯＳ-ＦＥＴ７をオンするに必要な高電位の第１のゲート駆動電圧を高電位側電源から該第１のドライバ回路１ａの出力端子５ａに出力する第１のスイッチ回路を構成する。また前記第１のスイッチ素子３ａに直列に接続された前記第２のスイッチ素子４ａは、例えばＮチャネル型のＭＯＳ-ＦＥＴからなり、前記ＩＧＢＴ６をオフするに必要な低電位の第２のゲート駆動電圧を低電位側電源から該第１のドライバ回路１ａの出力端子５ａに出力する第２のスイッチ回路を構成する。

また前記第２のドライバ回路１ｂは、前記第１のドライバ回路１ａと同様に直列に接続されて第２のゲートプリドライバ２ｂにより相反的にオン・オフ制御される第３および第４のスイッチ素子３ｂ,４ｂを備えて構成される。これらの第３および第４のスイッチ素子３ｂ,４ｂもまた、高電位側電源と低電位側電源との間に介装され、その直列接続点から前記ＭＯＳ-ＦＥＴ７をオン・オフするゲート駆動電圧を出力する。

具体的には前記第２のドライバ回路１ｂにおける前記第３のスイッチ素子３ｂは、例えばＰチャネル型のＭＯＳ-ＦＥＴからなり、前記ＭＯＳ-ＦＥＴ７をオンするに必要な高電位の第３のゲート駆動電圧を高電位側電源から該第２のドライバ回路１ｂの出力端子５ｂに出力する第３のスイッチ回路を構成する。また前記第３のスイッチ素子３ｂに直列に接続された前記第４のスイッチ素子４ｂは、例えばＮチャネル型のＭＯＳ-ＦＥＴからなり、前記ＭＯＳ-ＦＥＴ７をオフするに必要な低電位の第４のゲート駆動電圧を低電位側電源から該第２のドライバ回路１ｂの出力端子５ｂに出力する第４のスイッチ回路を構成する。

尚、前記第１のドライバ回路１ａにおいて前記第１のゲート駆動電圧を出力する高電位側電源と、前記第２のドライバ回路１ｂにおいて前記第３のゲート駆動電圧を出力する高電位側電源とは、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の仕様に応じた互いに異なる電圧を出力するものであっても良く、或いは同じ電圧を出力するものであっても良い。また前記第１のドライバ回路１ａにおいて前記第２のゲート駆動電圧を出力する低電位側電源と、前記第２のドライバ回路１ｂにおいて前記第４のゲート駆動電圧を出力する低電位側電源についても、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７の駆動条件に応じて設定された異なる電圧を出力するものであっても良く、或いは同じ電圧を出力するものであっても良い。ちなみにこれらの各低電位側電源が出力する第２および第４のゲート駆動電圧は、一般的には接地電圧として設定される。

ここで前記第１および第２のゲートプリドライバ２ａ,２ｂは、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７を一括してオン・オフする前記制御信号に従って前記第１および第２のスイッチ素子３ａ,４ａを相補的にオン・オフすると共に、前記第３および第４のスイッチ素子３ｂ,４ｂを相補的にオン・オフする。

そして前記第１のゲートプリドライバ２ａは、前記第１のスイッチ素子３ａをオンすると共に前記第２のスイッチ素子４ａをオフしたとき、該第１のスイッチ素子３ａを介して前記第１のドライバ回路１ａの前記出力端子５ａに高電位の前記第１のゲート駆動電圧を出力する。また前記第１のゲートプリドライバ２ａは、前記第１のスイッチ素子３ａをオフし、これに代わって前記第２のスイッチ素子４ａをオンしたときには、該第２のスイッチ素子４ａを介して前記第１のドライバ回路１ａの前記出力端子５ａに低電位の前記第２のゲート駆動電圧を出力する。

同様に前記第２のゲートプリドライバ２ｂは、前記第３のスイッチ素子３ｂをオンすると共に前記第４のスイッチ素子４ｂをオフしたとき、該第３のスイッチ素子３ｂを介して前記第２のドライバ回路１ｂの前記出力端子５ｂに高電位の前記第３のゲート駆動電圧を出力する。また前記第２のゲートプリドライバ２ｂは、前記第３のスイッチ素子３ｂをオフし、これに代わって前記第４のスイッチ素子４ｂをオンしたときには、該第４のスイッチ素子４ｂを介して前記第２のドライバ回路１ｂの前記出力端子５ｂに低電位の前記第４のゲート駆動電圧を出力する。

このようにして前記第１のドライバ回路１ａの前記出力端子５ａから出力される前記第１または第２のゲート駆動電圧は、ゲート抵抗８ａを介して前記ＩＧＢＴ６のゲートに印加される。また前記第２のドライバ回路１ｂの前記出力端子５ｂから出力される前記第３または第４のゲート駆動電圧は、ゲート抵抗８ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートに印加される。

ここでこの実施形態に係る半導体スイッチング装置が特徴とするところは、前記第１のドライバ回路１ａの前記出力端子５ａと前記第２のドライバ回路１ｂの前記出力端子５ｂとの間にタイミング調整用容量素子１５を介装している点にある。このタイミング調整用容量素子１５は、前記出力端子５ａ,５ｂからそれぞれ出力される前記第１〜第４のゲート駆動電圧に応じて充放電され、その充電電圧を前記出力端子５ｂから出力される前記第３または第４のゲート駆動電圧に重畳する役割を担う。

具体的には前記タイミング調整用容量素子１５は、前記第２のゲート駆動電圧および前記第４のゲート駆動電圧がそれぞれ接地電位（０Ｖ）である場合、前記第１および第３のスイッチ素子３ａ,３ｂが共にオンしたときに前記第１のゲート駆動電圧を前記第３のゲート駆動電圧に重畳させて前記出力端子５ｂの電圧を高くする役割を担う。

尚、前記第３のスイッチ素子３ｂと前記出力端子５ｂとの間には逆流防止用のダイオード１６が直列に介装されている。このダイオード１６は、前記タイミング調整用容量素子１５を介して前記第３のゲート駆動電圧に前記第１のゲート駆動電圧が重畳されて前記出力端子５ｂの電圧が高められたとき、この電圧が前記第３のスイッチ素子３ｂを介して前記第２のドライバ回路１ｂにおける高電位側電源に回生されることを防ぐ役割を担う。

このように前記ＩＧＢＴ６を駆動する第１のドライバ回路１ａと、前記ＭＯＳ-ＦＥＴ７を駆動する第２のドライバ回路１ｂとを備えて構成される半導体スイッチング装置によれば、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオン・オフする動作タイミングを独立に設定することができる。特に前記タイミング調整用容量素子１５の充放電を利用することで前記出力端子５ｂから前記ＭＯＳ-ＦＥＴ７のゲートに加えられるゲート電圧を、前記第１のドライバ回路１ａから出力される前記第１のゲート駆動電圧と前記第２のドライバ回路１ｂから出力される前記第３のゲート駆動電圧との和とすることができる。

従って前記第１のドライバ回路１ａの出力端子５ａと前記第２のドライバ回路１ｂの出力端子５ｂとの間に前記タイミング調整用容量素子１５を介装した半導体スイッチング装置によれば、前記ＭＯＳ-ＦＥＴ７のゲートに加えられるゲート電圧を、前記ＩＧＢＴ６のゲートに加えられるゲート電圧よりも高くすることができる。換言すれば、逆に前記ＭＯＳ-ＦＥＴ７のゲートに加えられるゲート電圧よりも、前記ＩＧＢＴ６のゲートに加えられるゲート電圧を低くすることができる。この結果、前記ＩＧＢＴ６のゲート電圧を低く抑え得る分、短絡動作時に該ＩＧＢＴ６に流れる電流を抑制することができ、該ＩＧＢＴ６の短絡耐量の向上を図ることが可能となる。

具体的には図６にその動作波形の例を示すように、前記ＩＧＢＴ６および前記ＭＯＳ-ＦＥＴ７をオンする際には、先ず前記第１のドライバ回路１ａからの前記第１のゲート駆動電圧の出力に先立って前記第２のドライバ回路１ｂから前記第３のゲート駆動電圧を出力する。そして前記第３のゲート駆動電圧の出力により前記ＭＯＳ-ＦＥＴ７をオンすると共に前記タイミング調整用容量素子１５を充電する。

しかる後、図６に示すように前記第１のドライバ回路１ａから前記第１のゲート駆動電圧を出力して前記ＩＧＢＴ６をオンする。すると前記第１のゲート駆動電圧の出力に伴って前記第２のドライバ回路１ｂの出力端子５ｂの電圧が前記タイミング調整用容量素子１５を介して高められ、前記第３のゲート駆動電圧と前記第１のゲート駆動電圧との和となる。このとき、前記第３のゲート駆動電圧と前記第１のゲート駆動電圧との和まで高められた前記出力端子５ｂの電圧は、前記ダイオード１６により前記第２のドライバ回路１ｂの高電位電源への回生が阻止され、前記ゲート抵抗８ｂを介して前記ＭＯＳ-ＦＥＴ７のゲートに印加される。

そして前記第２のドライバ回路１ａからの前記第１のゲート駆動電圧の出力が停止した場合には、図６に示すように前記出力端子５ａの電圧が低電位となることで、前記タイミング調整用容量素子１５を経由して前記出力端子５ｂの電位も引き下げられる。その後、前記第２のドライバ回路１ｂがオフし、前記出力端子５の電位は前記ＭＯＳ-ＦＥＴ７がオフする電位まで低下する。

即ち、前記タイミング調整用容量素子１５を介して前記出力端子５ａ,５ｂ間での電圧を制御することにより、図６に示すように前記ＭＯＳ-ＦＥＴ７がオン状態にあるときにだけ前記ＩＧＢＴ６がオンするように前記ＭＯＳ-ＦＥＴ７および前記ＩＧＢＴ６のオン・オフが制御される。この結果、前記ＭＯＳ-ＦＥＴ７がオンした後に前記ＩＧＢＴ６をオンし、また前記ＩＧＢＴ６がオフした後に前記ＭＯＳ-ＦＥＴ７をオフすることができるので、前記ＩＧＢＴ６でのスイッチング損失を大幅に低減することが可能となる。

更には前記ＩＧＢＴ６に流れる電流の状態に応じて前記第１のスイッチ素子３ａをオフし、また前記第２のスイッチ素子４ａをオンに保つことで前記第１のドライバ回路１ａの不本意な駆動を停止させることができる。具体的には、例えば前記ＩＧＢＴ６のターンオンやターンオフが追従することが出来ないパルス幅の制御信号が与えられた場合や、前記ＩＧＢＴ６の特性を活かすことのできない低電流での動作モードにおいて、前記第１のドライバ回路１ａでの不本意な電力消費を低減することが可能となる。

ちなみに前記第１のドライバ回路１ａが出力する前記第１のゲート駆動電圧を前記ＩＧＢＴ６のオン動作閾値以下に設定しておき、前記第１のゲート駆動電圧と前記第３のゲート駆動電圧との和を前記ＭＯＳ-ＦＥＴ７のオン動作閾値を超えるように設定しておけば、前記ＩＧＢＴ６をオンさせることなく前記ＭＯＳ-ＦＥＴ７をオン・オフすることが可能となる。従って前記ＭＯＳ-ＦＥＴ７を優先的にオンさせた後に前記ＩＧＢＴ６をオンし、また前記ＩＧＢＴ６を優先的にオフした後に前記ＭＯＳ-ＦＥＴ７をオフさせてスイッチング損失を低減するタイミング制御を容易に実施することが可能となる。更には前記第１のドライバ回路１ａにおける高電位側電源の電圧を前記第２のドライバ回路１ｂにおける高電位側電源の電圧よりも低くしておくことで、前記ＭＯＳ-ＦＥＴ７の飽和電流を大きくしながら前記ＩＧＢＴ６の短絡耐量を高めることができる等の効果が奏せられる。

尚、ここでは前記第１のドライバ回路１ａの出力端子５ａと前記第２のドライバ回路１ｂの出力端子５ｂとの間に前記タイミング調整用容量素子１５を外付けするものとして説明したが、図５に示すように前記タイミング調整用容量素子１５を前記第１のドライバ回路１ａおよび前記第２のドライバ回路１ｂと一体に集積回路化することも可能である。この際、前記ＩＧＢＴ６に対するゲート抵抗８ａと前記ＭＯＳ-ＦＥＴ７に対するゲート抵抗８ｂについても前記第１のドライバ回路１ａおよび前記第２のドライバ回路１ｂと共に集積回路化することも勿論可能である。

更には予め前記出力端子５ｂと前記タイミング調整用容量素子１５との間に第５のスイッチ回路としてのスイッチ１７を設けておき、前記第１および第２のドライバ回路１ａ,１ｂの駆動の仕方に応じて前記出力端子５ａ,５ｂとの間に前記タイミング調整用容量素子１５を選択的に介装するように構成することも可能である。更には並列に接続した３個以上の半導体スイッチング素子を、これらの各半導体スイッチング素子に対応したドライバ回路により駆動する場合には、これらの各ドライバ回路の出力端子間のそれぞれに前記タイミング調整用容量素子１５を介装して前記各半導体スイッチング素子のオン・オフタイミングを調整することも可能である。

上述したいずれの実施形態においても、前記第１および第２の半導体スイッチング素子のオン・オフする駆動電圧については、前記第１の半導体スイッチング素子をオンする駆動電圧が前記第２の半導体スイッチング素子をオンする駆動電圧よりも高いものであって良い。また逆に、前記第１の半導体スイッチング素子をオンする駆動電圧が前記第２の半導体スイッチング素子をオンする駆動電圧よりも低いものであっても良い。

本発明の対象である半導体スイッチング装置については、前記インピーダンス素子、前記タイミング調整用抵抗、前記タイミング調整用容量素子、前記第１および第２の半導体スイッチング素子であるＩＧＢＴおよびＭＯＳ-ＦＥＴのゲート抵抗は、ＩＧＢＴおよびＭＯＳ-ＦＥＴを一つのモジールとし、そのモジュール内のＩＧＢＴおよびＭＯＳ-ＦＥＴを駆動する回路類を駆動用のＩＣとして構成することが行われる。

上述したいずれの実施形態においても、前記インピーダンス素子、前記タイミング調整用抵抗、前記タイミング調整用容量素子、前記第１および第２の半導体スイッチング素子であるＩＧＢＴおよびＭＯＳ-ＦＥＴのゲート抵抗は、その駆動用のＩＣ内に形成することもできるし、そのＩＧＢＴおよびＭＯＳ-ＦＥＴを形成した素子上に形成することもできる。

尚、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形して実施することができる。

１ ドライバ回路
１ａ 第１のドライバ回路
１ｂ 第２のドライバ回路
２,２ａ,２ｂ ゲートプリドライバ
３ 第１のスイッチ素子（第１の出力スイッチ回路）
４ 第２のスイッチ素子（第２の出力スイッチ回路）
３ａ 第１のスイッチ素子（第１のスイッチ回路）
４ａ 第２のスイッチ素子（第２のスイッチ回路）
３ｂ 第３のスイッチ素子（第３のスイッチ回路）
４ｂ 第４のスイッチ素子（第４のスイッチ回路）
５ 出力端子
５ａ 第１の出力端子
５ｂ 第２の出力端子
６ ＩＧＢＴ
７ ＭＯＳ-ＦＥＴ
８ａ,８ｂ ゲート抵抗
１１ 電流吹き出し端子（出力端子）
１２ 電流吸い込み端子（出力端子）
１３ タイミング調整用抵抗素子
１４ 第３のスイッチ素子（補助出力スイッチ回路）
１５ タイミング調整用容量素子
１６ ダイオード
１７ スイッチ（第５のスイッチ回路）

Claims (13)

1. オン・オフ動作特性を異にする第１および第２の半導体スイッチング素子を並列に備えて主電流をオン・オフするスイッチング回路部と、
   電流吹き出し端子と電流吸い込み端子とを備え、前記主電流のオン・オフを制御する制御信号に従って前記電流吹き出し端子から前記第１および第２の半導体スイッチング素子をそれぞれオンする第１の駆動電圧を出力すると共に、前記電流吸い込み端子から前記第１および第２の半導体スイッチング素子をそれぞれオフする第２の駆動電圧を出力するドライバ回路と、
   このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記第１および第２の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるタイミング調整用抵抗素子と
   を具備したことを特徴とする半導体スイッチング装置。
2. 前記第１および第２の半導体スイッチング素子の一方はＩＧＢＴであって、他方はＭＯＳ-ＦＥＴである請求項１に記載の半導体スイッチング装置。
3. 前記ドライバ回路は、前記制御信号に従って前記第１の駆動電圧を前記電流吹き出し端子に出力する第１の出力スイッチ回路と、
   前記制御信号に従って前記第１の出力スイッチ回路に相反して前記第２の駆動電圧を前記電流吸い込み端子に出力する第２の出力スイッチ回路と
   を備えたものである請求項１に記載の半導体スイッチング装置。
4. 前記第１の駆動電圧は、前記第１および第２の半導体スイッチング素子をそれぞれオンするに必要な高電位のゲート駆動電圧であって、前記第２の駆動電圧は前記第１および第２の半導体スイッチング素子をそれぞれオフするに必要な前記第１の駆動電圧よりも低い低電位のゲート駆動電圧である請求項１に記載の半導体スイッチング装置。
5. 前記ドライバ回路は、前記制御信号に従って前記第１の駆動電圧を前記電流吹き出し端子に出力する第１の出力スイッチ回路と、
   前記制御信号に従って前記第１の出力スイッチ回路に相反して前記第２の駆動電圧を前記電流吸い込み端子に出力する第２の出力スイッチ回路と、
   前記制御信号に従って前記第１の出力スイッチ回路に相反して前記第２の駆動電圧を前記電流吹き出し端子に出力する第３の出力スイッチ回路と
   を備えたものである請求項１に記載の半導体スイッチング装置。
6. 前記第３の出力スイッチ回路は、前記電流吸い込み端子からの前記第２の駆動電圧の出力に伴って前記第１の半導体スイッチング素子がオフされる前に前記第２の駆動電圧を前記電流吹き出し端子に出力するものである請求項５に記載の半導体スイッチング装置。
7. 前記第３の出力スイッチ回路は、前記第２の出力スイッチ回路のオンに伴って、前記第１の半導体スイッチング素子がオフされた後に前記電流吹き出し端子から前記第２の駆動電圧を出力して該第１の半導体スイッチング素子をオフ状態に保つものである請求項５に記載の半導体スイッチング装置。
8. オン・オフ動作特性を異にする第１および第２の半導体スイッチング素子を並列に備えて主電流をオン・オフするスイッチング回路部と、
   前記第１および第２の半導体スイッチング素子のオン・オフを制御する制御信号に従って前記第１の半導体スイッチング素子をオン・オフする駆動電圧を第１の出力端子から出力する第１のドライバ回路と、
   前記制御信号に従って前記第２の半導体スイッチング素子をオン・オフする駆動電圧を第２の出力端子から出力する第２のドライバ回路と、
   前記第１のドライバ回路が備えた第１の出力端子と、前記第２のドライバ回路が備えた第２の出力端子との間に介装されて前記第１および第２の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるタイミング調整用容量素子と
   を具備したことを特徴とする半導体スイッチング装置。
9. 前記第１のドライバ回路は、前記制御信号に従って前記第１の半導体スイッチング素子をオンするに必要な第１の駆動電圧を前記第１の出力端子から出力する第１のスイッチ回路と、前記第１の駆動電圧に代えて前記第１の半導体スイッチング素子をオフするに必要な第２の駆動電圧を前記第１の出力端子から出力する第２のスイッチ回路とを備え、
   前記第２のドライバ回路は、前記制御信号に従って前記第２の半導体スイッチング素子をオンするに必要な第３の駆動電圧を前記第２の出力端子から出力する第３のスイッチ回路と、前記第３の駆動電圧に代えて前記第２の半導体スイッチング素子をオフするに必要な第４の駆動電圧を前記第２の出力端子から出力する第４のスイッチ回路とを備えている請求項８に記載の半導体スイッチング装置。
10. 前記第１の駆動電圧は、前記第１の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、
    前記第２の駆動電圧は前記第１の半導体スイッチング素子をオフするに必要な前記第１の駆動電圧よりも低い低電位のゲート駆動電圧であって、
    前記第３の駆動電圧は、前記第２の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、
    前記第４の駆動電圧は、前記第２の半導体スイッチング素子をオフするに必要な前記第３の駆動電圧よりも低い低電位のゲート駆動電圧である請求項９に記載の半導体スイッチング装置。
11. 前記第１の半導体スイッチング素子はＩＧＢＴであって、前記第２の半導体スイッチング素子はＭＯＳ-ＦＥＴである請求項８に記載の半導体スイッチング装置。
12. 前記第３のスイッチ回路は、前記タイミング調整用容量素子に蓄積された電荷の逆流を阻止する逆流防止用ダイオードを介して前記第３の駆動電圧を前記第２のドライバ回路の出力端子に出力するものである請求項９に記載の半導体スイッチング装置。
13. 前記タイミング調整用容量素子は、第５のスイッチ回路を介して前記第１および第２のドライバ回路の出力端子間から選択的に切り離し可能に設けられる請求項９に記載の半導体スイッチング装置。