JP2002165439A - スイッチ回路 - Google Patents
スイッチ回路Info
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- switching
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
Landscapes
- Circuit Arrangements For Discharge Lamps (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】少なくとも大電流領域におけるスイッチング素
子のトータル損失を低減させて、その小型化を可能にし
たスイッチ回路を提供する。 【解決手段】電流をオン、オフ制御するためのスイッチ
ング手段１４が、互いに損失特性の異なる２つのスイッ
チング素子であるＩＧＢＴ１４ａとＦＥＴ１４ｂとを並
列接続した構成を有する。スイッチング損失はＩＧＢＴ
１４ａよりもＦＥＴ１４ｂの方が小さく、定常損失はＩ
ＧＢＴ１４ａの方がＦＥＴ１４ｂよりも小さい。スイッ
チング手段１４のターンオン時には、ＩＧＢＴ１４ａの
オンタイミングをＦＥＴ１４ｂのオンタイミングよりも
遅くし、一方、スイッチング手段１４のターンオフ時に
は、ＦＥＴ１４ｂのオフタイミングをＩＧＢＴ１４ａの
オフタイミングよりも遅くすることで、スイッチング損
失をＦＥＴ１４ｂの方に負担させ、定常損失をＩＧＢＴ
１４ａの方に負担させる。
子のトータル損失を低減させて、その小型化を可能にし
たスイッチ回路を提供する。 【解決手段】電流をオン、オフ制御するためのスイッチ
ング手段１４が、互いに損失特性の異なる２つのスイッ
チング素子であるＩＧＢＴ１４ａとＦＥＴ１４ｂとを並
列接続した構成を有する。スイッチング損失はＩＧＢＴ
１４ａよりもＦＥＴ１４ｂの方が小さく、定常損失はＩ
ＧＢＴ１４ａの方がＦＥＴ１４ｂよりも小さい。スイッ
チング手段１４のターンオン時には、ＩＧＢＴ１４ａの
オンタイミングをＦＥＴ１４ｂのオンタイミングよりも
遅くし、一方、スイッチング手段１４のターンオフ時に
は、ＦＥＴ１４ｂのオフタイミングをＩＧＢＴ１４ａの
オフタイミングよりも遅くすることで、スイッチング損
失をＦＥＴ１４ｂの方に負担させ、定常損失をＩＧＢＴ
１４ａの方に負担させる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用の半導体ス
イッチング素子を用いた、例えば昇圧チョッパ回路やイ
ンバータ回路等に適用されるスイッチ回路に係り、特に
は、その損失低減のための改良に関する。
イッチング素子を用いた、例えば昇圧チョッパ回路やイ
ンバータ回路等に適用されるスイッチ回路に係り、特に
は、その損失低減のための改良に関する。
【０００２】
【従来の技術】例えば昇圧チョッパ回路やインバータ回
路は、電流のスイッチングを行うためのスイッチ回路を
含んでいるが、近年、そのようなスイッチ回路には、電
力用半導体スイッチング素子として、ＩＧＢＴ(Insulat
ed Gate Bipolar Transistor)やＦＥＴ(Field Effect T
ransistor) が多く使用されている。
路は、電流のスイッチングを行うためのスイッチ回路を
含んでいるが、近年、そのようなスイッチ回路には、電
力用半導体スイッチング素子として、ＩＧＢＴ(Insulat
ed Gate Bipolar Transistor)やＦＥＴ(Field Effect T
ransistor) が多く使用されている。
【０００３】図４は、ＩＧＢＴを用いた従来の一般的な
昇圧チョッパ回路の回路図であり、この昇圧チョッパ回
路は、コイル１、ダイオード２、コンデンサ３、及びス
イッチング素子４から構成されており、スイッチング素
子４としてＩＧＢＴを用いている。この回路では、スイ
ッチング素子４を所定サイクルでオン、オフさせること
により、入力側の直流電圧源（例えばバッテリ等）５の
電圧を昇圧して出力側の負荷６に与える。
昇圧チョッパ回路の回路図であり、この昇圧チョッパ回
路は、コイル１、ダイオード２、コンデンサ３、及びス
イッチング素子４から構成されており、スイッチング素
子４としてＩＧＢＴを用いている。この回路では、スイ
ッチング素子４を所定サイクルでオン、オフさせること
により、入力側の直流電圧源（例えばバッテリ等）５の
電圧を昇圧して出力側の負荷６に与える。
【０００４】図５（ａ）及び（ｂ）は、図４に示した昇
圧チョッパ回路において、スイッチング素子（ＩＧＢ
Ｔ）４のゲートに制御信号Ｓを入力した時におけるスイ
ッチング素子４のコレクタ−エミッタ間電圧ＶＣＥ及び
コレクタ電流ＩＣ の変化を示す図である。
圧チョッパ回路において、スイッチング素子（ＩＧＢ
Ｔ）４のゲートに制御信号Ｓを入力した時におけるスイ
ッチング素子４のコレクタ−エミッタ間電圧ＶＣＥ及び
コレクタ電流ＩＣ の変化を示す図である。
【０００５】すなわち、図５（ａ）に示す制御信号Ｓを
スイッチング素子４のゲートに入力すると、図５（ｂ）
に示すように、まず、制御信号Ｓの立ち上がり（オン）
により、電圧ＶＣＥが低下すると同時に電流ＩＣ がゼ
ロから上昇を開始し、このようなターンオン時の過渡期
を経て、スイッチング素子４が完全にオン状態となる。
このオン状態においては、電圧ＶＣＥはほぼゼロ近傍の
一定値を維持し、一方、電流ＩＣ は徐々に上昇してい
く。
スイッチング素子４のゲートに入力すると、図５（ｂ）
に示すように、まず、制御信号Ｓの立ち上がり（オン）
により、電圧ＶＣＥが低下すると同時に電流ＩＣ がゼ
ロから上昇を開始し、このようなターンオン時の過渡期
を経て、スイッチング素子４が完全にオン状態となる。
このオン状態においては、電圧ＶＣＥはほぼゼロ近傍の
一定値を維持し、一方、電流ＩＣ は徐々に上昇してい
く。
【０００６】その後、制御信号Ｓの立ち下がり（オフ）
により、電圧ＶＣＥが上昇していくと同時に電流ＩＣ
が減少し始め、このようなターンオフ時の過渡期を経
て、スイッチング素子４が完全にオフ状態となる。この
オフ状態においては、電圧ＶＣＥはスイッチング素子４
のターンオン前の電圧値よりも大きな電圧値に昇圧さ
れ、一方、電流ＩＣ はゼロに維持される。
により、電圧ＶＣＥが上昇していくと同時に電流ＩＣ
が減少し始め、このようなターンオフ時の過渡期を経
て、スイッチング素子４が完全にオフ状態となる。この
オフ状態においては、電圧ＶＣＥはスイッチング素子４
のターンオン前の電圧値よりも大きな電圧値に昇圧さ
れ、一方、電流ＩＣ はゼロに維持される。
【０００７】なお、スイッチング素子４として、ＩＧＢ
Ｔの代わりにＦＥＴ（ＭＯＳＦＥＴ）を使用した場合に
おける、そのドレイン−ソース間電圧ＶＤＳ及びドレイ
ン電流ＩＤ の変化を、図５（ｂ）と対応させて図５
（ｃ）に示す。
Ｔの代わりにＦＥＴ（ＭＯＳＦＥＴ）を使用した場合に
おける、そのドレイン−ソース間電圧ＶＤＳ及びドレイ
ン電流ＩＤ の変化を、図５（ｂ）と対応させて図５
（ｃ）に示す。
【０００８】
【発明が解決しようとする課題】一般に、スイッチング
素子による損失は、図５（ｂ）、（ｃ）に示したような
波形における電圧と電流とを掛け合わせたエリアの大き
さで表すことができ、具体的には、スイッチングのター
ンオン時及びターンオフ時のエリアＰ１、Ｐ３；Ｐ１
１、Ｐ１３に相当する損失である「スイッチング損失」
と、スイッチング素子がオン状態にある時のエリアＰ
２；Ｐ１２ に相当する損失である「定常損失」とに分
類される。
素子による損失は、図５（ｂ）、（ｃ）に示したような
波形における電圧と電流とを掛け合わせたエリアの大き
さで表すことができ、具体的には、スイッチングのター
ンオン時及びターンオフ時のエリアＰ１、Ｐ３；Ｐ１
１、Ｐ１３に相当する損失である「スイッチング損失」
と、スイッチング素子がオン状態にある時のエリアＰ
２；Ｐ１２ に相当する損失である「定常損失」とに分
類される。
【０００９】ここで、スイッチング損失は、スイッチン
グ速度に起因する。図５（ｂ）と図５（ｃ）とを対比し
て見れば明らかなように、スイッチング速度はＦＥＴの
方がＩＧＢＴよりも速く、よって、ＦＥＴのスイッチン
グ損失（Ｐ１１＋Ｐ１３）の方がＩＧＢＴのスイッチン
グ損失（Ｐ１＋Ｐ３）よりも小さい。
グ速度に起因する。図５（ｂ）と図５（ｃ）とを対比し
て見れば明らかなように、スイッチング速度はＦＥＴの
方がＩＧＢＴよりも速く、よって、ＦＥＴのスイッチン
グ損失（Ｐ１１＋Ｐ１３）の方がＩＧＢＴのスイッチン
グ損失（Ｐ１＋Ｐ３）よりも小さい。
【００１０】一方、定常損失は、ＩＧＢＴではオン電圧
に起因し、ＦＥＴではオン抵抗に起因する。そのため、
図５（ｂ）と図５（ｃ）とを対比して見れば明らかなよ
うに、特に大電流領域では、ＩＧＢＴの定常損失（Ｐ
２）の方がＦＥＴの定常損失（Ｐ１２）よりも小さい。
に起因し、ＦＥＴではオン抵抗に起因する。そのため、
図５（ｂ）と図５（ｃ）とを対比して見れば明らかなよ
うに、特に大電流領域では、ＩＧＢＴの定常損失（Ｐ
２）の方がＦＥＴの定常損失（Ｐ１２）よりも小さい。
【００１１】そして、トータルの損失（スイッチング損
失と定常損失の合計）を考えてみた場合、特に大電流領
域（例えば１００Ａクラス）では、ＩＧＢＴの方がＦＥ
Ｔよりも損失が小さいため、近年はＩＧＢＴの使用が急
増している。しかしながら、ＩＧＢＴの損失自体（特に
スイッチング損失）は決して少なくないため、その損失
によって発生する熱も大きい。そのため、上記熱による
ＩＧＢＴ自体の温度上昇を抑えるべく、そのパッケージ
を大型化したり、或いは、大型の冷却手段（ヒートシン
ク）を設けなければならない、といった問題が生じてい
た。
失と定常損失の合計）を考えてみた場合、特に大電流領
域（例えば１００Ａクラス）では、ＩＧＢＴの方がＦＥ
Ｔよりも損失が小さいため、近年はＩＧＢＴの使用が急
増している。しかしながら、ＩＧＢＴの損失自体（特に
スイッチング損失）は決して少なくないため、その損失
によって発生する熱も大きい。そのため、上記熱による
ＩＧＢＴ自体の温度上昇を抑えるべく、そのパッケージ
を大型化したり、或いは、大型の冷却手段（ヒートシン
ク）を設けなければならない、といった問題が生じてい
た。
【００１２】なお、上述したような損失特性の相違は、
ＩＧＢＴとＦＥＴの間においてのみ存在するわけではな
く、一般にバイポーラ型スイッチング素子とモノポーラ
型スイッチング素子との間にほぼ同様に存在する。本発
明は、上記従来の問題点に鑑み、少なくとも大電流領域
におけるスイッチング素子のトータル損失を低減させ
て、その小型化を可能にしたスイッチ回路を提供するこ
とを課題とする。
ＩＧＢＴとＦＥＴの間においてのみ存在するわけではな
く、一般にバイポーラ型スイッチング素子とモノポーラ
型スイッチング素子との間にほぼ同様に存在する。本発
明は、上記従来の問題点に鑑み、少なくとも大電流領域
におけるスイッチング素子のトータル損失を低減させ
て、その小型化を可能にしたスイッチ回路を提供するこ
とを課題とする。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するため、以下の通り構成する。すなわち、本発明
は、電力用半導体スイッチング素子からなるスイッチン
グ手段を備え、このスイッチング手段のオン、オフによ
り電流のオン、オフ制御を行うスイッチ回路において、
上記スイッチング手段が、ＩＧＢＴ等のバイポーラ型ス
イッチング素子と、ＦＥＴ等のモノポーラ型スイッチン
グ素子とを並列接続した構成を有するようにし、上記２
つのスイッチング素子のオン、オフタイミングを互いに
適宜ずらすようにしたものである。この場合のずらすタ
イミングは、以下の通りである。
決するため、以下の通り構成する。すなわち、本発明
は、電力用半導体スイッチング素子からなるスイッチン
グ手段を備え、このスイッチング手段のオン、オフによ
り電流のオン、オフ制御を行うスイッチ回路において、
上記スイッチング手段が、ＩＧＢＴ等のバイポーラ型ス
イッチング素子と、ＦＥＴ等のモノポーラ型スイッチン
グ素子とを並列接続した構成を有するようにし、上記２
つのスイッチング素子のオン、オフタイミングを互いに
適宜ずらすようにしたものである。この場合のずらすタ
イミングは、以下の通りである。
【００１４】すなわち、上記スイッチング手段のターン
オン時には、上記バイポーラ型スイッチング素子のオン
タイミングを上記モノポーラ型スイッチング素子のオン
タイミングよりも遅くなるようにずらし、一方、上記ス
イッチング手段のターンオフ時には、上記モノポーラ型
スイッチング素子のオフタイミングを上記バイポーラ型
スイッチング素子のオフタイミングよりも遅くなるよう
にずらす。
オン時には、上記バイポーラ型スイッチング素子のオン
タイミングを上記モノポーラ型スイッチング素子のオン
タイミングよりも遅くなるようにずらし、一方、上記ス
イッチング手段のターンオフ時には、上記モノポーラ型
スイッチング素子のオフタイミングを上記バイポーラ型
スイッチング素子のオフタイミングよりも遅くなるよう
にずらす。
【００１５】このようにした場合、スイッチング手段が
ターンオンする時には、まず、スイッチング損失の小さ
なモノポーラ型スイッチング素子が先にオンし、その後
に（すなわち、モノポーラ型スイッチング素子のドレイ
ン−ソース間電圧がほぼゼロとなった状態で）、スイッ
チング損失の大きなバイポーラ型スイッチング素子がオ
ンすることになる。また、スイッチング手段がターンオ
フする時には、モノポーラ型スイッチング素子がオン状
態のままで（すなわち、モノポーラ型スイッチング素子
のドレイン−ソース間電圧がほぼゼロの状態のまま
で）、まず、スイッチング損失の大きなバイポーラ型ス
イッチング素子が先にオフし、その後に、スイッチング
損失の小さなモノポーラ型スイッチング素子がオフする
ことになる。
ターンオンする時には、まず、スイッチング損失の小さ
なモノポーラ型スイッチング素子が先にオンし、その後
に（すなわち、モノポーラ型スイッチング素子のドレイ
ン−ソース間電圧がほぼゼロとなった状態で）、スイッ
チング損失の大きなバイポーラ型スイッチング素子がオ
ンすることになる。また、スイッチング手段がターンオ
フする時には、モノポーラ型スイッチング素子がオン状
態のままで（すなわち、モノポーラ型スイッチング素子
のドレイン−ソース間電圧がほぼゼロの状態のまま
で）、まず、スイッチング損失の大きなバイポーラ型ス
イッチング素子が先にオフし、その後に、スイッチング
損失の小さなモノポーラ型スイッチング素子がオフする
ことになる。
【００１６】よって、バイポーラ型スイッチング素子が
オン、オフする際には、必ずモノポーラ型スイッチング
素子のドレイン−ソース間電圧がほぼゼロ（すなわち、
バイポーラ型スイッチング素子のコレクタ−エミッタ間
電圧もほぼゼロ）となっているため、いわゆるゼロ電圧
スイッチとなり、バイポーラ型スイッチング素子にはス
イッチング損失がほとんど発生しない。従って、スイッ
チング手段全体の実質的なスイッチング損失はモノポー
ラ型スイッチング素子のみが負担することになり、その
結果、非常に小さなスイッチング損失で済むことにな
る。
オン、オフする際には、必ずモノポーラ型スイッチング
素子のドレイン−ソース間電圧がほぼゼロ（すなわち、
バイポーラ型スイッチング素子のコレクタ−エミッタ間
電圧もほぼゼロ）となっているため、いわゆるゼロ電圧
スイッチとなり、バイポーラ型スイッチング素子にはス
イッチング損失がほとんど発生しない。従って、スイッ
チング手段全体の実質的なスイッチング損失はモノポー
ラ型スイッチング素子のみが負担することになり、その
結果、非常に小さなスイッチング損失で済むことにな
る。
【００１７】一方、バイポーラ型スイッチング素子がオ
ンしてからオフするまでの期間は、パイポーラ型スイッ
チング素子とモノポーラ型スイッチング素子の両方がオ
ン状態にあるが、この期間（定常状態）中は、特に大電
流領域においてオン抵抗の小さなバイポーラ型スイッチ
ング素子の方にほとんどの電流が流れる。そのため、ス
イッチング手段全体の実質的な定常損失はバイポーラ型
スイッチング素子のみが負担することになり、その結
果、非常に小さな定常損失で済むことになる。
ンしてからオフするまでの期間は、パイポーラ型スイッ
チング素子とモノポーラ型スイッチング素子の両方がオ
ン状態にあるが、この期間（定常状態）中は、特に大電
流領域においてオン抵抗の小さなバイポーラ型スイッチ
ング素子の方にほとんどの電流が流れる。そのため、ス
イッチング手段全体の実質的な定常損失はバイポーラ型
スイッチング素子のみが負担することになり、その結
果、非常に小さな定常損失で済むことになる。
【００１８】このように、本発明によれば、損失特性の
異なる２つのタイプのスイッチング素子のオン、オフタ
イミングを適宜制御することで、スイッチング損失と定
常損失とをそれぞれ損失の小さな方のスイッチング素子
に負担させるようにしたので、スイッチング手段全体の
トータル損失が極力抑えられる。
異なる２つのタイプのスイッチング素子のオン、オフタ
イミングを適宜制御することで、スイッチング損失と定
常損失とをそれぞれ損失の小さな方のスイッチング素子
に負担させるようにしたので、スイッチング手段全体の
トータル損失が極力抑えられる。
【００１９】ここで、各スイッチングのオン、オフタイ
ミングは、特に、以下のように制御するのがより望まし
い。例えば、スイッチング手段のターンオン時には、モ
ノポーラ型スイッチング素子がほぼ完全にオンした時点
で（すなわち、モノポーラ型スイッチング素子のドレイ
ン−ソース間電圧がほぼ完全にゼロとなった時点で）、
バイポーラ型スイッチング素子をオンさせるのが望まし
い。このようにすることで、ターンオン時のスイッチン
グ損失が一層低減される。
ミングは、特に、以下のように制御するのがより望まし
い。例えば、スイッチング手段のターンオン時には、モ
ノポーラ型スイッチング素子がほぼ完全にオンした時点
で（すなわち、モノポーラ型スイッチング素子のドレイ
ン−ソース間電圧がほぼ完全にゼロとなった時点で）、
バイポーラ型スイッチング素子をオンさせるのが望まし
い。このようにすることで、ターンオン時のスイッチン
グ損失が一層低減される。
【００２０】同様に、スイッチング手段のターンオフ時
には、バイポーラ型スイッチング素子がほぼ完全にオフ
した時点で（すなわち、バイポーラ型スイッチング素子
のコレクタ電流がほぼ完全にゼロになった時点で）、モ
ノポーラ型スイッチング素子をオフさせるのが望まし
い。このようにすることで、ターンオフ時のスイッチン
グ損失が一層低減される。
には、バイポーラ型スイッチング素子がほぼ完全にオフ
した時点で（すなわち、バイポーラ型スイッチング素子
のコレクタ電流がほぼ完全にゼロになった時点で）、モ
ノポーラ型スイッチング素子をオフさせるのが望まし
い。このようにすることで、ターンオフ時のスイッチン
グ損失が一層低減される。
【００２１】ここで、例えば１００Ａクラス等の大電流
領域について考えた場合には、前述したように、バイポ
ーラ型スイッチング素子の方にほとんどの電流が流れる
ことで、定常損失はバイポーラ型スイッチング素子のみ
が負担することになり、モノポーラ型スイッチング素子
にかかる定常損失をほとんど無視することができる。そ
のため、上述したオン、オフタイミングの制御は、主に
そのような大電流領域において適用されるのが望まし
い。一方、例えば１０Ａクラス等の低電流領域では、モ
ノポーラ型スイッチング素子にかかる定常損失が無視で
きなくなるため、そのような低電流領域にまで所望の効
果を拡大するには、以下のようにオン、オフタイミング
を制御することが望ましい。
領域について考えた場合には、前述したように、バイポ
ーラ型スイッチング素子の方にほとんどの電流が流れる
ことで、定常損失はバイポーラ型スイッチング素子のみ
が負担することになり、モノポーラ型スイッチング素子
にかかる定常損失をほとんど無視することができる。そ
のため、上述したオン、オフタイミングの制御は、主に
そのような大電流領域において適用されるのが望まし
い。一方、例えば１０Ａクラス等の低電流領域では、モ
ノポーラ型スイッチング素子にかかる定常損失が無視で
きなくなるため、そのような低電流領域にまで所望の効
果を拡大するには、以下のようにオン、オフタイミング
を制御することが望ましい。
【００２２】すなわち、上記スイッチング手段のターン
オン時には、上記モノポーラ型スイッチング素子を一旦
オンさせ、続いて、このモノポーラ型スイッチング素子
のオンタイミングよりも遅いタイミングで上記バイポー
ラ型スイッチング素子をオンさせた後、このバイポーラ
型スイッチング素子のオンタイミングよりも遅いタイミ
ングで上記モノポーラ型スイッチング素子をオフさせる
ようにし、一方、上記スイッチング手段のターンオフ時
には、オフ状態にあった上記モノポーラ型スイッチング
素子を一旦オンさせ、続いて、このモノポーラ型スイッ
チング素子のオンタイミングよりも遅いタイミングで上
記バイポーラ型スイッチング素子をオフさせた後、この
バイポーラ型スイッチング素子のオフタイミングよりも
遅いタイミングで上記モノポーラ型スイッチング素子を
オフさせるようにする。
オン時には、上記モノポーラ型スイッチング素子を一旦
オンさせ、続いて、このモノポーラ型スイッチング素子
のオンタイミングよりも遅いタイミングで上記バイポー
ラ型スイッチング素子をオンさせた後、このバイポーラ
型スイッチング素子のオンタイミングよりも遅いタイミ
ングで上記モノポーラ型スイッチング素子をオフさせる
ようにし、一方、上記スイッチング手段のターンオフ時
には、オフ状態にあった上記モノポーラ型スイッチング
素子を一旦オンさせ、続いて、このモノポーラ型スイッ
チング素子のオンタイミングよりも遅いタイミングで上
記バイポーラ型スイッチング素子をオフさせた後、この
バイポーラ型スイッチング素子のオフタイミングよりも
遅いタイミングで上記モノポーラ型スイッチング素子を
オフさせるようにする。
【００２３】このように制御すれば、スイッチング手段
のターンオン時には、スイッチング損失の小さなモノポ
ーラ型スイッチング素子が先にオンした後に、スイッチ
ング損失の大きなバイポーラ型スイッチング素子がオン
し、一方、スイッチング手段のターンオフ時には、モノ
ポーラ型スイッチング素子がオン状態となってから、ス
イッチング損失の大きなバイポーラ型スイッチング素子
が先にオフし、その後に、スイッチング損失の小さなモ
ノポーラ型スイッチング素子がオフする。このように、
スイッチング手段のターンオン時及びターンオフ時に
は、先に述べたオン、オフタイミングの場合と同様な動
作が行われることにより、同様にスイッチング損失の低
減を図ることが可能となる。
のターンオン時には、スイッチング損失の小さなモノポ
ーラ型スイッチング素子が先にオンした後に、スイッチ
ング損失の大きなバイポーラ型スイッチング素子がオン
し、一方、スイッチング手段のターンオフ時には、モノ
ポーラ型スイッチング素子がオン状態となってから、ス
イッチング損失の大きなバイポーラ型スイッチング素子
が先にオフし、その後に、スイッチング損失の小さなモ
ノポーラ型スイッチング素子がオフする。このように、
スイッチング手段のターンオン時及びターンオフ時に
は、先に述べたオン、オフタイミングの場合と同様な動
作が行われることにより、同様にスイッチング損失の低
減を図ることが可能となる。
【００２４】一方、スイッチング手段のターンオン時に
は、バイポーラ型スイッチング素子がオンした後にモノ
ポーラ型スイッチング素子をオフ状態に戻すようにし、
また、スイッチング手段のターンオフ時には、そのオフ
状態にあるモノポーラ型スイッチング素子をオンしてか
らバイポーラ型スイッチング素子をオフするように制御
する。そのため、スイッチング手段がターンオンしてか
らターンオフするまでの期間は、定常損失の小さなバイ
ポーラ型スイッチング素子のみがオン状態となり、定常
損失の大きなモノポーラ型スイッチング素子はオフ状態
を維持する。よって、スイッチング手段全体の定常損失
は、バイポーラ型スイッチング素子のみが完全に負担す
ることになり、低電流領域であっても大電流領域であっ
ても、非常に小さな定常損失が実現される。
は、バイポーラ型スイッチング素子がオンした後にモノ
ポーラ型スイッチング素子をオフ状態に戻すようにし、
また、スイッチング手段のターンオフ時には、そのオフ
状態にあるモノポーラ型スイッチング素子をオンしてか
らバイポーラ型スイッチング素子をオフするように制御
する。そのため、スイッチング手段がターンオンしてか
らターンオフするまでの期間は、定常損失の小さなバイ
ポーラ型スイッチング素子のみがオン状態となり、定常
損失の大きなモノポーラ型スイッチング素子はオフ状態
を維持する。よって、スイッチング手段全体の定常損失
は、バイポーラ型スイッチング素子のみが完全に負担す
ることになり、低電流領域であっても大電流領域であっ
ても、非常に小さな定常損失が実現される。
【００２５】ここで、各スイッチングのオン、オフタイ
ミングは、特に、以下のように制御するのが一層望まし
い。例えば、スイッチング手段のターンオン時には、モ
ノポーラ型スイッチング素子がほぼ完全にオンした時点
でバイポーラ型スイッチング素子をオンさせ、その後、
このバイポーラ型スイッチング素子がほぼ完全にオンし
た時点でモノポーラ型スイッチング素子をオフさせるの
が望ましい。このようにすることで、ターンオン時のス
イッチング損失が一層低減されると共に、定常損失をも
極力低減することが可能となる。
ミングは、特に、以下のように制御するのが一層望まし
い。例えば、スイッチング手段のターンオン時には、モ
ノポーラ型スイッチング素子がほぼ完全にオンした時点
でバイポーラ型スイッチング素子をオンさせ、その後、
このバイポーラ型スイッチング素子がほぼ完全にオンし
た時点でモノポーラ型スイッチング素子をオフさせるの
が望ましい。このようにすることで、ターンオン時のス
イッチング損失が一層低減されると共に、定常損失をも
極力低減することが可能となる。
【００２６】同様に、スイッチング手段のターンオフ時
には、モノポーラ型スイッチング素子がほぼ完全にオン
した時点でバイポーラ型スイッチング素子をオフさせ、
その後、このバイポーラ型スイッチング素子がほぼ完全
にオフした時点でモノポーラ型スイッチング素子をオフ
させるのが望ましい。このようにすることで、ターンオ
フ時のスイッチング損失が一層低減されると共に、定常
損失をも極力低減することが可能となる。
には、モノポーラ型スイッチング素子がほぼ完全にオン
した時点でバイポーラ型スイッチング素子をオフさせ、
その後、このバイポーラ型スイッチング素子がほぼ完全
にオフした時点でモノポーラ型スイッチング素子をオフ
させるのが望ましい。このようにすることで、ターンオ
フ時のスイッチング損失が一層低減されると共に、定常
損失をも極力低減することが可能となる。
【００２７】なお、本発明をもっと広い概念でとらえた
場合、必ずしもバイポーラ型スイッチング素子とモノポ
ーラ型スイッチング素子との組合せである必要はなく、
すなわち、スイッチング損失が大きく定常損失の小さな
第１の半導体スイッチング素子と、スイッチング損失が
小さく定常損失の大きな第２の半導体スイッチング素子
との組合せであれば、前述の課題を解決可能である。し
かも、単に２つのスイッチング素子の組合せに限定され
るものではなく、必要に応じて、損失特性の互いに異な
る３つ以上のスイッチング素子を組み合わせた構成であ
ってもよい。
場合、必ずしもバイポーラ型スイッチング素子とモノポ
ーラ型スイッチング素子との組合せである必要はなく、
すなわち、スイッチング損失が大きく定常損失の小さな
第１の半導体スイッチング素子と、スイッチング損失が
小さく定常損失の大きな第２の半導体スイッチング素子
との組合せであれば、前述の課題を解決可能である。し
かも、単に２つのスイッチング素子の組合せに限定され
るものではなく、必要に応じて、損失特性の互いに異な
る３つ以上のスイッチング素子を組み合わせた構成であ
ってもよい。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 ＜本発明の第１の実施の形態＞図１は、本発明の第１の
実施の形態を適用した昇圧チョッパ回路の回路図であ
る。ここでは、昇圧チョッパ回路として、例えば１００
Ａクラスの大電流用のものを考えている。
て、図面を参照しながら詳細に説明する。 ＜本発明の第１の実施の形態＞図１は、本発明の第１の
実施の形態を適用した昇圧チョッパ回路の回路図であ
る。ここでは、昇圧チョッパ回路として、例えば１００
Ａクラスの大電流用のものを考えている。
【００２９】この昇圧チョッパ回路は、コイル１１、コ
ンデンサ１２、ダイオード１３、及びスイッチング手段
１４から構成されている。そして、スイッチング手段１
４は、互いに損失特性の異なる２つのスイッチング素子
であるＩＧＢＴ１４ａとＦＥＴ１４ｂとを並列接続した
構成からなっている。ここで、スイッチング損失はＩＧ
ＢＴ１４ａよりもＦＥＴ１４ｂの方が小さく、定常損失
はＩＧＢＴ１４ａの方がＦＥＴ１４ｂよりも小さい。こ
のことは、特に大電流領域において顕著である。
ンデンサ１２、ダイオード１３、及びスイッチング手段
１４から構成されている。そして、スイッチング手段１
４は、互いに損失特性の異なる２つのスイッチング素子
であるＩＧＢＴ１４ａとＦＥＴ１４ｂとを並列接続した
構成からなっている。ここで、スイッチング損失はＩＧ
ＢＴ１４ａよりもＦＥＴ１４ｂの方が小さく、定常損失
はＩＧＢＴ１４ａの方がＦＥＴ１４ｂよりも小さい。こ
のことは、特に大電流領域において顕著である。
【００３０】この回路では、スイッチング手段１４を構
成するＩＧＢＴ１４ａとＦＥＴ１４ｂとを、そのオン、
オフタイミングを適宜ずらしながら所定サイクルでオ
ン、オフさせることにより、入力側の直流電圧源（例え
ばバッテリ等）１５の電圧を昇圧して出力側の負荷１６
に与える。
成するＩＧＢＴ１４ａとＦＥＴ１４ｂとを、そのオン、
オフタイミングを適宜ずらしながら所定サイクルでオ
ン、オフさせることにより、入力側の直流電圧源（例え
ばバッテリ等）１５の電圧を昇圧して出力側の負荷１６
に与える。
【００３１】ここで、上記オン、オフタイミングの制御
について、図２を用いて詳しく説明する。なお、この制
御は、不図示の制御手段で生成された制御信号Ａ、Ｂを
ＩＧＢＴ１４ａとＦＥＴ１４ｂの各ゲートに入力するこ
とにより行う。図２は、図１に示した昇圧チョッパ回路
において、ＩＧＢＴ１４ａとＦＥＴ１４ｂの各ゲートに
それぞれ制御信号Ａ、Ｂを入力した時における、スイッ
チング手段１４全体の両出力端子ａ、ｂ間の電圧Ｖａｂ
及びそこに流れる電流Ｉａｂの変化を示す図である。な
お、電圧Ｖａｂは、ＩＧＢＴ１４ａのコレクタ−エミッ
タ間電圧ＶＣＥ及びＦＥＴ１４ｂのドレイン−ソース間
電圧ＶＤＳに等しく、また、電流Ｉａｂは、ＩＧＢＴ１
４ａのコレクタ電流ＩＣ とＦＥＴ１４ｂのドレイン電
流ＩＤ との合計に等しい。
について、図２を用いて詳しく説明する。なお、この制
御は、不図示の制御手段で生成された制御信号Ａ、Ｂを
ＩＧＢＴ１４ａとＦＥＴ１４ｂの各ゲートに入力するこ
とにより行う。図２は、図１に示した昇圧チョッパ回路
において、ＩＧＢＴ１４ａとＦＥＴ１４ｂの各ゲートに
それぞれ制御信号Ａ、Ｂを入力した時における、スイッ
チング手段１４全体の両出力端子ａ、ｂ間の電圧Ｖａｂ
及びそこに流れる電流Ｉａｂの変化を示す図である。な
お、電圧Ｖａｂは、ＩＧＢＴ１４ａのコレクタ−エミッ
タ間電圧ＶＣＥ及びＦＥＴ１４ｂのドレイン−ソース間
電圧ＶＤＳに等しく、また、電流Ｉａｂは、ＩＧＢＴ１
４ａのコレクタ電流ＩＣ とＦＥＴ１４ｂのドレイン電
流ＩＤ との合計に等しい。
【００３２】スイッチング手段１４をオン、オフ制御す
る場合、ＩＧＢＴ１４ａのゲートには、図２（ａ）に示
す制御信号Ａを与え、一方、ＦＥＴ１４ｂのゲートに
は、図２（ｂ）に示す制御信号Ｂを与える。これによ
り、電圧Ｖａｂ及び電流Ｉａｂは図２（ｃ）のように変
化する。このことについて、以下に、より具体的に説明
する。
る場合、ＩＧＢＴ１４ａのゲートには、図２（ａ）に示
す制御信号Ａを与え、一方、ＦＥＴ１４ｂのゲートに
は、図２（ｂ）に示す制御信号Ｂを与える。これによ
り、電圧Ｖａｂ及び電流Ｉａｂは図２（ｃ）のように変
化する。このことについて、以下に、より具体的に説明
する。
【００３３】まず、スイッチング手段１４をオンさせる
場合には、制御信号Ｂを立ち上げることで、スイッチン
グ損失の小さな（つまり、スイッチング速度の速い）Ｆ
ＥＴ１４ｂを先にオンさせる。すると、この時点ではＩ
ＧＢＴ１４ａがまだオフ状態にあるため、ＦＥＴ１４ｂ
のスイッチング特性に従って電圧Ｖａｂが急速に低下す
ると同時に、電流Ｉａｂがゼロから急速に上昇し、この
ようなターンオン時の過渡期を経て、ＦＥＴ１４ｂがほ
ぼ完全にオン状態となる。
場合には、制御信号Ｂを立ち上げることで、スイッチン
グ損失の小さな（つまり、スイッチング速度の速い）Ｆ
ＥＴ１４ｂを先にオンさせる。すると、この時点ではＩ
ＧＢＴ１４ａがまだオフ状態にあるため、ＦＥＴ１４ｂ
のスイッチング特性に従って電圧Ｖａｂが急速に低下す
ると同時に、電流Ｉａｂがゼロから急速に上昇し、この
ようなターンオン時の過渡期を経て、ＦＥＴ１４ｂがほ
ぼ完全にオン状態となる。
【００３４】そして、ＦＥＴ１４ｂがほぼ完全にオンし
た時点で、制御信号Ａを立ち上げることにより、スイッ
チング損失の大きなＩＧＢＴ１４ａをオンさせる。この
時、ＦＥＴ１４ｂがほぼ完全にオンしているため、ＦＥ
Ｔ１４ｂのオン抵抗に起因する電圧Ｖａｂがほぼゼロと
なっており、いわゆるゼロ電圧スイッチとなるため、Ｉ
ＧＢＴ１４ａにはスイッチング損失がほとんど発生しな
い。従って、スイッチング手段１４全体の実質的なスイ
ッチング損失はＦＥＴ１４ｂのみが負担することにな
り、その結果、ターンオン時のスイッチング損失を非常
に小さく抑えることができる。
た時点で、制御信号Ａを立ち上げることにより、スイッ
チング損失の大きなＩＧＢＴ１４ａをオンさせる。この
時、ＦＥＴ１４ｂがほぼ完全にオンしているため、ＦＥ
Ｔ１４ｂのオン抵抗に起因する電圧Ｖａｂがほぼゼロと
なっており、いわゆるゼロ電圧スイッチとなるため、Ｉ
ＧＢＴ１４ａにはスイッチング損失がほとんど発生しな
い。従って、スイッチング手段１４全体の実質的なスイ
ッチング損失はＦＥＴ１４ｂのみが負担することにな
り、その結果、ターンオン時のスイッチング損失を非常
に小さく抑えることができる。
【００３５】このようにしてＩＧＢＴ１４ａとＦＥＴ１
４ｂの両方がオン状態になると、その期間（定常状態）
中は、特に大電流領域においてオン抵抗の小さなＩＧＢ
Ｔ１４ａの方にほとんどの電流が流れる。そのため、こ
の定常状態では、電圧Ｖａｂ及び電流ＩａｂはＩＧＢＴ
１４ａの定常損失特性に従って変化し、すなわち、ＩＧ
ＢＴ１４ａのオン電圧及びＦＥＴ１４ｂのオン抵抗に起
因する電圧Ｖａｂはほぼゼロ近傍の一定値を維持し、一
方、電流Ｉａｂは徐々に上昇していく。このことから、
スイッチング手段１４全体の実質的な定常損失はＩＧＢ
Ｔ１４ａのみが負担することになり、その結果、定常損
失を非常に小さく抑えることができる。
４ｂの両方がオン状態になると、その期間（定常状態）
中は、特に大電流領域においてオン抵抗の小さなＩＧＢ
Ｔ１４ａの方にほとんどの電流が流れる。そのため、こ
の定常状態では、電圧Ｖａｂ及び電流ＩａｂはＩＧＢＴ
１４ａの定常損失特性に従って変化し、すなわち、ＩＧ
ＢＴ１４ａのオン電圧及びＦＥＴ１４ｂのオン抵抗に起
因する電圧Ｖａｂはほぼゼロ近傍の一定値を維持し、一
方、電流Ｉａｂは徐々に上昇していく。このことから、
スイッチング手段１４全体の実質的な定常損失はＩＧＢ
Ｔ１４ａのみが負担することになり、その結果、定常損
失を非常に小さく抑えることができる。
【００３６】その後、スイッチング手段１４をオフさせ
る場合には、制御信号Ａを立ち下げることで、スイッチ
ング損失の大きなＩＧＢＴ１４ａを先にオフさせる。す
ると、この時点ではＦＥＴ１４ｂがまだオン状態にある
ため、ＩＧＢＴ１４ａがオフしても、電圧Ｖａｂ及び電
流Ｉａｂは急激に変化することはせずに、ＦＥＴ１４ｂ
の定常損失特性にほぼ従って徐々に上昇していく程度で
ある。よって、この時も、ＩＧＢＴ１４ａはほぼゼロ電
圧スイッチとなり、ＩＧＢＴ１４ａにはスイッチング損
失がほとんど発生しない。
る場合には、制御信号Ａを立ち下げることで、スイッチ
ング損失の大きなＩＧＢＴ１４ａを先にオフさせる。す
ると、この時点ではＦＥＴ１４ｂがまだオン状態にある
ため、ＩＧＢＴ１４ａがオフしても、電圧Ｖａｂ及び電
流Ｉａｂは急激に変化することはせずに、ＦＥＴ１４ｂ
の定常損失特性にほぼ従って徐々に上昇していく程度で
ある。よって、この時も、ＩＧＢＴ１４ａはほぼゼロ電
圧スイッチとなり、ＩＧＢＴ１４ａにはスイッチング損
失がほとんど発生しない。
【００３７】そして、ＩＧＢＴ１４ａがそのターンオフ
時の過渡期を経てほぼ完全にオフした時点（すなわち、
ＩＧＢＴ１４ａのコレクタ電流がほぼゼロになった時
点）で、制御信号Ｂを立ち下げることにより、スイッチ
ング損失の小さなＦＥＴ１４ｂをオフさせる。これによ
り、ＦＥＴ１４ｂのスイッチング特性に従って、電圧Ｖ
ａｂがターンオン前の電圧値よりも大きな電圧値まで急
速に昇圧されると同時に、電流Ｉａｂが急速に減少して
ゼロとなる。従って、ターンオフ時にも、スイッチング
手段１４全体の実質的なスイッチング損失はＦＥＴ１４
ｂのみが負担することになり、その結果、ターンオフ時
のスイッチング損失を非常に小さく抑えることができ
る。
時の過渡期を経てほぼ完全にオフした時点（すなわち、
ＩＧＢＴ１４ａのコレクタ電流がほぼゼロになった時
点）で、制御信号Ｂを立ち下げることにより、スイッチ
ング損失の小さなＦＥＴ１４ｂをオフさせる。これによ
り、ＦＥＴ１４ｂのスイッチング特性に従って、電圧Ｖ
ａｂがターンオン前の電圧値よりも大きな電圧値まで急
速に昇圧されると同時に、電流Ｉａｂが急速に減少して
ゼロとなる。従って、ターンオフ時にも、スイッチング
手段１４全体の実質的なスイッチング損失はＦＥＴ１４
ｂのみが負担することになり、その結果、ターンオフ時
のスイッチング損失を非常に小さく抑えることができ
る。
【００３８】このように、第１の実施の形態によれば、
損失特性の異なる２つのタイプのスイッチング素子（Ｉ
ＧＢＴ１４ａとＦＥＴ１４ｂ）のオン、オフタイミング
を適宜制御することで、スイッチング損失と定常損失と
をそれぞれ損失の小さな方のスイッチング素子に負担さ
せるようにしたので、特に大電流領域においてスイッチ
ング手段１４全体のトータル損失を極力抑えることがで
きる。
損失特性の異なる２つのタイプのスイッチング素子（Ｉ
ＧＢＴ１４ａとＦＥＴ１４ｂ）のオン、オフタイミング
を適宜制御することで、スイッチング損失と定常損失と
をそれぞれ損失の小さな方のスイッチング素子に負担さ
せるようにしたので、特に大電流領域においてスイッチ
ング手段１４全体のトータル損失を極力抑えることがで
きる。
【００３９】この点は図２（ｃ）と図５（ｂ）及び
（ｃ）とを比較すれば明らかであり、すなわち、図２
（ｃ）に示す第１の実施の形態におけるスイッチング損
失に相当するエリアＰ２１及びＰ２３の面積は、図５
（ｃ）におけるＦＥＴのスイッチング損失に相当するエ
リアＰ１１及びＰ１３の面積にほぼ等しく、また、図２
（ｃ）に示す本実施の形態における定常損失に相当する
エリアＰ２２の面積は、図５（ｂ）におけるＩＧＢＴの
定常損失に相当するエリアＰ２ の面積にほぼ等しい。
よって、ＩＧＢＴとＦＥＴとをそれぞれ個別に使用した
場合と比べて、トータル損失（Ｐ２１＋Ｐ２２＋Ｐ２
３）を著しく低減できることがわかる。
（ｃ）とを比較すれば明らかであり、すなわち、図２
（ｃ）に示す第１の実施の形態におけるスイッチング損
失に相当するエリアＰ２１及びＰ２３の面積は、図５
（ｃ）におけるＦＥＴのスイッチング損失に相当するエ
リアＰ１１及びＰ１３の面積にほぼ等しく、また、図２
（ｃ）に示す本実施の形態における定常損失に相当する
エリアＰ２２の面積は、図５（ｂ）におけるＩＧＢＴの
定常損失に相当するエリアＰ２ の面積にほぼ等しい。
よって、ＩＧＢＴとＦＥＴとをそれぞれ個別に使用した
場合と比べて、トータル損失（Ｐ２１＋Ｐ２２＋Ｐ２
３）を著しく低減できることがわかる。
【００４０】このようにスイッチング手段１４のトータ
ル損失を低減させることができるので、その損失によっ
て発生する熱量も低減され、その結果、スイッチング素
子のパッケージの大型化やその冷却手段（ヒートシン
ク）の大型化を極力避けることができる。 ＜本発明の第２の実施の形態＞本発明の第２の実施の形
態は、図１に示したものと同一構成の昇圧チョッパ回路
に適用されるが、ここでは、昇圧チョッパ回路として、
例えば１０Ａクラスの低電流用のものから１００Ａクラ
スの大電流用のものまで広範囲に考えている。なお、こ
こでは、昇圧チョッパ回路の構成についての説明を省略
する。
ル損失を低減させることができるので、その損失によっ
て発生する熱量も低減され、その結果、スイッチング素
子のパッケージの大型化やその冷却手段（ヒートシン
ク）の大型化を極力避けることができる。 ＜本発明の第２の実施の形態＞本発明の第２の実施の形
態は、図１に示したものと同一構成の昇圧チョッパ回路
に適用されるが、ここでは、昇圧チョッパ回路として、
例えば１０Ａクラスの低電流用のものから１００Ａクラ
スの大電流用のものまで広範囲に考えている。なお、こ
こでは、昇圧チョッパ回路の構成についての説明を省略
する。
【００４１】図３は、図１に示した昇圧チョッパ回路に
おいて、ＩＧＢＴ１４ａとＦＥＴ１４ｂの各ゲートに、
第２の実施の形態に係る制御信号Ａ、Ｂをそれぞれ入力
した時における、スイッチング手段１４全体の両出力端
子ａ、ｂ間の電圧Ｖａｂ及びそこに流れる電流Ｉａｂの
変化を示す図である。
おいて、ＩＧＢＴ１４ａとＦＥＴ１４ｂの各ゲートに、
第２の実施の形態に係る制御信号Ａ、Ｂをそれぞれ入力
した時における、スイッチング手段１４全体の両出力端
子ａ、ｂ間の電圧Ｖａｂ及びそこに流れる電流Ｉａｂの
変化を示す図である。
【００４２】スイッチング手段１４をオン、オフ制御す
る場合、ＩＧＢＴ１４ａのゲートには、図３（ａ）に示
す制御信号Ａを与え、一方、ＦＥＴ１４ｂのゲートに
は、図３（ｂ）に示す制御信号Ｂを与える。これによ
り、電圧Ｖａｂ及び電流Ｉａｂは図３（ｃ）のように変
化する。この制御について、以下に、より具体的に説明
する。
る場合、ＩＧＢＴ１４ａのゲートには、図３（ａ）に示
す制御信号Ａを与え、一方、ＦＥＴ１４ｂのゲートに
は、図３（ｂ）に示す制御信号Ｂを与える。これによ
り、電圧Ｖａｂ及び電流Ｉａｂは図３（ｃ）のように変
化する。この制御について、以下に、より具体的に説明
する。
【００４３】まず、スイッチング手段１４をターンオン
させる場合には、制御信号Ｂを立ち上げることで、スイ
ッチング損失の小さなＦＥＴ１４ｂを先にオンさせる。
すると、この時点ではＩＧＢＴ１４ａがまだオフ状態に
あるため、ＦＥＴ１４ｂのスイッチング特性に従って電
圧Ｖａｂが急速に低下すると同時に、電流Ｉａｂがゼロ
から急速に上昇し、このようなターンオン時の過渡期を
経て、ＦＥＴ１４ｂがほぼ完全にオン状態となる。
させる場合には、制御信号Ｂを立ち上げることで、スイ
ッチング損失の小さなＦＥＴ１４ｂを先にオンさせる。
すると、この時点ではＩＧＢＴ１４ａがまだオフ状態に
あるため、ＦＥＴ１４ｂのスイッチング特性に従って電
圧Ｖａｂが急速に低下すると同時に、電流Ｉａｂがゼロ
から急速に上昇し、このようなターンオン時の過渡期を
経て、ＦＥＴ１４ｂがほぼ完全にオン状態となる。
【００４４】そして、ＦＥＴ１４ｂがほぼ完全にオンし
た時点、すなわち電圧Ｖａｂがほぼゼロとなった時点
で、制御信号Ａを立ち上げることにより、スイッチング
損失の大きなＩＧＢＴ１４ａをオンさせる。この時、Ｆ
ＥＴ１４ｂがほぼ完全にオンしているため、電圧Ｖａｂ
がほぼゼロとなっており、いわゆるゼロ電圧スイッチと
なるため、ＩＧＢＴ１４ａにはスイッチング損失がほと
んど発生しない。従って、スイッチング手段１４全体の
実質的なスイッチング損失はＦＥＴ１４ｂのみが負担す
ることになり、その結果、ターンオン時のスイッチング
損失を非常に小さく抑えることができる。この点は、先
に説明した第１の実施の形態と同様である。
た時点、すなわち電圧Ｖａｂがほぼゼロとなった時点
で、制御信号Ａを立ち上げることにより、スイッチング
損失の大きなＩＧＢＴ１４ａをオンさせる。この時、Ｆ
ＥＴ１４ｂがほぼ完全にオンしているため、電圧Ｖａｂ
がほぼゼロとなっており、いわゆるゼロ電圧スイッチと
なるため、ＩＧＢＴ１４ａにはスイッチング損失がほと
んど発生しない。従って、スイッチング手段１４全体の
実質的なスイッチング損失はＦＥＴ１４ｂのみが負担す
ることになり、その結果、ターンオン時のスイッチング
損失を非常に小さく抑えることができる。この点は、先
に説明した第１の実施の形態と同様である。
【００４５】第２の実施の形態では、その後更に、ＩＧ
ＢＴ１４ａの上記オンのタイミングよりも遅いタイミン
グで、望ましくはＩＧＢＴ１４ａがほぼ完全にオンした
時点で、制御信号Ｂを立ち下げることにより、一旦オン
状態となっているＦＥＴ１４ｂをオフ状態に戻す。
ＢＴ１４ａの上記オンのタイミングよりも遅いタイミン
グで、望ましくはＩＧＢＴ１４ａがほぼ完全にオンした
時点で、制御信号Ｂを立ち下げることにより、一旦オン
状態となっているＦＥＴ１４ｂをオフ状態に戻す。
【００４６】このようにして、スイッチング手段１４の
ターンオン後は、定常損失の小さなＩＧＢＴ１４ａのみ
がオン状態を維持する。すると、その期間（定常状態）
中は、ＩＧＢＴ１４ａに全ての電流が流れるため、電圧
Ｖａｂ及び電流ＩａｂはＩＧＢＴ１４ａの定常損失特性
に従って変化し、すなわち、電圧Ｖａｂはほぼゼロ近傍
の一定値を維持し、一方、電流Ｉａｂは徐々に上昇して
いく。このことから、スイッチング手段１４全体の定常
損失はＩＧＢＴ１４ａのみが完全に負担することにな
り、その結果、大電流領域であっても低電流領域であっ
ても、定常損失を非常に小さく抑えることができる。
ターンオン後は、定常損失の小さなＩＧＢＴ１４ａのみ
がオン状態を維持する。すると、その期間（定常状態）
中は、ＩＧＢＴ１４ａに全ての電流が流れるため、電圧
Ｖａｂ及び電流ＩａｂはＩＧＢＴ１４ａの定常損失特性
に従って変化し、すなわち、電圧Ｖａｂはほぼゼロ近傍
の一定値を維持し、一方、電流Ｉａｂは徐々に上昇して
いく。このことから、スイッチング手段１４全体の定常
損失はＩＧＢＴ１４ａのみが完全に負担することにな
り、その結果、大電流領域であっても低電流領域であっ
ても、定常損失を非常に小さく抑えることができる。
【００４７】その後、スイッチング手段１４をターンオ
フさせる場合には、まず制御信号Ｂを立ち上げること
で、それまでオフ状態にあったＦＥＴ１４ｂを一旦オン
させる。この時は、ＩＧＢＴ１４ａが既にオン状態にあ
るので、電圧Ｖａｂ及び電流Ｉａｂはほとんど定常状態
時の変化を維持する。
フさせる場合には、まず制御信号Ｂを立ち上げること
で、それまでオフ状態にあったＦＥＴ１４ｂを一旦オン
させる。この時は、ＩＧＢＴ１４ａが既にオン状態にあ
るので、電圧Ｖａｂ及び電流Ｉａｂはほとんど定常状態
時の変化を維持する。
【００４８】続いて、ＦＥＴ１４ｂの上記オンのタイミ
ングよりも遅いタイミングで、望ましくはＦＥＴ１４ｂ
がほぼ完全にオンした時点で、制御信号Ａを立ち下げる
ことで、スイッチング損失の大きなＩＧＢＴ１４ａをオ
フさせる。すると、この時点ではＦＥＴ１４ｂが既にオ
ン状態にあるため、ＩＧＢＴ１４ａがオフしても、電圧
Ｖａｂ及び電流Ｉａｂは急激に変化することはせずに、
ＦＥＴ１４ｂの定常損失特性にほぼ従って徐々に上昇し
ていく程度である。よって、この時も、ＩＧＢＴ１４ａ
はほぼゼロ電圧スイッチとなり、ＩＧＢＴ１４ａにはス
イッチング損失がほとんど発生しない。
ングよりも遅いタイミングで、望ましくはＦＥＴ１４ｂ
がほぼ完全にオンした時点で、制御信号Ａを立ち下げる
ことで、スイッチング損失の大きなＩＧＢＴ１４ａをオ
フさせる。すると、この時点ではＦＥＴ１４ｂが既にオ
ン状態にあるため、ＩＧＢＴ１４ａがオフしても、電圧
Ｖａｂ及び電流Ｉａｂは急激に変化することはせずに、
ＦＥＴ１４ｂの定常損失特性にほぼ従って徐々に上昇し
ていく程度である。よって、この時も、ＩＧＢＴ１４ａ
はほぼゼロ電圧スイッチとなり、ＩＧＢＴ１４ａにはス
イッチング損失がほとんど発生しない。
【００４９】そして、ＩＧＢＴ１４ａがそのターンオフ
時の過渡期を経てほぼ完全にオフした時点で、制御信号
Ｂを立ち下げることにより、スイッチング損失の小さな
ＦＥＴ１４ｂをオフさせる。これにより、ＦＥＴ１４ｂ
のスイッチング特性に従って、電圧Ｖａｂがターンオン
前の電圧値よりも大きな電圧値まで急速に昇圧されると
同時に、電流Ｉａｂが急速に減少してゼロとなる。従っ
て、ターンオフ時にも、スイッチング手段１４全体の実
質的なスイッチング損失はＦＥＴ１４ｂのみが負担する
ことになり、その結果、ターンオフ時のスイッチング損
失を非常に小さく抑えることができる。この点も、第１
の実施の形態と同様である。
時の過渡期を経てほぼ完全にオフした時点で、制御信号
Ｂを立ち下げることにより、スイッチング損失の小さな
ＦＥＴ１４ｂをオフさせる。これにより、ＦＥＴ１４ｂ
のスイッチング特性に従って、電圧Ｖａｂがターンオン
前の電圧値よりも大きな電圧値まで急速に昇圧されると
同時に、電流Ｉａｂが急速に減少してゼロとなる。従っ
て、ターンオフ時にも、スイッチング手段１４全体の実
質的なスイッチング損失はＦＥＴ１４ｂのみが負担する
ことになり、その結果、ターンオフ時のスイッチング損
失を非常に小さく抑えることができる。この点も、第１
の実施の形態と同様である。
【００５０】このように、第２の実施の形態によれば、
損失特性の異なる２つのタイプのスイッチング素子（Ｉ
ＧＢＴ１４ａとＦＥＴ１４ｂ）のオン、オフタイミング
を適宜制御することで、スイッチング損失と定常損失と
をそれぞれ損失の小さな方のスイッチング素子に負担さ
せるようにしたので、大電流領域のみならず、低電流領
域においてもスイッチング手段１４全体のトータル損失
（図３（ｃ）中のＰ３１＋Ｐ３２＋Ｐ３３）を極力抑え
ることができる。すなわち、第２の実施の形態によれ
ば、第１の実施の形態により主に大電流領域で期待でき
る効果を、低電流領域にまで広範囲に拡大することがで
きる。 ＜その他の実施の形態＞本発明は、上記実施の形態に限
定されるものではなく、請求項に記載した本発明の主旨
を逸脱しない範囲内において、種々の構成を採用可能で
ある。例えば、以下のような構成変更も可能である。
損失特性の異なる２つのタイプのスイッチング素子（Ｉ
ＧＢＴ１４ａとＦＥＴ１４ｂ）のオン、オフタイミング
を適宜制御することで、スイッチング損失と定常損失と
をそれぞれ損失の小さな方のスイッチング素子に負担さ
せるようにしたので、大電流領域のみならず、低電流領
域においてもスイッチング手段１４全体のトータル損失
（図３（ｃ）中のＰ３１＋Ｐ３２＋Ｐ３３）を極力抑え
ることができる。すなわち、第２の実施の形態によれ
ば、第１の実施の形態により主に大電流領域で期待でき
る効果を、低電流領域にまで広範囲に拡大することがで
きる。 ＜その他の実施の形態＞本発明は、上記実施の形態に限
定されるものではなく、請求項に記載した本発明の主旨
を逸脱しない範囲内において、種々の構成を採用可能で
ある。例えば、以下のような構成変更も可能である。
【００５１】（１）上記の実施の形態では、図２
（ａ）、（ｂ）や図３（ａ）、（ｂ）に明らかなよう
に、ターンオン時には制御信号Ａのオンタイミングを制
御信号Ｂのオンタイミングよりも若干遅らせているが、
これらを同時タイミングとしてもかまわない。すなわ
ち、本来、スイッチング速度はＩＧＢＴよりもＦＥＴの
方が速いため、制御信号Ａ及びＢのオンタイミングを同
時にしても、スイッチング素子の実質的なオンタイミン
グはＩＧＢＴよりもＦＥＴの方が速くなり、ほぼ同様な
作用が期待できる。勿論、ターンオフ時における制御信
号Ａ及びＢのオフタイミングは同時であってはいけな
い。
（ａ）、（ｂ）や図３（ａ）、（ｂ）に明らかなよう
に、ターンオン時には制御信号Ａのオンタイミングを制
御信号Ｂのオンタイミングよりも若干遅らせているが、
これらを同時タイミングとしてもかまわない。すなわ
ち、本来、スイッチング速度はＩＧＢＴよりもＦＥＴの
方が速いため、制御信号Ａ及びＢのオンタイミングを同
時にしても、スイッチング素子の実質的なオンタイミン
グはＩＧＢＴよりもＦＥＴの方が速くなり、ほぼ同様な
作用が期待できる。勿論、ターンオフ時における制御信
号Ａ及びＢのオフタイミングは同時であってはいけな
い。
【００５２】なお、請求項の中で用いた「オンタイミン
グ」及び「オフタイミング」という語句は、制御信号の
オン、オフタイミングではなく、スイッチング素子自体
が実際にオン、オフするタイミングを意味している。 （２）上記の実施の形態では、ターンオン時には、ＦＥ
Ｔがほぼ完全にオンした時点でＩＧＢＴをオンさせ、一
方、ターンオフ時には、ＩＧＢＴがほぼ完全にオフした
時点でＦＥＴをオフさせるようにしており、このように
制御することが望ましいが、本発明はこれに限定されな
い。すなわち、各スイッチング素子のオン、オフのタイ
ミングをどの程度ずらすのかは、各素子において発生す
るスイッチング損失と定常損失とを考慮し、それらのト
ータル損失ができるだけ小さくなるように適宜設定され
ればよい。
グ」及び「オフタイミング」という語句は、制御信号の
オン、オフタイミングではなく、スイッチング素子自体
が実際にオン、オフするタイミングを意味している。 （２）上記の実施の形態では、ターンオン時には、ＦＥ
Ｔがほぼ完全にオンした時点でＩＧＢＴをオンさせ、一
方、ターンオフ時には、ＩＧＢＴがほぼ完全にオフした
時点でＦＥＴをオフさせるようにしており、このように
制御することが望ましいが、本発明はこれに限定されな
い。すなわち、各スイッチング素子のオン、オフのタイ
ミングをどの程度ずらすのかは、各素子において発生す
るスイッチング損失と定常損失とを考慮し、それらのト
ータル損失ができるだけ小さくなるように適宜設定され
ればよい。
【００５３】（３）スイッチング手段としては、ＩＧＢ
ＴとＦＥＴとの組合せが望ましいが、本発明はこれに限
定されるものではない。すなわち、前述したように、Ｉ
ＧＢＴとＦＥＴとの間に存在する損失特性の相違は、一
般に、バイポーラ型スイッチング素子とモノポーラ型ス
イッチング素子との間にほぼ同様に存在しているため、
スイッチング手段としては、バイポーラ型スイッチング
素子とモノポーラ型スイッチング素子との多くの組合せ
の中から、互いに適当な損失特性を持ち合わせたもの同
士を適宜採用可能である。
ＴとＦＥＴとの組合せが望ましいが、本発明はこれに限
定されるものではない。すなわち、前述したように、Ｉ
ＧＢＴとＦＥＴとの間に存在する損失特性の相違は、一
般に、バイポーラ型スイッチング素子とモノポーラ型ス
イッチング素子との間にほぼ同様に存在しているため、
スイッチング手段としては、バイポーラ型スイッチング
素子とモノポーラ型スイッチング素子との多くの組合せ
の中から、互いに適当な損失特性を持ち合わせたもの同
士を適宜採用可能である。
【００５４】本発明を更に広くとらえれば、バイポーラ
型スイッチング素子とモノポーラ型スイッチング素子と
の組合せに限定されるものでもなく、すなわち、スイッ
チング損失が大きく定常損失の小さな第１の半導体スイ
ッチング素子と、スイッチング損失が小さく定常損失の
大きな第２の半導体スイッチング素子とを適宜組み合わ
せることで、同様な作用が期待できる。勿論、３個以上
のスイッチング素子を並列接続したものも本発明の範囲
内である。
型スイッチング素子とモノポーラ型スイッチング素子と
の組合せに限定されるものでもなく、すなわち、スイッ
チング損失が大きく定常損失の小さな第１の半導体スイ
ッチング素子と、スイッチング損失が小さく定常損失の
大きな第２の半導体スイッチング素子とを適宜組み合わ
せることで、同様な作用が期待できる。勿論、３個以上
のスイッチング素子を並列接続したものも本発明の範囲
内である。
【００５５】なお、使用可能なスイッチング素子として
は、ＩＧＢＴやＦＥＴの他にも、通常のバイポーラトラ
ンジスタ、ＳＩＴ、サイリスタ等、各種のものが考えら
れる。 （４）上記実施の形態では、昇圧チョッパ回路を一例と
して説明したが、本発明は、その他にも降圧チョッパ回
路やインバータ回路等、電流をオン、オフ制御するスイ
ッチ回路を含んだ各種回路に適用可能である。
は、ＩＧＢＴやＦＥＴの他にも、通常のバイポーラトラ
ンジスタ、ＳＩＴ、サイリスタ等、各種のものが考えら
れる。 （４）上記実施の形態では、昇圧チョッパ回路を一例と
して説明したが、本発明は、その他にも降圧チョッパ回
路やインバータ回路等、電流をオン、オフ制御するスイ
ッチ回路を含んだ各種回路に適用可能である。
【００５６】
【発明の効果】本発明によれば、損失特性の異なるスイ
ッチング素子を並列接続し、そのオン、オフのタイミン
グを適宜ずらして、それぞれの優れている方の損失特性
を使用可能としたことにより、全体の損失を極力低減さ
せることができ、その結果、スイッチング素子及びその
冷却手段の小型化を実現することができる。
ッチング素子を並列接続し、そのオン、オフのタイミン
グを適宜ずらして、それぞれの優れている方の損失特性
を使用可能としたことにより、全体の損失を極力低減さ
せることができ、その結果、スイッチング素子及びその
冷却手段の小型化を実現することができる。
【図１】本発明の第１の実施の形態を適用した昇圧チョ
ッパ回路の回路図である。
ッパ回路の回路図である。
【図２】図１に示した昇圧チョッパ回路において、ＩＧ
ＢＴ１４ａとＦＥＴ１４ｂの各ゲートに、本発明の第１
の実施の形態に係る制御信号Ａ、Ｂをそれぞれ入力した
時における、スイッチング手段１４全体の両出力端子
ａ、ｂ間の電圧Ｖａｂ及びそこに流れる電流Ｉａｂの変
化を示す図である。
ＢＴ１４ａとＦＥＴ１４ｂの各ゲートに、本発明の第１
の実施の形態に係る制御信号Ａ、Ｂをそれぞれ入力した
時における、スイッチング手段１４全体の両出力端子
ａ、ｂ間の電圧Ｖａｂ及びそこに流れる電流Ｉａｂの変
化を示す図である。
【図３】図１に示した昇圧チョッパ回路において、ＩＧ
ＢＴ１４ａとＦＥＴ１４ｂの各ゲートに、本発明の第２
の実施の形態に係る制御信号Ａ、Ｂをそれぞれ入力した
時における、スイッチング手段１４全体の両出力端子
ａ、ｂ間の電圧Ｖａｂ及びそこに流れる電流Ｉａｂの変
化を示す図である。
ＢＴ１４ａとＦＥＴ１４ｂの各ゲートに、本発明の第２
の実施の形態に係る制御信号Ａ、Ｂをそれぞれ入力した
時における、スイッチング手段１４全体の両出力端子
ａ、ｂ間の電圧Ｖａｂ及びそこに流れる電流Ｉａｂの変
化を示す図である。
【図４】ＩＧＢＴを用いた従来の一般的な昇圧チョッパ
回路の回路図である。
回路の回路図である。
【図５】図４に示した従来の昇圧チョッパ回路におい
て、スイッチング素子（ＩＧＢＴ）４のゲートに制御信
号Ｓを入力した時における、スイッチング素子４のコレ
クタ−エミッタ間電圧ＶＣＥ及びコレクタ電流ＩＣ の
変化を示す図である。
て、スイッチング素子（ＩＧＢＴ）４のゲートに制御信
号Ｓを入力した時における、スイッチング素子４のコレ
クタ−エミッタ間電圧ＶＣＥ及びコレクタ電流ＩＣ の
変化を示す図である。
１１ コイル １２ コンデンサ １３ ダイオード １４ スイッチング手段 １４ａ ＩＧＢＴ １４ｂ ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊豆原 修 愛知県刈谷市豊田町２丁目１番地 株式会 社豊田自動織機内 Ｆターム(参考） 3K072 AC20 BA03 CA16 CB04 CB05 GA01 GA02 GA10 GB03 HB03 5H730 AA10 AA14 AA15 AA16 BB14 BB57 DD03 DD04 DD32 FG01
Claims (9)
- 【請求項１】 電力用半導体スイッチング素子からなる
スイッチング手段を備え、該スイッチング手段のオン、
オフにより電流のオン、オフ制御を行うスイッチ回路に
おいて、 前記スイッチング手段が、バイポーラ型スイッチング素
子とモノポーラ型スイッチング素子とを並列接続した構
成を有し、 前記スイッチング手段のターンオン時には、前記バイポ
ーラ型スイッチング素子のオンタイミングを前記モノポ
ーラ型スイッチング素子のオンタイミングよりも遅く
し、 前記スイッチング手段のターンオフ時には、前記モノポ
ーラ型スイッチング素子のオフタイミングを前記バイポ
ーラ型スイッチング素子のオフタイミングよりも遅くす
る、 ことを特徴とするスイッチ回路。 - 【請求項２】 前記スイッチング手段のターンオン時に
は、前記モノポーラ型スイッチング素子がほぼ完全にオ
ンした時点で、前記バイポーラ型スイッチング素子をオ
ンさせることを特徴とする請求項１記載のスイッチ回
路。 - 【請求項３】 前記スイッチング手段のターンオフ時に
は、前記バイポーラ型スイッチング素子がほぼ完全にオ
フした時点で、前記モノポーラ型スイッチング素子をオ
フさせることを特徴とする請求項１又は２記載のスイッ
チ回路。 - 【請求項４】 電力用半導体スイッチング素子からなる
スイッチング手段を備え、該スイッチング手段のオン、
オフにより電流のオン、オフ制御を行うスイッチ回路に
おいて、 前記スイッチング手段が、バイポーラ型スイッチング素
子とモノポーラ型スイッチング素子とを並列接続した構
成を有し、 前記スイッチング手段のターンオン時には、前記モノポ
ーラ型スイッチング素子を一旦オンさせ、該モノポーラ
型スイッチング素子のオンタイミングよりも遅いタイミ
ングで前記バイポーラ型スイッチング素子をオンさせた
後、該バイポーラ型スイッチング素子のオンタイミング
よりも遅いタイミングで前記モノポーラ型スイッチング
素子をオフさせるようにし、 前記スイッチング手段のターンオフ時には、オフ状態に
あった前記モノポーラ型スイッチング素子を一旦オンさ
せ、該モノポーラ型スイッチング素子のオンタイミング
よりも遅いタイミングで前記バイポーラ型スイッチング
素子をオフさせた後、該バイポーラ型スイッチング素子
のオフタイミングよりも遅いタイミングで前記モノポー
ラ型スイッチング素子をオフさせるようにする、 ことを特徴とするスイッチ回路。 - 【請求項５】 前記スイッチング手段のターンオン時に
は、前記モノポーラ型スイッチング素子がほぼ完全にオ
ンした時点で前記バイポーラ型スイッチング素子をオン
させ、その後、該バイポーラ型スイッチング素子がほぼ
完全にオンした時点で前記モノポーラ型スイッチング素
子をオフさせることを特徴とする請求項４記載のスイッ
チ回路。 - 【請求項６】 前記スイッチング手段のターンオフ時に
は、前記モノポーラ型スイッチング素子がほぼ完全にオ
ンした時点で前記バイポーラ型スイッチング素子をオフ
させ、その後、該バイポーラ型スイッチング素子がほぼ
完全にオフした時点で前記モノポーラ型スイッチング素
子をオフさせることを特徴とする請求項４又は５記載の
スイッチ回路。 - 【請求項７】 前記バイポーラ型スイッチング素子がＩ
ＧＢＴであり、前記モノポーラ型スイッチング素子がＦ
ＥＴである請求項１乃至６のいずれか１項に記載のスイ
ッチ回路。 - 【請求項８】 電力用半導体スイッチング素子からなる
スイッチング手段を備え、該スイッチング手段のオン、
オフにより電流のオン、オフ制御を行うスイッチ回路に
おいて、 前記スイッチング手段が、少なくとも、スイッチング損
失が大きく定常損失の小さな第１の半導体スイッチング
素子と、スイッチング損失が小さく定常損失の大きな第
２の半導体スイッチング素子とを並列接続した構成を有
し、 前記スイッチング手段のターンオン時には、前記第１の
半導体スイッチング素子のオンタイミングを前記第２の
半導体スイッチング素子のオンタイミングよりも遅く
し、 前記スイッチング手段のターンオフ時には、前記第２の
半導体スイッチング素子のオフタイミングを前記第１の
半導体スイッチング素子のオフタイミングよりも遅くす
る、 ことを特徴とするスイッチ回路。 - 【請求項９】 電力用半導体スイッチング素子からなる
スイッチング手段を備え、該スイッチング手段のオン、
オフにより電流のオン、オフ制御を行うスイッチ回路に
おいて、 前記スイッチング手段が、少なくとも、スイッチング損
失が大きく定常損失の小さな第１の半導体スイッチング
素子と、スイッチング損失が小さく定常損失の大きな第
２の半導体スイッチング素子とを並列接続した構成を有
し、 前記スイッチング手段のターンオン時には、前記第２の
半導体スイッチング素子を一旦オンさせ、該第２の半導
体スイッチング素子のオンタイミングよりも遅いタイミ
ングで前記第１の半導体スイッチング素子をオンさせた
後、該第１の半導体スイッチング素子のオンタイミング
よりも遅いタイミングで前記第２の半導体スイッチング
素子をオフさせるようにし、 前記スイッチング手段のターンオフ時には、オフ状態に
あった前記第２の半導体スイッチング素子を一旦オンさ
せ、該第２の半導体スイッチング素子のオンタイミング
よりも遅いタイミングで前記第１の半導体スイッチング
素子をオフさせた後、該第１の半導体スイッチング素子
のオフタイミングよりも遅いタイミングで前記第２の半
導体スイッチング素子をオフさせるようにする、 ことを特徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001279451A JP2002165439A (ja) | 2000-09-14 | 2001-09-14 | スイッチ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279417 | 2000-09-14 | ||
| JP2000-279417 | 2000-09-14 | ||
| JP2001279451A JP2002165439A (ja) | 2000-09-14 | 2001-09-14 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002165439A true JP2002165439A (ja) | 2002-06-07 |
Family
ID=26599962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001279451A Withdrawn JP2002165439A (ja) | 2000-09-14 | 2001-09-14 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002165439A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2017228912A (ja) * | 2016-06-22 | 2017-12-28 | 日産自動車株式会社 | 半導体装置 |
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-
2001
- 2001-09-14 JP JP2001279451A patent/JP2002165439A/ja not_active Withdrawn
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