WO2015125507A1 - 半導体モジュール - Google Patents

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WO2015125507A1
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亀山　悟
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トヨタ自動車株式会社
亀山　悟
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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    • H02M1/0054—Transistor switching losses
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the technology disclosed in this specification relates to a semiconductor module.
  • Patent Document 1 JP 2001-308263 A (hereinafter referred to as Patent Document 1), a first wiring, a second wiring, a third wiring, and a connection between the first wiring and the second wiring are disclosed.
  • a semiconductor module having an upper arm side semiconductor chip and a lower arm side semiconductor chip connected between a second wiring and a third wiring.
  • the first wiring, the second wiring, the third wiring, the semiconductor chip on the upper arm side, and the semiconductor chip on the lower arm side are resin-molded.
  • Each semiconductor chip includes a switching element and a diode.
  • one semiconductor module disclosed in this specification includes a first wiring, a second wiring, a third wiring, and an upper arm connected between the first wiring and the second wiring.
  • the steady loss / switching loss ratio of the upper arm diode is smaller than the steady loss / switching loss ratio of the lower arm diode, and (b) the steady loss / switching loss ratio of the upper arm switching element is lower arm switching. At least one of the smaller than the steady loss / switching loss ratio of the element is satisfied.
  • the upper arm is less likely to cause a steady loss than the lower arm, and the lower arm is less likely to cause a switching loss than the upper arm.
  • the switching loss is suppressed in the lower arm where the ratio of the switching loss is high, and the total amount of loss generated in the lower arm (that is, the total amount of steady loss and switching loss) can be reduced.
  • a steady loss is suppressed by the upper arm with a high ratio of a steady loss, and the total amount of the loss which arises in an upper arm can be reduced.
  • the total amount of loss in the entire semiconductor module can be reduced.
  • the crystal defects of the upper arm diode may be smaller than the crystal defects of the lower arm diode.
  • the steady loss / switching loss ratio of the upper arm diode can be made smaller than the steady loss / switching loss ratio of the lower arm diode.
  • the upper arm switching element and the lower arm switching element may be IGBTs.
  • the p-type impurity concentration in the collector region of the upper arm switching element may be higher than the p-type impurity concentration in the collector region of the lower arm switching element.
  • the steady loss / switching loss ratio of the IGBT as the upper arm switching element can be made smaller than the steady loss / switching loss ratio of the IGBT as the lower arm switching element.
  • Another semiconductor module disclosed in this specification also includes a first wiring, a second wiring, a third wiring, and an upper arm switching connected between the first wiring and the second wiring.
  • the element, the lower arm switching element connected between the second wiring and the third wiring, and the first wiring and the second wiring so that the first wiring is connected to the cathode side.
  • the lower arm diode connected between the second wiring and the third wiring so that the second wiring is connected to the cathode side.
  • the ratio of the element area of the upper arm diode to the element area of the upper arm switching element is larger than the ratio of the element area of the lower arm diode to the element area of the lower arm switching element.
  • the energization amount of the upper arm diode is larger than the energization amount of the lower arm diode, and the energization amount of the lower arm switching element is larger than the energization amount of the upper arm switching element did.
  • the ratio of the upper arm diode element area to the upper arm switching element element area is larger than the lower arm diode element area ratio to the lower arm switching element element area.
  • the “element area” includes an area of a region where the switching element and the diode are formed in a plan view.
  • the term “element area” may be rephrased as an area of a region where current flows. That is, a larger current can be passed through the upper arm diode than in the lower arm diode. In addition, a larger current can flow through the lower arm switching element than in the upper arm switching element. Therefore, in the semiconductor module described above, each element can be appropriately operated at the time of use.
  • the total element area of the upper arm switching element and the upper arm diode is equal to the total element area of the lower arm switching element and the lower arm diode.
  • the upper arm side element that is, the upper arm switching element and the upper arm diode
  • the lower arm side element that is, the lower arm switching element and the lower arm diode
  • the upper arm switching element and the upper arm diode may be formed in the first semiconductor substrate.
  • the lower arm switching element and the lower arm diode may be formed in the second semiconductor substrate.
  • the upper arm switching element and the upper arm diode need not be provided on separate substrates.
  • the lower arm switching element and the lower arm diode may not be provided on separate substrates.
  • the substrate area of the first semiconductor substrate may be equal to the substrate area of the second semiconductor substrate.
  • the upper arm side element and the lower arm side element can be formed in the same size.
  • the arrangement configuration of the elements and wirings in the module is not complicated.
  • the upper arm switching element, the upper arm diode, the lower arm switching element, and the lower arm diode may be integrally molded with resin.
  • FIG. 3 is a plan view of an upper arm semiconductor device and a lower arm semiconductor device according to the first embodiment. Sectional drawing of the upper arm semiconductor device of Example 1, and a lower arm semiconductor device.
  • FIG. 6 is a plan view of an upper arm semiconductor device and a lower arm semiconductor device according to Embodiment 3.
  • FIG. 10 is a plan view of an upper arm semiconductor device and a lower arm semiconductor device according to a modification of the third embodiment.
  • FIG. 6 is a plan view of an upper arm semiconductor device and a lower arm semiconductor device according to a reference example of Example 3; The top view of the upper arm semiconductor device of a modification. The top view of the upper arm semiconductor device of a modification. The top view of the upper arm semiconductor device of a modification. The top view of the upper arm semiconductor device of a modification.
  • the semiconductor module 2 of this embodiment includes a high potential wiring 300, an output wiring 400, a low potential wiring 500, an upper arm semiconductor device 100, a lower arm semiconductor device 200, and a battery 600.
  • the inverter circuit 700 is provided.
  • the semiconductor module 2 of this embodiment is mounted on a hybrid vehicle or an electric vehicle.
  • the upper arm semiconductor device 100 is connected between the high potential wiring 300 and the output wiring 400.
  • the lower arm semiconductor device 200 is connected between the output wiring 400 and the low potential wiring 500.
  • the inverter circuit 700 is a circuit for driving an automobile motor.
  • the semiconductor module 2 boosts the output voltage of the battery 600 and supplies it to the inverter circuit 700.
  • the high potential wiring 300, the output wiring 400, and the low potential wiring 500 are each formed of a conductive wiring member, for example, an aluminum plate.
  • the negative electrode of the battery 600 is connected to the low potential wiring 500.
  • the positive electrode of the battery 600 is connected to one end of the reactance 610.
  • the other end of the reactance 610 is connected to the output wiring 400.
  • a filter capacitor 620 is connected between the output wiring 400 and the low potential wiring 500 in parallel with the series circuit of the battery 600 and the reactance 610.
  • the inverter circuit 700 is connected between the high potential wiring 300 and the low potential wiring 500.
  • a main capacitor 710 is connected in parallel to the inverter circuit 700 between the high potential wiring 300 and the low potential wiring 500.
  • the upper arm semiconductor device 100 includes an upper arm switching element 110 and an upper arm diode 120.
  • the upper arm switching element 110 is an IGBT.
  • the collector of the upper arm switching element 110 is connected to the high potential wiring 300, and the emitter of the upper arm switching element 110 is connected to the output wiring 400.
  • the upper arm diode 120 is connected between the high potential wiring 300 and the output wiring 400 so that the high potential wiring 300 is connected to the cathode.
  • the lower arm semiconductor device 200 includes a lower arm switching element 210 and a lower arm diode 220.
  • the lower arm switching element 210 is an IGBT.
  • the collector of the lower arm switching element 210 is connected to the output wiring 400, and the emitter of the lower arm switching element 210 is connected to the low potential wiring 500.
  • the lower arm diode 220 is connected between the output wiring 400 and the low potential wiring 500 so that the output wiring 400 is connected to the cathode side.
  • the circuit of FIG. 1 turns on and off the upper arm switching element 110 and the lower arm switching element 210 alternately.
  • the first reflux circuit 15 indicated by the arrow 15 in FIG. Current flows.
  • energy is stored in the reactance 610.
  • the upper arm switching element 110 is turned on and the lower arm switching element 210 is turned off, a current flows through the voltage supply circuit 16 indicated by the arrow 16 in FIG.
  • a high voltage in which the output voltage of the battery 600 and the electromotive force of the reactance 610 are superimposed on the high potential wiring 300 is output.
  • the voltage of the high potential wiring 300 is boosted.
  • the upper arm semiconductor device 100 is formed in one semiconductor substrate 10. That is, the upper arm semiconductor device 100 is an RC-IGBT having an upper arm switching element 110 and an upper arm diode 120 in one semiconductor substrate 10. As shown in FIG. 3, when the semiconductor substrate 10 is viewed in plan, the upper arm switching element 110 is provided near the center of the semiconductor substrate 10, and the upper arm diode 120 is provided around the upper arm switching element 110. Yes. In FIG. 3, illustration of an interlayer insulating film and a surface electrode formed on the surface of the semiconductor substrate 10 is omitted.
  • the upper arm semiconductor device 100 is an RC-IGBT in which the upper arm switching element (IGBT) 110 and the upper arm diode 120 are formed on the semiconductor substrate 10.
  • IGBT upper arm switching element
  • an n-type emitter region 20, a p-type body region 30, an n-type drift region 40, an n-type buffer region 70, and a p-type collector region 80 are formed. .
  • the upper surface of the emitter region 20 is in ohmic contact with the surface electrode 60.
  • the lower surface of the collector region 80 is in ohmic contact with the back electrode 90.
  • the upper arm switching element 110 has a plurality of gate trenches 32 formed therein. Inside the gate trench 32, a trench gate electrode 36 covered with a gate insulating film 34 is formed.
  • the upper surface of the trench gate electrode 36 is covered with an insulating layer 38 and insulated from the surface electrode 60.
  • the trench gate electrode 36 is electrically connected to the outside at a position not shown.
  • a p-type anode region 50, an n-type drift region 40, an n-type buffer region 70, and an n-type cathode region 85 are formed in the upper arm diode 120.
  • the upper surface of the anode region 50 is ohmically connected to the surface electrode 60.
  • the lower surface of the cathode region 85 is in ohmic contact with the back electrode 90.
  • the drift region 40 and the buffer region 70 in the upper arm diode 120 are continuous with the drift region 40 and the buffer region 70 in the upper arm switching element 110.
  • the upper arm diode 120 is also formed with a plurality of trench gate electrodes 36 similar to the upper arm switching element 110.
  • crystal defect region 44 formed by implanting helium ions.
  • the crystal defect density is higher than that in the drift region 40 around it.
  • the crystal defect region 44 is continuously formed across the upper arm switching element 110 and the upper arm diode 120.
  • the surface electrode 60 of the upper arm semiconductor device 100 is connected to the output wiring 400, and the back electrode 90 is connected to the high potential wiring 300 (see FIG. 1).
  • the lower arm semiconductor device 200 also has a planar structure similar to that of the upper arm semiconductor device 100 shown in FIG. That is, the lower arm semiconductor device 200 is also an RC-IGBT having the lower arm switching element 210 and the lower arm diode 220 in one semiconductor substrate 10. In this embodiment, the lower arm semiconductor device 200 is formed in the semiconductor substrate 10 having the same substrate area as that of the upper arm semiconductor device 100. As in the case of the upper arm semiconductor device 100, the lower arm switching element 210 is provided near the center of the semiconductor substrate 10, and the lower arm diode 220 is provided around the lower arm switching element 210.
  • the element area of the upper arm switching element 110 and the element area of the lower arm switching element 210 are equal.
  • the element area of the upper arm diode 120 is equal to the element area of the lower arm diode 220.
  • the “element area” refers to an area of a region where switching elements and diodes are formed when the semiconductor substrate 10 is viewed in plan.
  • the term “element area” may be rephrased as an area of a region where current flows. Therefore, in this embodiment, the ratio of the element area of the upper arm diode 120 to the element area of the upper arm switching element 110 is equal to the ratio of the element area of the lower arm diode 220 to the element area of the lower arm switching element 210.
  • the total element area of the upper arm switching element 110 and the upper arm diode 120 is equal to the total element area of the lower arm switching element 210 and the lower arm diode 220.
  • the cross-sectional structure of the lower arm semiconductor device 200 is substantially the same as the cross-sectional structure of the upper arm semiconductor device 100 shown in FIG. In FIG. 4, elements common to the upper arm semiconductor device 100 in the lower arm semiconductor device 200 are denoted by the same reference numerals.
  • the upper arm semiconductor device 200 is different from the upper arm semiconductor device 100 in that the front electrode 60 of the lower arm semiconductor device 200 is connected to the low potential wiring 500 and the back electrode 90 is connected to the output wiring 400 (see FIG. 1).
  • the p-type impurity concentration in the collector region 80 of the upper arm switching element 110 is higher than the p-type impurity concentration in the collector region 80 of the lower arm switching element 210.
  • the crystal defect amount in the crystal defect region 44 in the upper arm diode 120 is substantially the same as the crystal defect amount in the crystal defect region 44 in the lower arm diode 220.
  • the term “impurity concentration” may be an average impurity concentration in the region. Therefore, for example, when the collector region 80 of the upper arm switching element 110 is formed, more p-type impurities (for example, phosphorus) are implanted than when the collector region 80 of the lower arm switching element 210 is formed. Yes.
  • the upper arm switching element 110 has a structure in which steady loss is less likely to occur than the lower arm switching element 210, but switching loss is likely to occur. That is, if the switching elements 110 and 210 are operated under the same conditions, the upper arm switching element 110 has a smaller steady loss than the lower arm switching element 210, but has a higher switching loss.
  • each element operates in a condition where the upper arm is more likely to cause a steady loss and less likely to cause a switching loss than the lower arm. That is, if it is assumed that the switching elements 110 and 210 have the same characteristics, the upper arm switching element 110 has a higher steady loss and lower switching loss than the lower arm switching element 210. However, in the configuration of the first embodiment, as described above, the upper arm switching element 110 has a structure in which steady loss is less likely to occur than the lower arm switching element 210. Therefore, the steady loss in the upper arm switching element 110 can be reduced. Further, the upper arm switching element 110 has a structure in which switching loss is likely to occur, but switching loss does not occur so much under the operating conditions of the upper arm switching element 110. For this reason, the total loss generated in the upper arm switching element 110 is small.
  • the lower arm switching element 210 that operates under conditions in which switching loss is likely to occur has a structure in which switching loss is unlikely to occur, and therefore switching loss can be reduced. Further, although the lower arm switching element 210 has a structure in which steady loss is likely to occur, the steady loss is not so much generated under the operating condition of the lower arm switching element 210. For this reason, the total loss generated in the lower arm switching element 210 is small.
  • the total amount of loss generated in the semiconductor module 2 can be reduced.
  • the upper arm switching element 110 and the upper arm diode 120 are formed in one semiconductor substrate 10.
  • the lower arm switching element 210 and the lower arm diode 220 are formed in one semiconductor substrate 10. Therefore, in this embodiment, the upper arm switching element 110 and the upper arm diode 120 may not be provided on separate substrates. Similarly, the lower arm switching element and the lower arm diode may not be provided on separate substrates.
  • the total element area of the upper arm switching element 110 and the upper arm diode 120 is equal to the total element area of the lower arm switching element 210 and the lower arm diode 220.
  • the substrate area of the semiconductor substrate 10 on which the upper arm semiconductor device 100 is formed is equal to the substrate area of the semiconductor substrate 10 on which the lower arm semiconductor device 200 is formed. Therefore, the semiconductor module 2 can be formed using elements of the same size, and the arrangement configuration of elements and wirings in the module is not complicated.
  • the high potential wiring 300 is an example of the “first wiring”.
  • the output wiring 400 is an example of a “second wiring”.
  • the low potential wiring 500 is an example of a “third wiring”.
  • the drift region 40, the buffer region 70, and the cathode region 85 in the upper arm diode 120 (lower arm diode 220) are examples of the “cathode region”.
  • the semiconductor substrate 10 on which the upper arm semiconductor device 100 is formed is an example of the “first semiconductor substrate”.
  • the semiconductor substrate 10 on which the lower arm semiconductor device 200 is formed is an example of a “second semiconductor substrate”.
  • Example 2 In Example 2, the upper arm switching element 110 and the lower arm switching element 210 have substantially the same p-type impurity concentration in the collector region 80. However, in Example 2, the amount of crystal defects in the crystal defect region 44 in the upper arm diode 120 is smaller than the amount of crystal defects in the crystal defect region 44 in the lower arm diode 220. For example, when the crystal defect region 44 in the upper arm diode 120 is formed, more helium ions are implanted than when the crystal defect region 44 in the lower arm diode 220 is formed. In other configurations, the second embodiment is the same as the first embodiment.
  • the crystal defect region 44 increases the steady loss of the diode while reducing the switching loss of the diode (loss generated when the diode performs reverse recovery operation). Therefore, the upper arm diode 120 having a small amount of crystal defects has a structure in which a steady loss is less likely to occur and a switching loss is likely to occur than the lower arm diode 220 having a small amount of crystal defects.
  • each element operates in a condition where the upper arm is more likely to cause a steady loss and less likely to cause a switching loss than the lower arm.
  • the upper arm diode 120 has a higher steady loss and lower switching loss than the lower arm diode 220.
  • the upper arm diode 120 has a structure in which steady loss is less likely to occur than the lower arm diode 220. Therefore, the steady loss in the upper arm diode 120 can be reduced.
  • the upper arm diode 120 has a structure in which switching loss is likely to occur, switching loss does not occur so much under the operating conditions of the upper arm diode 120. For this reason, the total loss generated in the upper arm diode 120 is small.
  • the lower arm diode 220 that operates under a condition in which a switching loss is likely to occur has a configuration in which the switching loss is unlikely to occur, so that the switching loss can be reduced.
  • the lower arm diode 220 has a structure in which steady loss is likely to occur. However, the steady loss is not so much generated under the operating condition of the lower arm diode 220. For this reason, the total amount of loss generated in the lower arm diode 220 is small.
  • the total amount of loss generated in the semiconductor module 2 can be reduced.
  • the steady loss / switching loss ratio of the upper arm switching element 110 is smaller than the steady loss / switching loss ratio of the lower arm switching element 210.
  • the steady loss / switching loss ratio of the upper arm diode 120 is smaller than the steady loss / switching loss ratio of the lower arm diode 220.
  • a difference in the steady loss / switching loss ratio may be provided between the upper arm and the lower arm by a method different from the first and second embodiments. Further, both structures of the first and second embodiments may be adopted in one semiconductor module 2.
  • the p-type impurity concentration in the collector region 80 of the upper arm switching element 110 is substantially the same as the p-type impurity concentration in the collector region 80 of the lower arm switching element 210.
  • the amount of crystal defects in the crystal defect region 44 of the upper arm diode 120 is substantially the same as the amount of crystal defects in the crystal defect region 44 of the lower arm diode 220.
  • the ratio of the element area of the upper arm diode 120 to the element area of the upper arm switching element 110 is equal to the element area of the lower arm switching element 210 of the lower arm diode 220. Greater than the ratio to. As shown in FIG.
  • an upper arm diode 120 is formed around the upper arm switching element 110.
  • a lower arm switching element 210 is formed around the lower arm diode 220.
  • the third embodiment is the same as the first embodiment. In the third embodiment, the total element area of the upper arm switching element 110 and the upper arm diode 120 is equal to the total element area of the lower arm switching element 210 and the lower arm diode 220.
  • the upper arm semiconductor device 100 and the lower arm semiconductor device 200 are each formed in the semiconductor substrate 10 having the same substrate area. Therefore, in this embodiment, the element area of the upper arm diode 120 is larger than the element area of the lower arm diode 220. That is, a larger current can be passed to the upper arm diode 120 than the lower arm diode 220 (that is, the allowable current is larger).
  • the element area of the upper arm switching element 110 is smaller than the element area of the lower arm switching element 210. That is, a larger current can flow to the lower arm switching element 210 than the upper arm switching element 110 (that is, the allowable current is larger).
  • a current larger than that of the lower arm diode 220 flows in the upper arm diode 120.
  • a current larger than that of the upper arm switching element 110 flows through the lower arm switching element 210.
  • the allowable current of the upper arm diode 120 is large and the allowable current of the lower arm switching element 210 is large. Therefore, in the configuration of Example 3, each element can be operated more appropriately. That is, according to this configuration, the allowable current of each element of the semiconductor module 2 can be optimized without increasing the size of the semiconductor module 2.
  • the structure of the third embodiment can be adopted together with the first and second embodiments in one semiconductor module 2.
  • the upper arm diode 120 is formed around the upper arm switching element 110.
  • a lower arm switching element 210 is formed around the lower arm diode 220.
  • the upper arm semiconductor device 100 the upper arm diode 120 through which a large current flows becomes the highest temperature.
  • the lower arm switching element 210 through which a large current flows becomes the highest temperature.
  • the upper arm semiconductor device 100 and the lower arm semiconductor device 200 can be efficiently cooled by removing the upper arm diode 120 and the lower arm switching element 210 that are high temperature portions from the center of the semiconductor substrate 10. Therefore, the chip size of the upper arm semiconductor device 100 and the lower arm semiconductor device 200 can be reduced.
  • temperature sensors 130 and 230 can be provided in the upper arm diode 120 and the lower arm switching element 210 through which a large current flows.
  • the chip temperature of the upper arm semiconductor device 100 and the lower arm semiconductor device 200 is set appropriately by providing the temperature sensors 130 and 230 in the portions where a large current flows and becomes high temperature. Can be measured.
  • FIG. 7 shows a reference example of Example 3.
  • an upper arm switching element 110 is formed around an upper arm diode 120 through which a large current flows.
  • the temperature sensor 130 is provided in the central portion of the upper arm diode 120 (that is, the central portion of the semiconductor substrate 10).
  • a lower arm diode 220 is formed around the lower arm switching element 210 through which a large current flows.
  • the temperature sensor 230 is provided at the center of the lower arm switching element 210 (ie, the center of the semiconductor substrate 10).
  • the upper arm switching element 110 is provided near the center of the semiconductor substrate 10, and the upper arm The diode 120 is provided around the upper arm switching element 110.
  • the arrangement of the upper arm switching element 110 and the upper arm diode 120 is not limited to the above.
  • the upper arm switching element 110 and the upper arm diode 120 may be separately provided at a plurality of locations in the semiconductor substrate 10.
  • the upper arm switching element 110 and the upper arm diode 120 may be divided into two so as to be adjacent to each other in the semiconductor substrate 10.
  • the lower arm switching element 210 and the lower arm diode 220 it is only necessary that the total element area of the upper arm switching element and the upper arm diode is equal to the total element area of the lower arm switching element and the lower arm diode.
  • the substrate area of the semiconductor substrate 10 on which the upper arm semiconductor device 100 is formed is equal to the substrate area of the semiconductor substrate 10 on which the lower arm semiconductor device 200 is formed.
  • the substrate area of the semiconductor substrate 10 of the upper arm semiconductor device 100 may be different from the substrate area of the semiconductor substrate 10 of the lower arm semiconductor device 200.
  • the upper arm semiconductor device 100 has the upper arm switching element 110 and the upper arm diode 120 in one semiconductor substrate 10.
  • the lower arm semiconductor device 200 includes a lower arm switching element 210 and a lower arm diode 220 in one semiconductor substrate 10.
  • the upper arm switching element 110 and the upper arm diode 120 may be formed on separate substrates.
  • the lower arm switching element 210 and the lower arm diode 220 may also be formed on separate substrates.
  • the total element area of the upper arm switching element 110 and the upper arm diode 120 is equal to the total element area of the lower arm switching element 210 and the lower arm diode 220.
  • the total element area of the upper arm switching element 110 and the upper arm diode 120 may be different from the total element area of the lower arm switching element 210 and the lower arm diode 220.
  • the upper arm switching element 110 and the lower arm switching element 210 are IGBTs.
  • the switching element is not limited to the IGBT, and may be an arbitrary switching element such as a MOSFET.

Landscapes

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Abstract

半導体モジュール２は、高電位配線３００と、出力配線４００と、低電位配線５００と、上アームスイッチング素子１１０と、上アームダイオード１２０と、下アームスイッチング素子２１０と、下アームダイオード２２０とを備えている。上アームスイッチング素子１１０の定常損失／スイッチング損失比率が、下アームスイッチング素子２１０の定常損失／スイッチング損失比率よりも小さくなるように形成されている。さらに、上アームダイオード１２０の定常損失／スイッチング損失比率が、下アームダイオード２２０の定常損失／スイッチング損失比率よりも小さくなるように形成されている。

Description

半導体モジュール
　本出願は、２０１４年２月１８日に出願された日本特許出願特願２０１４－０２８７０４の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書で開示する技術は、半導体モジュールに関する。
　特開２００１－３０８２６３号公報（以下、特許文献１という）には、第１の配線と、第２の配線と、第３の配線と、第１の配線と第２の配線の間に接続されている上アーム側の半導体チップと、第２の配線と第３の配線の間に接続されている下アーム側の半導体チップとを有している半導体モジュールが開示されている。第１の配線と、第２の配線と、第３の配線と、上アーム側の半導体チップと、下アーム側の半導体チップは、樹脂モールドされている。各半導体チップは、スイッチング素子及びダイオードを含む。
　特許文献１のタイプの半導体モジュールにおいて、さらなる低損失化が望まれている。このような半導体モジュールを低損失化するためには、スイッチング素子とダイオードの低損失化が必要となる。これらの素子で発生する損失には、定常損失とスイッチング損失がある。しかしながら、定常損失とスイッチング損失はトレードオフの関係にあり、両者を同時に低減することは難しい。
　本願発明者は、上記のタイプの半導体モジュールを備える昇降圧回路において、多くの場合、上アームで生じる損失においては、下アームで生じる損失に比べて、定常損失の割合が高いことを発見した。従って、本明細書で開示する一つの半導体モジュールは、第１の配線と、第２の配線と、第３の配線と、第１の配線と第２の配線の間に接続されている上アームスイッチング素子と、第２の配線と第３の配線の間に接続されている下アームスイッチング素子と、第１の配線がカソード側に接続されるように、第１の配線と第２の配線の間に接続されている上アームダイオードと、第２の配線がカソード側に接続されるように、第２の配線と第３の配線の間に接続されている下アームダイオードと、を有している。（ａ）上アームダイオードの定常損失／スイッチング損失比率が、下アームダイオードの定常損失／スイッチング損失比率よりも小さいことと、（ｂ）上アームスイッチング素子の定常損失／スイッチング損失比率が、下アームスイッチング素子の定常損失／スイッチング損失比率よりも小さいこと、のうちの少なくとも一方が満たされている。
　なお、上記（ａ）は、上アームスイッチング素子と下アームスイッチング素子を同一の電圧条件で動作させたときに、上アームダイオードの定常損失／スイッチング損失比率が、下アームダイオードの定常損失／スイッチング損失比率よりも小さくなることを意味する。また、上記（ｂ）は、上アームスイッチング素子と下アームスイッチング素子を同一の電圧条件で動作させたときに、上アームスイッチング素子の定常損失／スイッチング損失比率が、下アームスイッチング素子の定常損失／スイッチング損失比率よりも小さくなることを意味する。
　上記の半導体モジュールでは、上記（ａ）及び（ｂ）に記載の通り、上アームでは下アームよりも定常損失が生じ難く、下アームでは上アームよりもスイッチング損失が生じ難くなっている。このような構成によれば、スイッチング損失の割合が高い下アームでスイッチング損失が抑制され、下アームで生じる損失の総量（すなわち、定常損失とスイッチング損失の総量）を低減することができる。また、このような構成によれば、定常損失の割合が高い上アームで定常損失が抑制され、上アームで生じる損失の総量を低減することができる。このように、上アームと下アームとで異なる特性の素子を採用することで、半導体モジュール全体における損失の総量を低減することができる。
　上アームダイオードの結晶欠陥が、下アームダイオードの結晶欠陥よりも少なくてもよい。
　この構成によると、上アームダイオードの定常損失／スイッチング損失比率を、下アームダイオードの定常損失／スイッチング損失比率よりも小さくすることができる。
　上アームスイッチング素子及び下アームスイッチング素子がＩＧＢＴであってもよい。上アームスイッチング素子のコレクタ領域のｐ型不純物濃度が、下アームスイッチング素子のコレクタ領域のｐ型不純物濃度よりも高くてもよい。
　この構成によると、上アームスイッチング素子であるＩＧＢＴの定常損失／スイッチング損失比率を、下アームスイッチング素子であるＩＧＢＴの定常損失／スイッチング損失比率よりも小さくすることができる。
　本明細書で開示するもう一つの半導体モジュールも、第１の配線と、第２の配線と、第３の配線と、第１の配線と第２の配線の間に接続されている上アームスイッチング素子と、第２の配線と第３の配線の間に接続されている下アームスイッチング素子と、第１の配線がカソード側に接続されるように、第１の配線と第２の配線の間に接続されている上アームダイオードと、第２の配線がカソード側に接続されるように、第２の配線と第３の配線の間に接続されている下アームダイオードと、を有している。上アームダイオードの素子面積の上アームスイッチング素子の素子面積に対する比率が、下アームダイオードの素子面積の下アームスイッチング素子の素子面積に対する比率よりも大きい。
　本願発明者の鋭意研究により、多くの場合、上アームダイオードの通電量が下アームダイオードの通電量よりも多く、下アームスイッチング素子の通電量が上アームスイッチング素子の通電量よりも多いことが判明した。
　この点、上記の半導体モジュールでは、上アームダイオードの素子面積の上アームスイッチング素子の素子面積に対する比率が、下アームダイオードの素子面積の下アームスイッチング素子の素子面積に対する比率よりも大きい。ここで、「素子面積」とは、平面視した際に、スイッチング素子、ダイオードが形成されている領域の面積を含む。「素子面積」の語は、電流が流れる領域の面積であると言い換えてもよい。即ち、上アームダイオードには、下アームダイオードに比べて大電流を流すことができる。また、下アームスイッチング素子には、上アームスイッチング素子に比べて大電流を流すことができる。従って、上記の半導体モジュールでは、使用時に各素子を適切に動作させ得る。
　上アームスイッチング素子と上アームダイオードとの合計素子面積が、下アームスイッチング素子と下アームダイオードとの合計素子面積と等しければよい。
　この構成によると、上アーム側の素子（即ち、上アームスイッチング素子と上アームダイオード）と、下アーム側の素子（即ち、下アームスイッチング素子と下アームダイオード）とを同じ大きさに形成し得る。同じ大きさの素子を用いて半導体モジュールを形成することで、モジュール内の素子及び配線の配置構成が複雑にならずに済む。
　上アームスイッチング素子と上アームダイオードとが第１の半導体基板内に形成されていてもよい。下アームスイッチング素子と下アームダイオードとが第２の半導体基板内に形成されていてもよい。
　この構成によると、上アームスイッチング素子と上アームダイオードとを別々の基板に備えなくてもよい。同様に、下アームスイッチング素子と下アームダイオードとを別々の基板に備えなくてもよい。
　第１の半導体基板の基板面積が、第２の半導体基板の基板面積と等しくてもよい。
　この構成によると、上アーム側の素子と、下アーム側の素子とを同じ大きさに形成することができる。同じ大きさの素子を用いて半導体モジュールを形成することで、モジュール内の素子及び配線の配置構成が複雑にならずに済む。
　上アームスイッチング素子と、上アームダイオードと、下アームスイッチング素子と、下アームダイオードが、一体に樹脂モールドされていてもよい。
　この構成によると、半導体モジュールを構成する各素子がばらつくことを抑制することができる。
半導体モジュールの回路構成を示す図。 半導体モジュールの回路構成を示す図。 実施例１の上アーム半導体装置及び下アーム半導体装置の平面図。 実施例１の上アーム半導体装置及び下アーム半導体装置の断面図。 実施例３の上アーム半導体装置及び下アーム半導体装置の平面図。 実施例３の変形例の上アーム半導体装置及び下アーム半導体装置の平面図。 実施例３の参考例の上アーム半導体装置及び下アーム半導体装置の平面図。 変形例の上アーム半導体装置の平面図。 変形例の上アーム半導体装置の平面図。 変形例の上アーム半導体装置の平面図。
（実施例１）
　図１に示すように、本実施例の半導体モジュール２は、高電位配線３００と、出力配線４００と、低電位配線５００と、上アーム半導体装置１００と、下アーム半導体装置２００と、バッテリ６００と、インバータ回路７００を備えている。本実施例の半導体モジュール２は、ハイブリッド車や電気自動車に搭載されている。上アーム半導体装置１００は、高電位配線３００と出力配線４００の間に接続されている。下アーム半導体装置２００は、出力配線４００と低電位配線５００の間に接続されている。インバータ回路７００は、自動車のモータを駆動するための回路である。半導体モジュール２は、バッテリ６００の出力電圧を昇圧して、インバータ回路７００に供給する。
　高電位配線３００と、出力配線４００と、低電位配線５００とは、それぞれ、導電性を有する配線部材、例えば、アルミ板によって形成される。
　バッテリ６００の負極は、低電位配線５００に接続されている。バッテリ６００の正極は、リアクタンス６１０の一端に接続されている。リアクタンス６１０の他端は、出力配線４００に接続されている。また、出力配線４００と低電位配線５００の間には、バッテリ６００とリアクタンス６１０の直列回路に対して並列に、フィルタコンデンサ６２０が接続されている。
　インバータ回路７００は、高電位配線３００と低電位配線５００の間に接続されている。また、高電位配線３００と低電位配線５００の間には、メインコンデンサ７１０が、インバータ回路７００に対して並列に接続されている。
　上アーム半導体装置１００は、上アームスイッチング素子１１０及び上アームダイオード１２０を備える。上アームスイッチング素子１１０は、ＩＧＢＴである。上アームスイッチング素子１１０のコレクタが高電位配線３００に接続され、上アームスイッチング素子１１０のエミッタが出力配線４００に接続されている。上アームダイオード１２０は、高電位配線３００がカソードに接続されるように、高電位配線３００と出力配線４００の間に接続されている。
　下アーム半導体装置２００は、下アームスイッチング素子２１０及び下アームダイオード２２０を備える。下アームスイッチング素子２１０は、ＩＧＢＴである。下アームスイッチング素子２１０のコレクタが出力配線４００に接続され、下アームスイッチング素子２１０のエミッタが低電位配線５００に接続されている。下アームダイオード２２０は、出力配線４００がカソード側に接続されるように、出力配線４００と低電位配線５００の間に接続されている。
　図１の回路は、上アームスイッチング素子１１０と下アームスイッチング素子２１０を交互にオン‐オフさせる。高電位配線３００の電圧が所定値より低い状態では、上アームスイッチング素子１１０がオフしており、下アームスイッチング素子２１０がオンしていると、図１の矢印１５に示す第１還流回路１５に電流が流れる。これによって、リアクタンス６１０にエネルギーが蓄えられる。次に、上アームスイッチング素子１１０がオンし、下アームスイッチング素子２１０がオフすると、図１の矢印１６に示す電圧供給回路１６に電流が流れる。この状態では、リアクタンス６１０に出力配線４００の電位を上昇させる方向に起電力が生じる。このため、高電位配線３００に、バッテリ６００の出力電圧とリアクタンス６１０の起電力を重畳した高電圧が出力される。これにより、高電位配線３００の電圧が昇圧される。
　また、高電位配線３００の電圧が所定値より高い状態では、上アームスイッチング素子１１０がオフしており、下アームスイッチング素子２１０がオンしていると、図２の矢印１７に示す第２還流回路１７に電流が流れる。これによって、リアクタンス６１０にエネルギーが蓄えられる。次に、上アームスイッチング素子１１０がオンし、下アームスイッチング素子２１０がオフすると、図２の矢印１８に示す充電回路１８に電流が流れる。この状態では、リアクタンス６１０に出力配線４００の電位を上昇させる方向に起電力が生じる。このため、バッテリ６００の正極に、出力配線４００の電圧をリアクタンス６１０の起電力分だけ降圧させた電圧が印加される。これにより、バッテリ６００が充電される。
　本実施例では、図３に示すように、上アーム半導体装置１００は、１枚の半導体基板１０内に形成されている。即ち、上アーム半導体装置１００は、１枚の半導体基板１０内に、上アームスイッチング素子１１０と上アームダイオード１２０とを有しているＲＣ－ＩＧＢＴである。図３に示すように、半導体基板１０を平面視した場合において、上アームスイッチング素子１１０は半導体基板１０の中央付近に設けられ、上アームダイオード１２０は、上アームスイッチング素子１１０の周囲に設けられている。なお、図３では、半導体基板１０の表面に形成されている層間絶縁膜及び表面電極の図示を省略している。
　図４を参照して、上アーム半導体装置１００の断面構造を説明する。上記の通り、上アーム半導体装置１００は、半導体基板１０に上アームスイッチング素子（ＩＧＢＴ）１１０と上アームダイオード１２０とが形成されているＲＣ－ＩＧＢＴである。
　上アームスイッチング素子１１０内には、ｎ型のエミッタ領域２０、ｐ型のボディ領域３０、ｎ型のドリフト領域４０、ｎ型のバッファ領域７０、及び、ｐ型のコレクタ領域８０が形成されている。エミッタ領域２０の上面は、表面電極６０に対してオーミック接続している。コレクタ領域８０の下面は、裏面電極９０に対してオーミック接続している。また、上アームスイッチング素子１１０には、複数のゲートトレンチ３２が形成されている。ゲートトレンチ３２の内側には、ゲート絶縁膜３４で覆われたトレンチゲート電極３６が形成されている。トレンチゲート電極３６の上面は、絶縁層３８で覆われ、表面電極６０から絶縁されている。トレンチゲート電極３６は、図示しない位置で外部と電気的に接続される。
　上アームダイオード１２０内には、ｐ型のアノード領域５０、ｎ型のドリフト領域４０、ｎ型のバッファ領域７０、及び、ｎ型のカソード領域８５が形成されている。アノード領域５０の上面は、表面電極６０に対してオーミック接続している。カソード領域８５の下面は、裏面電極９０に対してオーミック接続している。上アームダイオード１２０内のドリフト領域４０及びバッファ領域７０は、上アームスイッチング素子１１０内のドリフト領域４０及びバッファ領域７０と連続している。また、上アームダイオード１２０にも、上アームスイッチング素子１１０と同様の複数のトレンチゲート電極３６が形成されている。
　半導体基板１０中には、ヘリウムイオンが打ち込まれることによって形成された結晶欠陥領域４４が存在している。結晶欠陥領域４４では、その周囲のドリフト領域４０よりも結晶欠陥密度が高い。結晶欠陥領域４４は、上アームスイッチング素子１１０と上アームダイオード１２０に亘って連続して形成されている。
　本実施例では、上アーム半導体装置１００の表面電極６０は出力配線４００と接続され、裏面電極９０は高電位配線３００と接続されている（図１参照）。
　また、下アーム半導体装置２００も、図３に示す上アーム半導体装置１００と同様の平面構造を有している。すなわち、下アーム半導体装置２００も、１枚の半導体基板１０内に、下アームスイッチング素子２１０と下アームダイオード２２０とを有しているＲＣ－ＩＧＢＴである。本実施例では、下アーム半導体装置２００は、上アーム半導体装置１００と同じ基板面積の半導体基板１０内に形成されている。上アーム半導体装置１００の場合と同様に、下アームスイッチング素子２１０は、半導体基板１０の中央付近に設けられ、下アームダイオード２２０は、下アームスイッチング素子２１０の周囲に設けられている。
　本実施例では、上アームスイッチング素子１１０の素子面積と、下アームスイッチング素子２１０の素子面積は等しい。同様に、上アームダイオード１２０の素子面積と、下アームダイオード２２０の素子面積も等しい。本明細書では、「素子面積」とは、半導体基板１０を平面視した際に、スイッチング素子、ダイオードが形成されている領域の面積のことを言う。「素子面積」の語は、電流が流れる領域の面積であると言い換えてもよい。従って、本実施例では、上アームダイオード１２０の素子面積の上アームスイッチング素子１１０の素子面積に対する比率は、下アームダイオード２２０の素子面積の下アームスイッチング素子２１０の素子面積に対する比率と等しい。また、上アームスイッチング素子１１０と上アームダイオード１２０との合計素子面積は、下アームスイッチング素子２１０と下アームダイオード２２０との合計素子面積と等しい。
　また、下アーム半導体装置２００の断面構造は、図４に示す上アーム半導体装置１００の断面構造とほぼ共通する。図４では、下アーム半導体装置２００のうち、上アーム半導体装置１００と共通する要素については同じ符号を用いて表している。ただし、下アーム半導体装置２００の表面電極６０は低電位配線５００と接続され、裏面電極９０は出力配線４００と接続されている（図１参照）点が、上アーム半導体装置１００とは異なる。
　実施例１では、上アームスイッチング素子１１０のコレクタ領域８０のｐ型不純物濃度が、下アームスイッチング素子２１０のコレクタ領域８０のｐ型不純物濃度よりも高い。なお、実施例１では、上アームダイオード１２０内の結晶欠陥領域４４における結晶欠陥量は、下アームダイオード２２０内の結晶欠陥領域４４における結晶欠陥量と略同一である。ここで、「不純物濃度」の語は、当該領域における平均不純物濃度であってもよい。従って、例えば、上アームスイッチング素子１１０のコレクタ領域８０が形成される際には、下アームスイッチング素子２１０のコレクタ領域８０が形成される際よりも多くのｐ型不純物（例えばリン）が注入されている。このため、上アームスイッチング素子１１０は、下アームスイッチング素子２１０に比べて、定常損失が生じ難いが、スイッチング損失が生じ易い構造を有する。すなわち、仮に、スイッチング素子１１０、２１０を同一の条件下で動作させた場合には、上アームスイッチング素子１１０では、下アームスイッチング素子２１０に比べて、定常損失が少ないが、スイッチング損失が多い。
　図１及び図２に示す回路では、上アームでは、下アームよりも、定常損失が生じ易く、スイッチング損失が生じ難い条件下にて各素子が動作する。すなわち、仮に、スイッチング素子１１０、２１０が同一の特性を有すると仮定した場合には、上アームスイッチング素子１１０では、下アームスイッチング素子２１０よりも、定常損失が高くなり、スイッチング損失が低くなる。しかしながら、実施例１の構成では、上記の通り、上アームスイッチング素子１１０は、下アームスイッチング素子２１０よりも、定常損失が生じ難い構造を有する。したがって、上アームスイッチング素子１１０における定常損失を低減することができる。また、上アームスイッチング素子１１０はスイッチング損失が生じやすい構造を有するが、上アームスイッチング素子１１０の動作条件ではスイッチング損失はそれほど生じない。このため、上アームスイッチング素子１１０で生じる損失の総量は少ない。
　また、スイッチング損失が生じ易い条件下にて動作する下アームスイッチング素子２１０は、スイッチング損失が生じ難い構造を有するので、スイッチング損失を低減することができる。また、下アームスイッチング素子２１０は定常損失が生じやすい構造を有するが、下アームスイッチング素子２１０の動作条件では定常損失はそれほど生じない。このため、下アームスイッチング素子２１０で生じる損失の総量は少ない。
　以上に説明したように、実施例１の構成によれば、半導体モジュール２で生じる損失の総量を低減することができる。
　また、本実施例では、上アームスイッチング素子１１０と上アームダイオード１２０とが１枚の半導体基板１０内に形成されている。同様に、下アームスイッチング素子２１０と下アームダイオード２２０とが１枚の半導体基板１０内に形成されている。そのため、本実施例では、上アームスイッチング素子１１０と上アームダイオード１２０とを別々の基板に備えなくてもよい。同様に、下アームスイッチング素子と下アームダイオードとを別々の基板に備えなくてもよい。
　また、本実施例では、上アームスイッチング素子１１０と上アームダイオード１２０との合計素子面積が、下アームスイッチング素子２１０と下アームダイオード２２０との合計素子面積と等しい。また、本実施例では、上アーム半導体装置１００が形成されている半導体基板１０の基板面積が、下アーム半導体装置２００が形成されている半導体基板１０の基板面積と等しい。そのため、同じ大きさの素子を用いて半導体モジュール２を形成することができ、モジュール内の素子及び配線の配置構成が複雑にならずに済む。
　高電位配線３００が「第１の配線」の一例である。出力配線４００が「第２の配線」の一例である。低電位配線５００が「第３の配線」の一例である。上アームダイオード１２０（下アームダイオード２２０）内のドリフト領域４０、バッファ領域７０、カソード領域８５が「カソード領域」の一例である。上アーム半導体装置１００が形成されている半導体基板１０が「第１の半導体基板」の一例である。下アーム半導体装置２００が形成されている半導体基板１０が「第２の半導体基板」の一例である。
（実施例２）
　実施例２では、上アームスイッチング素子１１０と下アームスイッチング素子２１０とで、コレクタ領域８０のｐ型不純物濃度が略同一である。ただし、実施例２では、上アームダイオード１２０内の結晶欠陥領域４４における結晶欠陥量が、下アームダイオード２２０内の結晶欠陥領域４４における結晶欠陥量よりも少ない。例えば、上アームダイオード１２０内の結晶欠陥領域４４が形成される際には、下アームダイオード２２０内の結晶欠陥領域４４が形成される際よりも多くのヘリウムイオンが打ち込まれている。その他の構成は、実施例２は実施例１と等しい。
　結晶欠陥領域４４は、ダイオードのスイッチング損失（ダイオードが逆回復動作する際に生じる損失）を低減させる一方で、ダイオードの定常損失を増加させる。したがって、結晶欠陥量が少ない上アームダイオード１２０では、結晶欠陥量が少ない下アームダイオード２２０よりも、定常損失が生じ難く、スイッチング損失が生じ易い構造を有する。
　図１及び図２に示す回路では、上アームでは、下アームよりも、定常損失が生じ易く、スイッチング損失が生じ難い条件下にて各素子が動作する。すなわち、仮に、ダイオード１２０、２２０が同一の特性を有すると仮定した場合には、上アームダイオード１２０では、下アームダイオード２２０よりも、定常損失が高くなり、スイッチング損失が低くなる。しかしながら、実施例２の構成では、上記の通り、上アームダイオード１２０は、下アームダイオード２２０よりも定常損失が生じ難い構造を有する。したがって、上アームダイオード１２０における定常損失を低減することができる。また、上アームダイオード１２０はスイッチング損失が生じ易い構造を有するが、上アームダイオード１２０の動作条件でではスイッチング損失はそれほど生じない。このため、上アームダイオード１２０で生じる損失の総量は少ない。
　また、スイッチング損失が生じ易い条件下にて動作する下アームダイオード２２０は、スイッチング損失が生じ難い構成を有するので、スイッチング損失を低減することができる。また、下アームダイオード２２０は、定常損失が生じ易い構造を有するが、下アームダイオード２２０の動作条件では定常損失はそれほど生じない。このため、下アームダイオード２２０で生じる損失の総量は少ない。
　以上に説明したように、実施例２の構成によれば、半導体モジュール２で生じる損失の総量を低減することができる。
　以上に説明したように、実施例１では、上アームスイッチング素子１１０の定常損失／スイッチング損失比率が、下アームスイッチング素子２１０の定常損失／スイッチング損失比率よりも小さい。実施例２では、上アームダイオード１２０の定常損失／スイッチング損失比率が、下アームダイオード２２０の定常損失／スイッチング損失比率よりも小さい。実施例１、２のように各素子の定常損失／スイッチング損失比率を設定することで、半導体モジュール全体で生じる損失の総量を低減することができる。
　なお、実施例１、２とは別の方法によって、上アームと下アームの間で定常損失／スイッチング損失比率に差を設けてもよい。また、実施例１、２の両方の構造を１つの半導体モジュール２において採用してもよい。
（実施例３）
　実施例３では、上アームスイッチング素子１１０のコレクタ領域８０のｐ型不純物濃度が、下アームスイッチング素子２１０のコレクタ領域８０のｐ型不純物濃度と略同一である。また、上アームダイオード１２０の結晶欠陥領域４４における結晶欠陥量が、下アームダイオード２２０の結晶欠陥領域４４における結晶欠陥量と略同一である。ただし、実施例３では、図５に示すように、上アームダイオード１２０の素子面積の上アームスイッチング素子１１０の素子面積に対する比率が、下アームダイオード２２０の素子面積の下アームスイッチング素子２１０の素子面積に対する比率よりも大きい。図５に示すように、上アーム半導体装置１００では、上アームスイッチング素子１１０の周囲に上アームダイオード１２０が形成されている。下アーム半導体装置２００では、下アームダイオード２２０の周囲に下アームスイッチング素子２１０が形成されている。その他の構成は、実施例３は実施例１と等しい。なお、実施例３でも、上アームスイッチング素子１１０と上アームダイオード１２０との合計素子面積は、下アームスイッチング素子２１０と下アームダイオード２２０との合計素子面積と等しい。
　図５に示すように、実施例３でも、上アーム半導体装置１００及び下アーム半導体装置２００は、それぞれ、同じ基板面積の半導体基板１０内に形成されている。そのため、本実施例では、上アームダイオード１２０の素子面積は、下アームダイオード２２０の素子面積よりも大きい。即ち、上アームダイオード１２０に対しては、下アームダイオード２２０よりも大電流を流すことができる（すなわち、許容電流が大きい）。また、上アームスイッチング素子１１０の素子面積は、下アームスイッチング素子２１０の素子面積よりも小さい。即ち、下アームスイッチング素子２１０に対しては、上アームスイッチング素子１１０よりも大電流を流すことができる（すなわち、許容電流が大きい）。
　図１及び図２に示す回路では、上アームダイオード１２０に下アームダイオード２２０よりも大きい電流が流れる。また、下アームスイッチング素子２１０に上アームスイッチング素子１１０よりも大きい電流が流れる。上記の通り、実施例３の構造では、上アームダイオード１２０の許容電流が大きく、下アームスイッチング素子２１０の許容電流が大きい。したがって、実施例３の構成では、各素子をより適切に動作させることができる。すなわち、この構成によれば、半導体モジュール２をサイズアップすることなく、半導体モジュール２の各素子の許容電流を最適化することができる。なお、１つの半導体モジュール２において、実施例３の構造を、実施例１、２と共に採用することもできる。
　また、図５に示すように、実施例３では、上アーム半導体装置１００では、上アームスイッチング素子１１０の周囲に上アームダイオード１２０が形成されている。下アーム半導体装置２００では、下アームダイオード２２０の周囲に下アームスイッチング素子２１０が形成されている。上アーム半導体装置１００では、大電流が流れる上アームダイオード１２０が最も高温になる。下アーム半導体装置２００では、大電流が流れる下アームスイッチング素子２１０が最も高温になる。高温になる部分である上アームダイオード１２０及び下アームスイッチング素子２１０を半導体基板１０の中心から外すことにより、効率よく上アーム半導体装置１００及び下アーム半導体装置２００を冷却し得る。そのため、上アーム半導体装置１００及び下アーム半導体装置２００のチップサイズを小型化することができる。
　また、実施例３の変形例として、図６に示すように、大電流が流れる上アームダイオード１２０及び下アームスイッチング素子２１０に温度センサ１３０、２３０を設けることができる。上アーム半導体装置１００と下アーム半導体装置２００のうち、大電流が流れ、高温となる部分に温度センサ１３０、２３０を設けることにより、上アーム半導体装置１００及び下アーム半導体装置２００のチップ温度を適切に測定することができる。
　図７は、実施例３の参考例を示す。図７に示すように、この参考例では、上アーム半導体装置１００において、大電流が流れる上アームダイオード１２０の周囲に上アームスイッチング素子１１０が形成されている。この参考例では、温度センサ１３０は、上アームダイオード１２０の中心部（即ち、半導体基板１０の中心部）に設けられている。同様に、下アーム半導体装置２００において、大電流が流れる下アームスイッチング素子２１０の周囲に下アームダイオード２２０が形成されている。温度センサ２３０は、下アームスイッチング素子２１０の中心部（即ち、半導体基板１０の中心部）に設けられている。故意に、最も高温になりやすい半導体基板１０の中心部に、大電流が流れる素子（上アームダイオード１２０、下アームスイッチング素子２１０）を配置することにで、温度センサ１３０、２３０による温度モニタを容易に行えるようにしている。
　以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
（変形例１）上記の各実施例では、図３、図５に示すように、半導体基板１０を平面視した場合において、上アームスイッチング素子１１０は半導体基板１０の中央付近に設けられ、上アームダイオード１２０は、上アームスイッチング素子１１０の周囲に設けられている。上アームスイッチング素子１１０と上アームダイオード１２０の配置は、上記のものには限られない。例えば、図８、図９、図１０に示すように、半導体基板１０内に、上アームスイッチング素子１１０と上アームダイオード１２０とがそれぞれ複数箇所に分かれて備えられていてもよい。また、上アームスイッチング素子１１０と上アームダイオード１２０とが、半導体基板１０内で隣合うように２つに区画されて配置されていてもよい。下アームスイッチング素子２１０と下アームダイオード２２０についても同様である。一般的に言うと、上アームスイッチング素子と上アームダイオードとの合計素子面積が、下アームスイッチング素子と下アームダイオードとの合計素子面積と等しければよい。
（変形例２）上記の各実施例では、上アーム半導体装置１００が形成されている半導体基板１０の基板面積が、下アーム半導体装置２００が形成されている半導体基板１０の基板面積と等しい。これに限られず、上アーム半導体装置１００の半導体基板１０の基板面積が、下アーム半導体装置２００の半導体基板１０の基板面積と異なっていてもよい。
（変形例３）上記の各実施例では、上アーム半導体装置１００は、１枚の半導体基板１０内に、上アームスイッチング素子１１０と上アームダイオード１２０とを有している。同様に、下アーム半導体装置２００は、１枚の半導体基板１０内に、下アームスイッチング素子２１０と下アームダイオード２２０とを有している。これに限られず、上アームスイッチング素子１１０と上アームダイオード１２０が別個の基板に形成されていてもよい。下アームスイッチング素子２１０と下アームダイオード２２０も別個の基板に形成されていてもよい。
（変形例４）上記の各実施例では、上アームスイッチング素子１１０と上アームダイオード１２０との合計素子面積は、下アームスイッチング素子２１０と下アームダイオード２２０との合計素子面積と等しい。これに限られず、上アームスイッチング素子１１０と上アームダイオード１２０との合計素子面積は、下アームスイッチング素子２１０と下アームダイオード２２０との合計素子面積と異なっていてもよい。
（変形例５）上記の各実施例では、上アームスイッチング素子１１０及び下アームスイッチング素子２１０はＩＧＢＴである。しかしながら、スイッチング素子はＩＧＢＴには限られず、例えば、ＭＯＳＦＥＴ等、任意のスイッチング素子であってもよい。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (8)

  1. 　第１の配線と、
    　第２の配線と、
    　第３の配線と、
    　前記第１の配線と前記第２の配線の間に接続されている上アームスイッチング素子と、
    　前記第２の配線と前記第３の配線の間に接続されている下アームスイッチング素子と、
    　前記第１の配線がカソード側に接続されるように、前記第１の配線と前記第２の配線の間に接続されている上アームダイオードと、
    　前記第２の配線がカソード側に接続されるように、前記第２の配線と前記第３の配線の間に接続されている下アームダイオードと、
    　を有しており、
    　（ａ）前記上アームダイオードの定常損失／スイッチング損失比率が、前記下アームダイオードの定常損失／スイッチング損失比率よりも小さいことと、
    　（ｂ）前記上アームスイッチング素子の定常損失／スイッチング損失比率が、前記下アームスイッチング素子の定常損失／スイッチング損失比率よりも小さいこと、
    　のうちの少なくとも一方が満たされている、
    　半導体モジュール。
  2. 　前記上アームダイオードの結晶欠陥が、前記下アームダイオードの結晶欠陥よりも少ない、
    　請求項１の半導体モジュール。
  3. 　前記上アームスイッチング素子及び前記下アームスイッチング素子がＩＧＢＴであり、
    　前記上アームスイッチング素子のコレクタ領域のｐ型不純物濃度が、下アームスイッチング素子のコレクタ領域のｐ型不純物濃度よりも高い、
    　請求項１又は２の半導体モジュール。
  4. 　第１の配線と、
    　第２の配線と、
    　第３の配線と、
    　前記第１の配線と前記第２の配線の間に接続されている上アームスイッチング素子と、
    　前記第２の配線と前記第３の配線の間に接続されている下アームスイッチング素子と、
    　前記第１の配線がカソード側に接続されるように、前記第１の配線と前記第２の配線の間に接続されている上アームダイオードと、
    　前記第２の配線がカソード側に接続されるように、前記第２の配線と前記第３の配線の間に接続されている下アームダイオードと、
    　を有しており、
    　前記上アームダイオードの素子面積の前記上アームスイッチング素子の素子面積に対する比率が、前記下アームダイオードの素子面積の前記下アームスイッチング素子の素子面積に対する比率よりも大きい、
    　半導体モジュール。
  5. 　前記上アームスイッチング素子と前記上アームダイオードとの合計素子面積が、前記下アームスイッチング素子と前記下アームダイオードとの合計素子面積と等しい、
    　請求項１から４のいずれか一項の半導体モジュール。
  6. 　前記上アームスイッチング素子と前記上アームダイオードとが第１の半導体基板内に形成されており、
    　前記下アームスイッチング素子と前記下アームダイオードとが第２の半導体基板内に形成されている、
    　請求項１から５のいずれか一項の半導体モジュール。
  7. 　前記第１の半導体基板の基板面積が、前記第２の半導体基板の基板面積と等しい、
    　請求項６の半導体モジュール。
  8. 　前記上アームスイッチング素子と、前記上アームダイオードと、前記下アームスイッチング素子と、前記下アームダイオードが、一体に樹脂モールドされている、
    　請求項１から７の半導体モジュール。
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