WO2023002795A1 - 半導体装置 - Google Patents

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WO2023002795A1
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啓太 福谷
タスビル ラホマン
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株式会社デンソー
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation

Definitions

  • the disclosure in this specification relates to a semiconductor device.
  • Patent document 1 discloses a semiconductor device in which main electrodes are arranged on both sides of a semiconductor substrate.
  • the contents of the prior art documents are incorporated by reference as descriptions of technical elements in this specification.
  • Patent Document 1 the active region in which the element is formed is extended to the outside beyond the lower portion of the terminal. Then, when the switching element in the region extending outward and the switching element in the region under the terminal are turned on, the current density in the extension region is lower than the current density in the region under the terminal. is provided. Thus, the current density in the extension region is low.
  • semiconductor devices are desired to be further improved.
  • the present disclosure has been made in view of such problems, and aims to provide a semiconductor device capable of enhancing the effect of enlarging the active region.
  • the semiconductor device disclosed herein is a semiconductor substrate having one surface and a back surface opposite to the one surface in the thickness direction; a protective film disposed on one surface of a semiconductor substrate and having an opening; a first main electrode disposed on one surface of the semiconductor substrate and having an exposed portion exposed through the opening to provide a bonding region; a second main electrode disposed on the back surface of the semiconductor substrate;
  • the semiconductor substrate has an active region that is a formation region of IGBTs in which diodes are connected in anti-parallel as vertical elements for passing a current between the first main electrode and the second main electrode,
  • the opening is provided so as to overlap with the active region in plan view in the plate thickness direction,
  • the active region includes an overlapping region that overlaps with the exposed portion of the first main electrode in plan view and a non-overlapping region that does not overlap with the exposed portion,
  • the proportion of the diode forming area in the non-overlapping area is higher than the proportion of the diode forming area in the overlapping area.
  • the active area includes an overlapping area and a non-overlapping area.
  • the active area is expanded. Then, the ratio of the diode formation area in the non-overlapping area is made higher than the ratio of the diode formation area in the overlapping area.
  • the ratio of the diode forming region in the non-overlapping region is increased, the ratio of the IGBT forming region in the overlapping region increases, but the heat generated by the operation of the IGBT is released from the exposed portion of the first main electrode to the junction target. can do Further, by increasing the proportion of the diode forming region in the non-overlapping region, it is possible to prevent the temperature of the non-overlapping region from becoming higher than the temperature of the overlapping region. That is, it is possible to prevent the IGBT from having to be turned off due to the temperature rise in the non-overlapping region. As a result, the effect of expanding the active region can be enhanced.
  • FIG. 1 is a diagram showing a schematic configuration of a vehicle drive system to which a semiconductor device according to a first embodiment is applied;
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment;
  • FIG. 3 is a cross-sectional view taken along line III-III of FIG. 2;
  • FIG. It is a top view which shows a semiconductor element.
  • FIG. 5 is a cross-sectional view taken along line V-V of FIG. 4;
  • FIG. 10 is a plan view showing a semiconductor element in the semiconductor device according to the second embodiment;
  • 7 is a cross-sectional view taken along line VII-VII of FIG. 6;
  • FIG. 11 is a plan view showing a semiconductor element in a semiconductor device according to a third embodiment;
  • FIG. 11 is a plan view showing a semiconductor element in a semiconductor device according to a fourth embodiment; It is a top view which shows another modification.
  • the semiconductor device of this embodiment is applied, for example, to a power conversion device for a moving body that uses a rotating electrical machine as a drive source.
  • Mobile objects include, for example, electric vehicles such as electric vehicles (EV), hybrid vehicles (HV), and plug-in hybrid vehicles (PHV), flying vehicles such as drones, ships, construction machinery, and agricultural machinery.
  • EV electric vehicles
  • HV hybrid vehicles
  • PSV plug-in hybrid vehicles
  • flying vehicles such as drones, ships, construction machinery, and agricultural machinery.
  • a vehicle drive system 1 includes a DC power supply 2 , a motor generator 3 , and a power conversion device 4 .
  • the DC power supply 2 is a DC voltage source composed of a rechargeable secondary battery. Secondary batteries are, for example, lithium ion batteries and nickel metal hydride batteries.
  • the motor generator 3 is a three-phase alternating-current rotating electric machine. The motor generator 3 functions as a vehicle drive source, that is, as an electric motor. The motor generator 3 functions as a generator during regeneration.
  • the power converter 4 performs power conversion between the DC power supply 2 and the motor generator 3 .
  • the power conversion device 4 includes a smoothing capacitor 5 and an inverter 6 .
  • the smoothing capacitor 5 mainly smoothes the DC voltage supplied from the DC power supply 2 .
  • the smoothing capacitor 5 is connected to a P line 7 that is a power line on the high potential side and an N line 8 that is a power line on the low potential side.
  • the P line 7 is connected to the positive pole of the DC power supply 2 and the N line 8 is connected to the negative pole of the DC power supply 2 .
  • the positive terminal of smoothing capacitor 5 is connected to P line 7 between DC power supply 2 and inverter 6 .
  • the negative pole is connected to the N line 8 between the DC power supply 2 and the inverter 6 .
  • a smoothing capacitor 5 is connected in parallel with the DC power supply 2 .
  • the inverter 6 is a DC-AC conversion circuit. Inverter 6 converts the DC voltage into a three-phase AC voltage and outputs it to motor generator 3 according to switching control by a control circuit (not shown). Thereby, the motor generator 3 is driven to generate a predetermined torque. During regenerative braking of the vehicle, inverter 6 converts the three-phase AC voltage generated by motor generator 3 in response to the torque from the wheels into DC voltage according to switching control by the control circuit, and outputs the DC voltage to P line 7 . Thus, inverter 6 performs bidirectional power conversion between DC power supply 2 and motor generator 3 .
  • the inverter 6 is configured with upper and lower arm circuits 9 for three phases.
  • the upper and lower arm circuits 9 are sometimes called legs.
  • the upper and lower arm circuits 9 each have an upper arm 9H and a lower arm 9L.
  • the upper arm 9H and the lower arm 9L are connected in series between the P line 7 and the N line 8 with the upper arm 9H on the P line 7 side.
  • a connection point between the upper arm 9 ⁇ /b>H and the lower arm 9 ⁇ /b>L is connected to a corresponding phase winding 3 a in the motor generator 3 via an output line 10 .
  • Inverter 6 has six arms. At least part of each of P line 7, N line 8 and output line 10 is formed of a conductive member such as a bus bar.
  • Elements forming each arm include an insulated gate bipolar transistor 11 (hereinafter referred to as IGBT 11) which is a switching element, and a diode 12 for freewheeling.
  • IGBT 11 insulated gate bipolar transistor 11
  • Diode 12 is connected in anti-parallel with corresponding IGBT 11 .
  • the collector of the IGBT 11 is connected to the P line 7 in the upper arm 9H.
  • the emitter of the IGBT 11 is connected to the N line 8 in the lower arm 9L.
  • the emitter of the IGBT 11 on the upper arm 9H and the collector of the IGBT 11 on the lower arm 9L are connected to each other.
  • the anode of diode 12 is connected to the emitter of corresponding IGBT 11, and the cathode is connected to the collector.
  • the power conversion device 4 may further include a converter as a power conversion circuit.
  • a converter is a DC-DC conversion circuit that converts a DC voltage into DC voltages of different values.
  • the converter is provided between the DC power supply 2 and the smoothing capacitor 5 .
  • the converter includes, for example, a reactor and the upper and lower arm circuits 9 described above. According to this configuration, it is possible to step up and down.
  • the power conversion device 4 may include a filter capacitor that removes power noise from the DC power supply 2 .
  • a filter capacitor is provided between the DC power supply 2 and the converter.
  • the power conversion device 4 may include a driving circuit for switching elements that constitute the inverter 6 and the like.
  • a drive circuit supplies a drive voltage to the gate of IGBT11 of a corresponding arm based on the drive command of a control circuit.
  • the drive circuit drives the corresponding IGBT 11 by applying a drive voltage, that is, turns it on and off.
  • a driving circuit is sometimes referred to as a driver.
  • the power conversion device 4 may include a control circuit for switching elements.
  • the control circuit generates a drive command for operating the IGBT 11 and outputs it to the drive circuit.
  • the control circuit generates a drive command based on a torque request input from a host ECU (not shown) and signals detected by various sensors.
  • Various sensors include, for example, a current sensor, a rotation angle sensor, and a voltage sensor.
  • the current sensor detects a phase current flowing through each phase winding 3a.
  • the rotation angle sensor detects the rotation angle of the rotor of motor generator 3 .
  • a voltage sensor detects the voltage across the smoothing capacitor 5 .
  • the control circuit outputs, for example, a PWM signal as the drive command.
  • the control circuit comprises, for example, a processor and memory.
  • ECU is an abbreviation for Electronic Control Unit.
  • PWM is an abbreviation for Pulse Width Modulation.
  • FIG. 2 is a plan view showing the semiconductor device.
  • FIG. 2 is a top plan view of the semiconductor device.
  • 3 is a cross-sectional view taken along line III-III in FIG. 2.
  • FIG. 3 the structure of the semiconductor element is simplified and illustrated.
  • the plate thickness direction of the semiconductor substrate is defined as the Z direction.
  • One direction perpendicular to the Z direction is defined as the X direction.
  • a direction perpendicular to both the Z direction and the X direction is defined as the Y direction.
  • a planar shape is defined as a planar shape viewed from the Z direction, in other words, a planar shape along the XY plane defined by the X and Y directions.
  • a plan view from the Z direction is simply referred to as a plan view.
  • the semiconductor device 20 includes a sealing resin body 30, a semiconductor element 40, heat sinks 60 and 70, a conductive spacer 80, and external connection terminals 90.
  • the semiconductor device 20 constitutes one of the arms described above. That is, two semiconductor devices 20 constitute the upper and lower arm circuits 9 for one phase.
  • the encapsulation resin body 30 encapsulates part of other elements that constitute the semiconductor device 20 .
  • the rest of the other elements are exposed outside the sealing resin body 30 .
  • the sealing resin body 30 is made of epoxy resin, for example.
  • the encapsulating resin body 30 is molded by, for example, a transfer molding method. As shown in FIG. 2, the sealing resin body 30 has a substantially rectangular planar shape.
  • the sealing resin body 30 has one surface 30a and a back surface 30b opposite to the one surface 30a in the Z direction.
  • One surface 30a and back surface 30b are, for example, flat surfaces.
  • the semiconductor element 40 includes a semiconductor substrate 41 , an emitter electrode 42 , a collector electrode 43 and a pad 44 .
  • the semiconductor element 40 is sometimes called a semiconductor chip.
  • the semiconductor substrate 41 is made of silicon (Si), a wide bandgap semiconductor having a wider bandgap than silicon, or the like, and has a vertical element formed thereon.
  • Wide bandgap semiconductors include, for example, silicon carbide (SiC), gallium nitride (GaN), gallium oxide (Ga2O3), and diamond.
  • the vertical element is configured to allow the main current to flow in the plate thickness direction of the semiconductor substrate 41 (semiconductor element 40), that is, in the Z direction.
  • the vertical element of this embodiment is the IGBT 11 and the diode 12 that form one arm.
  • the vertical element is an IGBT in which a diode 12 is connected in anti-parallel, that is, an RC (Reverse Conducting)-IGBT.
  • a vertical element is a heating element that generates heat when energized.
  • a gate electrode (not shown) is formed on the semiconductor substrate 41 .
  • the gate electrode has, for example, a trench structure.
  • the semiconductor substrate 41 has one surface 41a and a back surface 41b as plate surfaces on which main electrodes are provided.
  • the one surface 41 a is the surface of the sealing resin body 30 on the one surface 30 a side of the semiconductor substrate 41 .
  • the back surface 41b is a surface opposite to the one surface 41a in the plate thickness direction.
  • An emitter electrode 42 which is one of the main electrodes, is arranged on one surface 41 a of the semiconductor substrate 41 .
  • a collector electrode 43 which is another one of the main electrodes, is arranged on the back surface 41 b of the semiconductor substrate 41 .
  • the emitter electrode 42 corresponds to the first main electrode
  • the collector electrode 43 corresponds to the second main electrode.
  • the emitter electrode 42 also serves as the anode electrode of the diode 12 .
  • the collector electrode 43 also serves as the cathode electrode of the diode 12 .
  • the collector electrode 43 is formed almost entirely on the back surface 41 b of the semiconductor substrate 41 .
  • Emitter electrode 42 is formed on a portion of one surface 41 a of semiconductor substrate 41 .
  • the pad 44 is a signal electrode.
  • the pad 44 is formed in a region different from the forming region of the emitter electrode 42 on the one surface 41 a of the semiconductor substrate 41 .
  • the pad 44 is formed at the end opposite to the forming region of the emitter electrode 42 in the Y direction.
  • the pad 44 is provided side by side with the emitter electrode 42 in the Y direction.
  • the pads 44 include at least pads for gate electrodes. Details of the semiconductor element 40 will be described later.
  • the heat sinks 60 and 70 are metal plates made of metal with good conductivity such as Cu and Cu alloys.
  • the heat sinks 60 and 70 are arranged so as to sandwich the plurality of semiconductor elements 40 in the Z direction.
  • the heat sinks 60 and 70 are arranged so that at least parts of them face each other in the Z direction.
  • the heat sinks 60 and 70 enclose the semiconductor element 40 in plan view.
  • a heat sink 60 is electrically connected to the emitter electrode 42 and provides a wiring function.
  • heat sink 70 is electrically connected to collector electrode 43 and provides a wiring function.
  • the heat sinks 60 and 70 provide a heat dissipation function for dissipating heat generated by the semiconductor element 40 .
  • the heat sinks 60 and 70 may have a plated film of Ni, Au, or the like on their surfaces.
  • the heat sink 60 of this embodiment is electrically connected to the emitter electrode 42 via the conductive spacer 80 .
  • the heat sink 60 and conductive spacer 80 correspond to the first wiring member.
  • the heat sink 70 corresponds to the second wiring member.
  • the heat sink 60 has a facing surface 60a, which is a surface on the semiconductor element 40 side, and a back surface 60b, which is a surface opposite to the facing surface 60a.
  • the heat sink 70 also has a facing surface 70a and a back surface 70b.
  • the heat sinks 60 and 70 are substantially rectangular in plan view. Back surfaces 60 b and 70 b of the heat sinks 60 and 70 are exposed from the sealing resin body 30 .
  • the back surfaces 60b and 70b are sometimes referred to as heat dissipation surfaces, exposed surfaces, and the like.
  • the back surface 60 b of the heat sink 60 is substantially flush with the one surface 30 a of the sealing resin body 30 .
  • the back surface 70 b of the heat sink 70 is substantially flush with the back surface 30 b of the sealing resin body 30 .
  • a conductive spacer 80 is interposed between the semiconductor element 40 and the heat sink 60 .
  • the conductive spacer 80 provides a spacer function of ensuring a predetermined distance between the semiconductor element 40 and the heat sink 60 .
  • conductive spacers 80 provide height for electrically connecting corresponding signal terminals 93 to pads 44 of semiconductor element 40 .
  • the conductive spacer 80 is located in the middle of the electrical and thermal conduction paths between the emitter electrode 42 of the semiconductor element 40 and the heat sink 60, and provides wiring and heat dissipation functions.
  • the conductive spacer 80 contains a metal material with good electrical and thermal conductivity such as Cu.
  • the conductive spacer 80 may have a plated film on its surface.
  • Conductive spacers 80 are sometimes referred to as terminals, terminal blocks, metal blocks, and the like.
  • the semiconductor device 20 includes the same number of conductive spacers 80 as the semiconductor elements 40 .
  • Conductive spacers 80 are individually connected to semiconductor elements 40 .
  • the conductive spacer 80 is, for example, a columnar body having a substantially rectangular planar shape.
  • the conductive spacer 80 has a size that is substantially the same as or slightly smaller than the exposed portion 421 described later in plan view.
  • the external connection terminal 90 is a terminal for electrically connecting the semiconductor device 20 to an external device.
  • the external connection terminal 90 is formed using a metal material with good conductivity such as copper.
  • the external connection terminal 90 is, for example, a plate material.
  • the external connection terminals 90 are sometimes called leads.
  • the external connection terminal 90 includes main terminals 91 and 92 and a signal terminal 93 .
  • the main terminals 91 and 92 are external connection terminals 90 electrically connected to the main electrodes of the semiconductor element 40 .
  • the main terminal 91 is electrically connected to the emitter electrode 42 .
  • Main terminal 91 is sometimes referred to as an emitter terminal.
  • the main terminal 91 is connected to the emitter electrode 42 via the heat sink 60 .
  • the main terminal 91 continues to one end of the heat sink 60 in the Y direction.
  • the thickness of the main terminals 91 is thinner than the heat sink 60 .
  • the main terminal 91 continues to the heat sink 60 so as to be substantially flush with the opposing surface 60a, for example.
  • the main terminals 91 may be connected by being provided integrally with the heat sink 60, or may be provided as separate members and connected by bonding.
  • the main terminals 91 of this embodiment are provided integrally with the heat sink 60 as part of the lead frame.
  • the main terminal 91 extends from the heat sink 60 in the Y direction and protrudes outside from the side surface 30 c of the sealing resin body 30 .
  • the main terminal 91 has a bent portion in the middle of the portion covered with the sealing resin body 30, and protrudes from the vicinity of the center in the Z direction on the side surface 30c.
  • the main terminal 92 is electrically connected to the collector electrode 43 .
  • Main terminal 92 is sometimes referred to as a collector terminal.
  • the main terminal 92 is connected to the collector electrode 43 via the heat sink 70 .
  • the main terminal 92 continues to one end of the heat sink 70 in the Y direction.
  • the thickness of the main terminals 92 is thinner than the heat sink 70 .
  • the main terminals 92 are connected to the heat sink 70 so as to be substantially flush with the facing surface 70a, for example.
  • the main terminals 92 may be connected by being provided integrally with the heat sink 70, or may be provided as separate members and connected by bonding.
  • the main terminals 92 of this embodiment are provided integrally with the heat sink 70 as part of a lead frame different from the main terminals 91 .
  • the main terminal 92 extends from the heat sink 70 in the Y direction and protrudes outside from the same side surface 30 c as the main terminal 91 .
  • the main terminal 92 also has a bent portion in the middle of the portion covered with the sealing resin body 30, and protrudes from the vicinity of the center in the Z direction on the side surface 30c.
  • the two main terminals 91 and 92 are arranged side by side in the X direction so that their side surfaces face each other.
  • the signal terminals 93 are electrically connected to the pads 44 of the semiconductor element 40 . In this embodiment, they are electrically connected via bonding wires 100 .
  • the signal terminal 93 extends in the Y direction and protrudes outside from the side surface 30 d of the sealing resin body 30 .
  • the side surface 30d is a surface opposite to the side surface 30c in the Y direction.
  • the semiconductor device 20 of this embodiment has five signal terminals 93 corresponding to the pads 44 .
  • the signal terminals 93 are configured on a lead frame common to the heat sink 70 and the main terminals 92, for example.
  • the plurality of signal terminals 93 are electrically isolated from each other by cutting tie bars (not shown).
  • the emitter electrode 42 of the semiconductor element 40 is bonded to the conductive spacer 80 via the bonding material 101 .
  • the conductive spacer 80 is bonded to the heat sink 60 via the bonding material 102 .
  • a collector electrode 43 of the semiconductor element 40 is bonded to the heat sink 70 via a bonding material 103 .
  • the bonding materials 101 to 103 are conductive bonding materials.
  • solder can be used as the bonding materials 101-103.
  • An example of solder is multicomponent lead-free solder containing Cu, Ni, etc., in addition to Sn.
  • a sintered bonding material such as sintered silver may be used instead of solder.
  • As the bonding materials 101 to 103 a common material may be used, or different materials may be used. In this embodiment, solder is used as the bonding materials 101 , 102 , 103 .
  • the semiconductor element 40 forming one arm is sealed with the sealing resin body 30 .
  • the sealing resin body 30 integrally seals the semiconductor element 40 , part of the heat sink 60 , part of the heat sink 70 , conductive spacer 80 , and part of the external connection terminals 90 .
  • the semiconductor element 40 is arranged between the heat sinks 60 and 70 in the Z direction.
  • the semiconductor element 40 is sandwiched between heat sinks 60 and 70 arranged to face each other. Thereby, the heat of the semiconductor element 40 can be dissipated to both sides in the Z direction.
  • the semiconductor device 20 has a double-sided heat dissipation structure.
  • the back surface 60 b of the heat sink 60 is substantially flush with the one surface 30 a of the sealing resin body 30 .
  • the back surface 70 b of the heat sink 70 is substantially flush with the back surface 30 b of the sealing resin body 30 . Since the back surfaces 60b and 70b are exposed surfaces, heat dissipation can be enhanced.
  • FIG. 4 is a plan view showing one side of the semiconductor element 40.
  • FIG. 4 shows the active area, including the IGBT area and the diode area, in solid lines.
  • 5 is a cross-sectional view taken along line VV in FIG. 4.
  • the terms “inner” and “outer” indicate relative positional relationships with the center of the active region of the semiconductor element as a reference position. The side closer to the center is the inner side, and the farther side is the outer side.
  • the semiconductor substrate 41 has a substantially rectangular planar shape.
  • Semiconductor substrate 41 has an active region 45 .
  • the active region 45 is a formation region for vertical devices.
  • the active region 45 may be called a main region, a main cell region, a cell region, an element region, an element forming region, or the like.
  • the active region 45 has an IGBT region 45i, which is an IGBT formation region, and a diode region 45d, which is a diode formation region, of the RC-IGBT.
  • the IGBT regions 45i and the diode regions 45d are alternately provided in the Y direction.
  • a plurality of cells (unit structural portions) are provided in the active region 45 .
  • a plurality of cells are connected in parallel to form an RC-IGBT.
  • the semiconductor substrate 41 has an outer peripheral region 46 surrounding the active region 45 .
  • the outer peripheral region 46 is a region outside the outer peripheral edge of the active region 45 in plan view.
  • the peripheral region 46 is formed with a withstand voltage structure such as a guard ring.
  • the semiconductor substrate 41 has a collector region 47 , a cathode region 48 , a buffer region 49 , a drift region 50 , a base region 51 and an emitter region 52 .
  • the semiconductor substrate 41 has semiconductor regions formed by impurity ion implantation or the like.
  • a semiconductor region may be referred to as a semiconductor layer, a diffusion layer, or the like.
  • the collector region 47 is formed in the surface layer of the semiconductor substrate 41 on the back surface 41b side.
  • the collector region 47 is a p-conductivity type (p+) semiconductor region having a higher impurity concentration than the base region 51 .
  • a cathode region 48 is also formed in the surface layer on the back surface 41b side.
  • the cathode region 48 is an n conductivity type (n+) semiconductor region having a higher impurity concentration than the drift region 50 .
  • the cathode region 48 is provided side by side with the collector region 47 on the XY plane.
  • the collector region 47 is provided in the IGBT region 45i, and the cathode region 48 is provided in the diode region 45d.
  • the cathode regions 48 are alternately provided with the collector regions 47 in the Y direction.
  • the buffer region 49 is formed on the surface of the collector region 47 and the cathode region 48 opposite to the back surface 41b. Buffer region 49 is formed between collector region 47 and cathode region 48 and drift region 50 .
  • the buffer region 49 is an n conductivity type semiconductor region (n) having a lower impurity concentration than the cathode region 48 and a higher impurity concentration than the drift region 50 .
  • the drift region 50 is formed on the surface of the buffer region 49 opposite to the surface on the collector region 47 side.
  • the drift region 50 is an n-conductivity type (n ⁇ ) semiconductor region having an impurity concentration lower than that of the buffer region 49 .
  • the base region 51 is formed on the surface of the drift region 50 opposite to the surface on the buffer region 49 side.
  • the base region 51 is a p-conductivity type (p) semiconductor region having an impurity concentration lower than that of the collector region 47 .
  • Base region 51 is mainly provided in active region 45 of semiconductor substrate 41 .
  • the base region 51 is formed on the surface layer of the semiconductor substrate 41 on the one surface 41a side. Base region 51 may be referred to as a channel region. If the n conductivity type is the first conductivity type, the p conductivity type is the second conductivity type.
  • the emitter region 52 is provided in the surface layer of the base region 51 on the one surface 41a side.
  • the emitter region 52 is an n conductivity type (n+) semiconductor region having a higher impurity concentration than the drift region 50 .
  • the emitter region 52 is formed in the IGBT region 45 i of the active region 45 .
  • the emitter region 52 is provided in the IGBT region 45i so as to be in contact with the side surface of the trench 53, which will be described later.
  • a trench 53 is formed in the semiconductor substrate 41 having the above configuration.
  • Trench 53 is formed to have a predetermined depth from one surface 41a.
  • Trench 53 extends through base region 51 .
  • the tip of trench 53 reaches drift region 50 .
  • a plurality of trenches 53 are formed in the active region 45 of the semiconductor substrate 41 .
  • Each trench 53 extends in the X direction.
  • the plurality of trenches 53 are arranged at approximately equal intervals in the Y direction and have a stripe shape in plan view.
  • Trench 53 defines a cell.
  • Each of the cells includes one trench 53, and multiple cells are arranged side by side in the Y direction.
  • a gate insulating film 54 is formed on the walls of the trench 53 .
  • a gate electrode 55 is formed on the surface of the gate insulating film 54 so as to fill the trench 53 .
  • Gate electrode 55 penetrates base region 51 and reaches drift region 50 .
  • a plurality of gate electrodes 55 are formed in the active region 45 of the semiconductor substrate 41 . Each gate electrode 55 extends in the X direction. The plurality of gate electrodes 55 are arranged at approximately equal intervals in the Y direction and have a stripe shape in plan view.
  • An emitter electrode 42 is formed on one surface 41 a of the semiconductor substrate 41 .
  • Emitter electrode 42 is formed mainly on active region 45 .
  • Emitter electrode 42 is electrically connected to emitter region 52 and base region 51 .
  • Emitter electrode 42 is electrically isolated from gate electrode 55 .
  • Emitter electrode 42 may be electrically connected to base region 51 via a base contact region.
  • the base contact region is provided in the surface layer on the one surface 41 a side in the base region 51 .
  • a base contact region is provided adjacent to the emitter region 52 .
  • the base contact region is a p-conductivity type (p+) semiconductor region with a higher impurity concentration than the base region 51 .
  • a pad 44 that is a signal electrode is also formed on one surface 41a of the semiconductor substrate 41 .
  • the semiconductor element 40 of this embodiment has five pads 44 .
  • Kelvin emitter pad 44 is electrically connected to emitter electrode 42 .
  • Other pads 44 are electrically isolated from the emitter electrode 42 .
  • the five pads 44 are collectively formed on one end side in the Y direction and arranged side by side in the X direction on the semiconductor substrate 41 having a substantially rectangular planar shape. The five pads 44 are arranged near the center of the side of the semiconductor substrate 41 along the X direction.
  • a collector electrode 43 is formed on the back surface 41 b of the semiconductor substrate 41 .
  • the collector electrode 43 is formed over substantially the entire rear surface 41b.
  • Collector electrode 43 is electrically connected to collector region 47 and cathode region 48 .
  • an IGBT structure is formed in each cell of the IGBT region 45i.
  • the IGBT structure includes collector region 47 , buffer region 49 , drift region 50 , base region 51 , emitter region 52 and gate electrode 55 .
  • a diode structure is formed in each cell of the diode region 45d.
  • the diode structure includes a cathode region 48, a buffer region 49, a drift region 50, and a base region 51 which functions as an anode.
  • FIG. 4 omits the protective film.
  • the semiconductor element 40 has a protective film 56 arranged on one surface 41 a of the semiconductor substrate 41 .
  • the protective film 56 is an insulating film provided on the one surface 41 a of the semiconductor substrate 41 so as to cover the periphery of the emitter electrode 42 .
  • a material for protective film 56 for example, polyimide, a silicon nitride film, or the like can be used.
  • the protective film 56 has an opening 561 that defines a bonding region between the emitter electrode 42 and the bonding material 101 .
  • the opening 561 is a through hole penetrating the protective film 56 in the Z direction.
  • the protective film 56 has openings (not shown) that define the bonding regions of the pads 44 .
  • the emitter electrode 42 has an exposed portion 421 exposed from the opening 561 of the protective film 56 to provide a junction region.
  • the exposed portion 421 forms a bonding portion with the bonding material 101 .
  • the emitter electrode 42 has a multilayer structure.
  • the emitter electrode 42 has a base electrode 422 and a connection electrode 423 .
  • the pad 44 also has a configuration similar to that of the emitter electrode 42 .
  • the base electrode 422 is a metal layer formed adjacent to the semiconductor substrate 41 in the multilayer emitter electrode 42 .
  • the base electrode 422 may be called a lower electrode, a lower layer electrode, a wiring electrode, a first metal layer, or the like.
  • the underlying electrode 422 is connected to one surface 41 a of the semiconductor substrate 41 .
  • Base electrode 422 is formed using a material containing Al (aluminum) as a main component, for example. In this embodiment, Al alloys such as AlSi and AlSiCu are used as materials.
  • the base electrode 422 extends up to the outer peripheral region 46 while enclosing the active region 45 in plan view. Underlying electrode 422 is connected to emitter region 52 and base region 51 .
  • the base electrode 422 has a peripheral edge portion 422a surrounding the exposed portion 421 in plan view.
  • the peripheral portion 422 a is a portion of the underlying electrode 422 that overlaps the protective film 56 .
  • the protective film 56 is arranged on the one surface 41 a of the semiconductor substrate 41 so as to cover the peripheral edge portion 422 a of the base electrode 422 .
  • connection electrode 423 is stacked on the underlying electrode 422 for the purpose of improving the bonding strength with the bonding material 101 and improving the wettability with respect to the bonding material 101 .
  • the connection electrode 423 is also called an upper electrode, an upper electrode, an upper electrode, or a second metal layer.
  • Connection electrode 423 includes at least one metal layer.
  • the metal layer forming connection electrode 423 contains, for example, any one of Ni, Pd, Au, Pt, and Ag.
  • connection electrode 423 of this embodiment includes at least a Ni (nickel) layer.
  • Ni is harder than the Al alloy forming the base electrode 422 .
  • An Au (gold) layer may be further provided on the Ni layer.
  • the Au layer for example, suppresses oxidation of the Ni layer and improves wettability with the solder that is the bonding material 101 . Since Au diffuses into the solder during soldering, the Au layer exists before soldering and does not exist after soldering.
  • connection electrode 423 is stacked on the base electrode 422 and exposed from the opening 561 .
  • the connection electrode 423 of this embodiment is arranged on the underlying electrode 422 within the opening 561 .
  • the outer peripheral edge of the connection electrode 423 is in contact with the wall surface of the protective film 56 that defines the opening 561, for example.
  • the exposed portion 421 of the emitter electrode 42 is composed of the connection electrode 423 and a portion of the underlying electrode 422 that overlaps the opening 561 in plan view.
  • the exposed portion 421 has a substantially rectangular planar shape.
  • the active region 45 includes an overlapping region 451 that overlaps the exposed portion 421 of the emitter electrode 42 and a non-overlapping region 452 that does not overlap the exposed portion 421 in plan view.
  • the overlapping region 451 is the region of the active region 45 directly below the exposed portion 421 .
  • the non-overlapping region 452 is a region outside the exposed portion 421 in the active region 45 .
  • the overlapping region 451 is aligned with the pads 44 in the Y direction.
  • the non-overlapping region 452 is continuous with the overlapping region 451 in the Y direction. That is, the non-overlapping region 452 is aligned with the exposed portion 421 in the Y direction.
  • the non-overlapping region 452 is provided on the pad 44 side with respect to the exposed portion 421 .
  • Most of the non-overlapping regions 452 are aligned with the pads 44 in the X direction.
  • the non-overlapping region 452 includes a pad lateral region 452a aligned with the pad 44 in the X direction.
  • the non-overlapping region 452 includes two pad lateral regions 452a.
  • the two pad lateral regions 452a are provided on both sides of the pad 44 in the X direction so as to sandwich the pad 44 therebetween.
  • the Y direction corresponds to the first direction in which the pads and the overlapping regions are arranged, and the X direction corresponds to the second direction.
  • all non-overlapping regions 452 are diode regions 45d.
  • the non-overlapping region 452 is not provided with the IGBT region 45i. Only a diode structure portion (diode) is formed in the region 452a beside the pad.
  • An IGBT structure (IGBT) and a diode structure are formed in the overlapping region 451 .
  • the IGBT regions 45i and the diode regions 45d are alternately provided at a predetermined pitch in the Y direction, which is the direction in which the trenches 53 are arranged.
  • the area of each IGBT region 45i is larger than the area of each diode region 45d. That is, the number of cells in each IGBT region 45i is greater than the number of cells in each diode region 45d.
  • An area is an area along the XY plane.
  • the active region 45 includes the overlapping region 451 and the non-overlapping region 452 with the exposed portion 421 that contributes to the junction.
  • the active region 45 is expanded outside the exposed portion 421 .
  • the ratio of the diode regions 45 d in the non-overlapping region 452 is higher than the ratio of the diode regions 45 d in the overlapping region 451 .
  • the active region 45 has an IGBT region 45i and a diode region 45d at a predetermined ratio in order for the RC-IGBT to exhibit its desired function.
  • the proportion of the IGBT regions 45i in the overlapping region 451 is increased by the proportion of the diode region 45d increased in the non-overlapping region 452 .
  • the heat in the overlapping region 451 where the IGBT structures concentrate that is, the heat mainly generated by the IGBT operation, can be efficiently released from the exposed portion 421 directly above to the conductive spacer 80 to be joined, and by extension, the heat sink 60 .
  • the amount of heat generated by the diode structure is smaller than that of the IGBT structure.
  • the proportion of the diode region 45d in the non-overlapping region 452 is increased as described above. This can prevent the temperature of the non-overlapping region 452 from becoming higher than the temperature of the overlapping region 451 . That is, it is possible to prevent the IGBT from having to be turned off due to the temperature rise in the non-overlapping region 452 . To prevent the current from flowing further to the semiconductor device 20 even though the temperature of the overlap region 451 is not so high, and to allow a large current to flow to the semiconductor device 20 until the temperature of the overlap region 451 becomes high. can be done. As described above, the effect of enlarging the active region can be enhanced.
  • the temperature rise of the entire active region 45 at the timing of operating the IGBT it is possible to suppress the temperature rise of the entire active region 45 at the timing of operating the IGBT to supply a large current to the motor generator 3, for example, during a hot point operation such as climbing a slope or overtaking.
  • the ratio of the IGBT region 45i in the overlapping region 451 is increased and heat dissipation through the exposed portion 421 suppresses the temperature rise, it is possible to suppress the decrease in the short-circuit resistance of the IGBT due to the temperature rise.
  • the ratio of the diode region 45d in the non-overlapping region 452 the area of the diode region 45d in the entire active region 45 is ensured. As a result, the current density during diode operation can be lowered, and the occurrence of electromigration can be suppressed.
  • the non-overlapping region 452 includes pad lateral regions 452a that are aligned with the pads 44 in the X direction, which is the second direction. According to this, since the empty space beside the pad 44 is effectively used, the active area 45 can be expanded without changing the area of the semiconductor substrate 41, that is, the chip area.
  • only the diode region 45d is provided in the pad-side region 452a.
  • only the diode structure portion (diode) is formed in the pad lateral region 452a.
  • the arrangement of the IGBT region 45i is not particularly limited in the region 452a adjacent to the pad.
  • the ratio of the diode regions 45d in the non-overlapping region 452 should be higher than the ratio of the diode regions 45d in the overlapping region 451.
  • FIG. the IGBT regions 45i and the diode regions 45d may be alternately provided in the pad lateral region 452a.
  • FIG. 6 shows an example of the semiconductor element 40 in the semiconductor device 20 according to this embodiment.
  • 6 is a plan view corresponding to FIG. 4.
  • FIG. 6 as in FIG. 4, the outer edge of the exposed portion 421 of the emitter electrode 42 is indicated by a broken line, and the active region 45 including the IGBT region 45i and the diode region 45d is indicated by a solid line.
  • 7 is a cross-sectional view taken along line VII-VII of FIG. 6.
  • a diode region 45d and an IGBT region 45i are provided in a pad-side region 452a.
  • the IGBT region 45i is provided at the end portion on the outer peripheral region 46 side.
  • the IGBT region 45i is provided at the edge adjacent to the outer peripheral region 46, not at the edge of the boundary between the active region 45 and other regions in the region 452a next to the pad.
  • the IGBT region 45i is provided at the end facing the guard ring 57 in the pad-side region 452a.
  • the not-shown trenches 53 are arranged side by side in the Y direction, as in the previous embodiment.
  • the IGBT region 45i of this embodiment is provided at the end of the pad-side region 452a in the Y direction, that is, at the end of the active region 45 .
  • a guard ring 57 is formed in the outer peripheral region 46 of the semiconductor substrate 41 as shown in FIG. 7, for example.
  • the guard ring 57 stretches the depletion layer extending from the base region 51 in the direction along the one surface 41a of the semiconductor substrate 41, thereby relaxing the electric field intensity.
  • provided to increase the withstand voltage of the Guard ring 57 is provided to surround active region 45 .
  • the number of guard rings 57 is not particularly limited. At least one or more may be used. In the example shown in FIG. 7, one of the guard rings 57 is provided adjacent to the edge of the base region 51 . Another guard ring 57 is provided at a position away from the inner guard ring 57 .
  • Other configurations are the same as those described in the preceding embodiments.
  • Guard ring 57 is at the same potential as base region 51 when the diode is forward biased. Therefore, holes are also supplied to the drift region 50 from the guard ring 57 which is a p-type semiconductor.
  • an IGBT region 45i is provided at the end of the pad-side region 452a.
  • the diode region 45d is separated from the guard ring 57 by the IGBT region 45i provided at the end.
  • the diode region 45d is forward biased, accumulation of a large amount of holes in the drift region 50 near the boundary between the pad-side region 452a and the peripheral region 46 can be suppressed. Therefore, when the diode region 45d is switched to the reverse bias, it is possible to suppress the flow of a large amount of holes into the base region 51 functioning as the anode, that is, the occurrence of local current concentration. Therefore, it is possible to improve the recovery tolerance of the diode. According to this embodiment, the effect of expanding the active area can be enhanced while improving the recovery tolerance.
  • an IGBT region 45i is also provided at the end of the active region 45 opposite to the pad 44 in the Y direction. This also makes it possible to improve the recovery tolerance of the diode. Also, in the X direction, the end of the diode region 45d is located inside the end of the IGBT region 45i. This also makes it possible to improve the recovery tolerance of the diode. In this way, it is possible to improve the recovery tolerance of the diode in the overlapping region 451 as well. Incidentally, as shown in FIG. 4, the preceding embodiment also has the same configuration. Therefore, the above effects can be obtained.
  • the IGBT region 45i is provided at the end in the Y direction in the region 452a next to the pad
  • the present invention is not limited to this.
  • the IGBT region 45i may be provided at the end opposite to the pad 44 in the X direction.
  • the IGBT regions 45i may be provided at both the ends in the Y direction and the ends in the X direction.
  • the pressure resistant structure of the outer peripheral region 46 is not limited to the guard ring 57 described above. Any structure that includes a p-type semiconductor region that has the same potential as the base region 51 when the diode is forward biased may be used.
  • a RESURF structure may be employed.
  • the p-type semiconductor region is formed on the surface layer of the drift region 50 in the peripheral region 46 . This semiconductor region extends outwardly from the base region 51 .
  • RESURF is an abbreviation for Reduced Surface electric field.
  • the non-overlapping region 452 is provided so as to continue to the end of the overlapping region 451 on the pad 44 side.
  • the non-overlapping region 452 may be provided so as to line up with the exposed portion 421 .
  • FIG. 8 shows the semiconductor element 40 in the semiconductor device 20 according to this embodiment. 8 is a plan view corresponding to FIG. 4.
  • FIG. 8 as in FIG. 4, the outer peripheral edge of the exposed portion 421 of the emitter electrode 42 is indicated by a broken line, and the active region 45 including the IGBT region 45i and the diode region 45d is indicated by a solid line.
  • the IGBT region 45i extends across the exposed portion 421 in the X direction.
  • the diode region 45d also extends across the exposed portion 421 in the X direction.
  • the non-overlapping region 452 includes an exposed portion lateral region 452b aligned with the exposed portion 421 in the X direction.
  • the pad lateral region 452a is the first region
  • the exposed portion lateral region 452b is the second region.
  • the exposed portion lateral regions 452b are provided on both sides of the exposed portion 421 in the X direction.
  • the non-overlapping regions 452 include pad lateral regions 452a.
  • the non-overlapping region 452 is a region excluding the pad lateral region 452a and further includes a region provided outside the exposed portion 421 in the Y direction. Other configurations are the same as those described in the preceding embodiments.
  • the ratio of the IGBT region 45i and the diode region 45d is substantially the same as that in the overlapping region 451.
  • FIG. the ratio of the diode region 45d in the pad lateral region 452a is higher than the ratio of the diode region 45d in the exposed portion lateral region 452b.
  • the ratio of the diode regions 45 d in the entire non-overlapping region 452 is made higher than the ratio of the diode regions 45 d in the overlapping region 451 . Therefore, the effect of expanding the active region can be enhanced while increasing the area of the active region 45 by expanding the active region 45 around the exposed portion 421 .
  • the configuration described in this embodiment can be combined with both the configuration described in the first embodiment and the configuration described in the second embodiment.
  • FIG. 9 shows the semiconductor element 40 in the semiconductor device 20 according to this embodiment. 9 is a plan view corresponding to FIG. 4.
  • FIG. 9 as in FIG. 4, the outer peripheral edge of the exposed portion 421 of the emitter electrode 42 is indicated by a broken line, and the active region 45 including the IGBT region 45i and the diode region 45d is indicated by a solid line.
  • the plurality of pads 44 are collectively arranged on one end side in the X direction.
  • a plurality of pads 44 are arranged in a biased manner in the X direction.
  • the pad lateral region 452a is provided at the end opposite to the arrangement region of the pads 44 in the X direction.
  • the active area 45 includes only one area 452a next to the pad.
  • the active region 45 including the region 452a beside the pad has a substantially L-shaped plane.
  • the semiconductor element 40 has a temperature sensitive diode 58 .
  • the temperature sensitive diode 58 includes, for example, impurity-doped polysilicon and an aluminum-based wiring material, and is provided on one surface 41 a of the semiconductor substrate 41 .
  • the temperature sensitive diode 58 is provided between the pad 44 and the region 452a beside the pad in the X direction, not at a position overlapping the active region 45 in plan view.
  • the temperature sensitive diode 58 has an anode electrically connected to the anode pad 44 and a cathode electrically connected to the cathode pad 44 .
  • Other configurations are the same as those described in the preceding embodiments.
  • the temperature sensitive diode 58 is provided outside the active region 45 .
  • the area of the exposed portion 421 can be increased and the heat dissipation can be improved. That is, even if the ratio of the IGBT region 45i in the overlapping region 451 immediately below the exposed portion 421 is increased, the generated heat can be released efficiently.
  • a region 452a next to the pad is a region outside the exposed portion 421, and it is difficult to dissipate heat through the exposed portion 421 compared to the overlapping region 451.
  • the temperature sensitive diode 58 is provided between the pad 44 and the region 452a beside the pad. That is, the temperature sensitive diode 58 is provided in the vicinity of the region 452a beside the pad. In the vicinity of the pad-side region 452a, the temperature in the region outside the exposed portion 421 is relatively high. Therefore, the temperature of the semiconductor element 40 can be detected while the temperature sensitive diode 58 is provided outside the active region 45 . Also, the wiring connecting the temperature sensitive diode 58 and the pad 44 can be shortened.
  • the configuration described in this embodiment can be combined with any of the configuration described in the first embodiment, the configuration described in the second embodiment, and the configuration described in the third embodiment.
  • the temperature sensitive diode 58 is arranged with the active region 45, for example, the overlapping region 451 in plan view. They may be provided at overlapping positions. In the structure provided near the center of the side of the pad 44 described in the previous embodiment, the temperature sensitive diode 58 may be provided between the pad 44 and the region 452a on the side of the pad.
  • spatially relative terms “inside”, “outside”, “behind”, “below”, “low”, “above”, “high”, etc. refer to an element or feature as illustrated. It is used here to facilitate the description describing its relationship to other elements or features. Spatially-relative terms can be intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the drawings. For example, when the device in the figures is turned over, elements described as “below” or “beneath” other elements or features are oriented “above” the other elements or features. Thus, the term “bottom” can encompass both an orientation of up and down. The device may be oriented in other directions (rotated 90 degrees or other orientations) and the spatially relative descriptors used herein interpreted accordingly. .
  • the vehicle drive system 1 is not limited to the configuration described above.
  • the example provided with one motor generator 3 was shown, it is not limited to this.
  • a plurality of motor generators may be provided.
  • the power conversion device 4 includes the inverter 6 as the power conversion unit is shown, the present invention is not limited to this.
  • the configuration may include a plurality of inverters. At least one inverter and a converter may be provided. Only a converter may be provided.
  • the configuration of the semiconductor device 20 is not limited to the above example.
  • the semiconductor device 20 may include at least the semiconductor element 40 .
  • the back surfaces 60b, 70b of the heat sinks 60, 70 are exposed from the sealing resin body 30 has been shown, but it is not limited to this. At least one of the back surfaces 60 b and 70 b may be covered with the sealing resin body 30 . At least one of the back surfaces 60b and 70b may be covered with an insulating member (not shown) separate from the sealing resin body 30.
  • FIG. Although an example in which the semiconductor device 20 includes the sealing resin body 30 has been shown, the present invention is not limited to this. A configuration without the sealing resin body 30 may be employed.
  • a heat sink 60 and a conductive spacer 80 are provided as a first wiring member connected to the emitter electrode 42 (first main electrode), and a heat sink 70 is provided as a second wiring member connected to the collector electrode 43 (second main electrode).
  • the wiring member is not limited to the above examples.
  • a substrate having metal bodies arranged on both sides of an insulating base material may be employed.
  • a substrate is a DBC substrate.
  • DBC is an abbreviation for Direct Bonded Copper.
  • the heat sink 60 may be provided with a convex portion.
  • a protrusion may be provided on the metal body on the inner surface side of the substrate.
  • collector electrode 43 is connected to a heat sink or substrate metal body, and emitter electrode 42 is connected to a lead.
  • the semiconductor device 20 may include a plurality of semiconductor elements 40 forming one arm. That is, a plurality of semiconductor elements 40 may be connected in parallel to form one arm. Further, the semiconductor device 20 may include a plurality of semiconductor elements 40 forming the upper and lower arm circuits 9 for one phase. A plurality of semiconductor elements 40 forming the upper and lower arm circuits 9 of multiple phases may be provided.
  • the opening shape of the opening portion 561, that is, the planar shape of the exposed portion 421 has been shown as a substantially rectangular shape, the present invention is not limited to this.
  • the active area 45 includes an overlapping area 451 and a non-overlapping area 452 regardless of the shape of the exposed portion 421 .
  • the number of pads 44 is not particularly limited.
  • the semiconductor element 40 should have at least one pad 44 .
  • Pads 44 may include at least a pad for gate electrode 55 .
  • the arrangement of the trenches 53 is not limited to the striped shape described above.
  • the arrangement of the IGBT regions 45i and the diode regions 45d is not limited to the alternate arrangement in the Y direction described above.
  • the active area 45 may be divided into a plurality of areas. For example, in the example shown in FIG. 10, the active area 45 is divided into two in the X direction. A gate runner (gate wiring) (not shown) is arranged between the active regions 45 . The gate runner electrically connects the gate electrode 55 and the gate electrode pad 44 . 10 is a plan view corresponding to FIG. 4. FIG.
  • non-overlapping region 452 includes the region 452a on the side of the pad has been shown, but it is not limited to this.
  • a configuration that does not include the region 452a beside the pad may be employed.
  • the ratio of the diode region 45d may be increased at positions other than the region 452a beside the pad.

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Abstract

半導体装置は、半導体基板（４１）の一面（４１ａ）にエミッタ電極（４２）が配置され、裏面にコレクタ電極が配置された半導体素子（４０）を備える。エミッタ電極（４２）は、保護膜（５６）の開口部（５６１）から露出して接合領域を提供する露出部（４２１）を有する。半導体基板（４１）は、エミッタ電極（４２）とコレクタ電極との間に電流を流す縦型素子として、ＲＣ－ＩＧＢＴの形成領域であるアクティブ領域（４５）を有する。アクティブ領域（４５）は、平面視において露出部（４２１）と重なる重なり領域（４５１）と、露出部（４２１）とは重ならない非重なり領域（４５２）を含む。非重なり領域（４５２）におけるダイオード領域（４５ｄ）の比率は、重なり領域（４５１）におけるダイオード領域（４５ｄ）の比率よりも高い。

Description

半導体装置 関連出願の相互参照
　この出願は、２０２１年７月２０日に日本に出願された特許出願第２０２１－１１９２２７号を基礎としており、基礎の出願の内容を、全体的に、参照により援用している。
　この明細書における開示は、半導体装置に関する。
　特許文献１は、半導体基板の両面に主電極が配置された半導体装置を開示している。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。
特開２０２１－５６９２号公報
　特許文献１では、素子の形成されたアクティブ領域を、ターミナルの下部よりも外側まで延長している。そして、外側に延長した領域内のスイッチング素子とターミナル下部の領域内のスイッチング素子とをオンしたときに、延長領域内の電流密度がターミナル下部の領域内の電流密度よりも低くなるように、素子を設けている。このように、延長領域内の電流密度が低い。上述の観点において、または言及されていない他の観点において、半導体装置にはさらなる改良が求められている。
　本開示はこのような課題に鑑みてなされたものであり、アクティブ領域拡大の効果を高めることができる半導体装置を提供することを目的とする。
　ここに開示された半導体装置は、
　一面と、一面とは板厚方向において反対の裏面と、を有する半導体基板と、
　半導体基板の一面上に配置され、開口部を有する保護膜と、
　半導体基板の一面上に配置され、開口部から露出して接合領域を提供する露出部を有する第１主電極と、
　半導体基板の裏面上に配置された第２主電極と、を備え、
　半導体基板は、第１主電極と第２主電極との間に電流を流す縦型素子として、ダイオードが逆並列に接続されたＩＧＢＴの形成領域であるアクティブ領域を有し、
　開口部は、板厚方向の平面視においてアクティブ領域と重なるように設けられ、
　アクティブ領域は、平面視において第１主電極の露出部と重なる重なり領域と、露出部とは重ならない非重なり領域と、を含み、
　非重なり領域におけるダイオードの形成領域の比率が、重なり領域におけるダイオードの形成領域の比率よりも高い。
　開示の半導体装置によると、アクティブ領域が、重なり領域と非重なり領域を含んでいる。つまり、アクティブ領域を拡大している。そして、非重なり領域におけるダイオードの形成領域の比率を、重なり領域におけるダイオードの形成領域の比率よりも高めている。
　非重なり領域においてダイオードの形成領域の比率を高めた分、重なり領域においてＩＧＢＴの形成領域の比率が高くなるが、ＩＧＢＴの動作により生じた熱は、第１主電極の露出部から接合対象へ逃がすことできる。また、非重なり領域においてダイオードの形成領域の比率を高めることで、非重なり領域の温度が重なり領域の温度より高くなるのを抑制することができる。つまり、非重なり領域の温度上昇が原因でＩＧＢＴをオフしなければならなくなるのを抑制することができる。この結果、アクティブ領域拡大の効果を高めることができる。
　この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。
第１実施形態に係る半導体装置が適用される車両の駆動システムの概略構成を示す図である。 第１実施形態に係る半導体装置を示す平面図である。 図２のIII-III線に沿う断面図である。 半導体素子を示す平面図である。 図４のV-V線に沿う断面図である。 第２実施形態に係る半導体装置において、半導体素子を示す平面図である。 図６のVII-VII線に沿う断面図である。 第３実施形態に係る半導体装置において、半導体素子を示す平面図である。 第４実施形態に係る半導体装置において、半導体素子を示す平面図である。 その他変形例を示す平面図である。
　以下、図面に基づいて複数の実施形態を説明する。なお、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。また、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合せることができる。
　本実施形態の半導体装置は、たとえば、回転電機を駆動源とする移動体の電力変換装置に適用される。移動体は、たとえば、電気自動車（ＥＶ）、ハイブリッド自動車（ＨＶ）、プラグインハイブリッド自動車（ＰＨＶ）などの電動車両、ドローンなどの飛行体、船舶、建設機械、農業機械である。以下では、車両に適用される例について説明する。
　（第１実施形態）
　先ず、図１に基づき、車両の駆動システムの概略構成について説明する。
　＜車両の駆動システム＞
　図１に示すように、車両の駆動システム１は、直流電源２と、モータジェネレータ３と、電力変換装置４を備えている。
　直流電源２は、充放電可能な二次電池で構成された直流電圧源である。二次電池は、たとえばリチウムイオン電池、ニッケル水素電池である。モータジェネレータ３は、三相交流方式の回転電機である。モータジェネレータ３は、車両の走行駆動源、すなわち電動機として機能する。モータジェネレータ３は、回生時に発電機として機能する。電力変換装置４は、直流電源２とモータジェネレータ３との間で電力変換を行う。
　＜電力変換装置＞
　次に、図１に基づき、電力変換装置４の回路構成について説明する。電力変換装置４は、平滑コンデンサ５と、インバータ６を備えている。
　平滑コンデンサ５は、主として、直流電源２から供給される直流電圧を平滑化する。平滑コンデンサ５は、高電位側の電力ラインであるＰライン７と低電位側の電力ラインであるＮライン８とに接続されている。Ｐライン７は直流電源２の正極に接続され、Ｎライン８は直流電源２の負極に接続されている。平滑コンデンサ５の正極は、直流電源２とインバータ６との間において、Ｐライン７に接続されている。同じく負極は、直流電源２とインバータ６との間において、Ｎライン８に接続されている。平滑コンデンサ５は、直流電源２に並列に接続されている。
　インバータ６は、ＤＣ－ＡＣ変換回路である。インバータ６は、図示しない制御回路によるスイッチング制御にしたがって、直流電圧を三相交流電圧に変換し、モータジェネレータ３へ出力する。これにより、モータジェネレータ３は、所定のトルクを発生するように駆動する。インバータ６は、車両の回生制動時、車輪からの回転力を受けてモータジェネレータ３が発電した三相交流電圧を、制御回路によるスイッチング制御にしたがって直流電圧に変換し、Ｐライン７へ出力する。このように、インバータ６は、直流電源２とモータジェネレータ３との間で双方向の電力変換を行う。
　インバータ６は、三相分の上下アーム回路９を備えて構成されている。上下アーム回路９は、レグと称されることがある。上下アーム回路９は、上アーム９Ｈと、下アーム９Ｌをそれぞれ有している。上アーム９Ｈと下アーム９Ｌは、上アーム９ＨをＰライン７側として、Ｐライン７とＮライン８との間で直列接続されている。上アーム９Ｈと下アーム９Ｌとの接続点は、出力ライン１０を介して、モータジェネレータ３における対応する相の巻線３ａに接続されている。インバータ６は、６つのアームを有している。Ｐライン７、Ｎライン８、および出力ライン１０それぞれの少なくとも一部は、たとえばバスバーなどの導電部材により構成されている。
　各アームを構成する素子は、スイッチング素子である絶縁ゲートバイポーラトランジスタ１１（以下、ＩＧＢＴ１１と示す）と、還流用のダイオード１２を備えている。本実施形態では、ｎチャネル型のＩＧＢＴ１１を採用している。ダイオード１２は、対応するＩＧＢＴ１１に対して逆並列に接続されている。上アーム９Ｈにおいて、ＩＧＢＴ１１のコレクタが、Ｐライン７に接続されている。下アーム９Ｌにおいて、ＩＧＢＴ１１のエミッタが、Ｎライン８に接続されている。そして、上アーム９ＨにおけるＩＧＢＴ１１のエミッタと、下アーム９ＬにおけるＩＧＢＴ１１のコレクタが相互に接続されている。ダイオード１２のアノードは対応するＩＧＢＴ１１のエミッタに接続され、カソードはコレクタに接続されている。
　電力変換装置４は、電力変換回路として、コンバータをさらに備えてもよい。コンバータは、直流電圧を異なる値の直流電圧に変換するＤＣ－ＤＣ変換回路である。コンバータは、直流電源２と平滑コンデンサ５との間に設けられる。コンバータは、たとえばリアクトルと、上記した上下アーム回路９を備えて構成される。この構成によれば、昇降圧が可能である。電力変換装置４は、直流電源２からの電源ノイズを除去するフィルタコンデンサを備えてもよい。フィルタコンデンサは、直流電源２とコンバータとの間に設けられる。
　電力変換装置４は、インバータ６などを構成するスイッチング素子の駆動回路を備えてもよい。駆動回路は、制御回路の駆動指令に基づいて、対応するアームのＩＧＢＴ１１のゲートに駆動電圧を供給する。駆動回路は、駆動電圧の印加により、対応するＩＧＢＴ１１を駆動、すなわちオン駆動、オフ駆動させる。駆動回路は、ドライバと称されることがある。
　電力変換装置４は、スイッチング素子の制御回路を備えてもよい。制御回路は、ＩＧＢＴ１１を動作させるための駆動指令を生成し、駆動回路に出力する。制御回路は、図示しない上位ＥＣＵから入力されるトルク要求、各種センサにて検出された信号に基づいて、駆動指令を生成する。各種センサとして、たとえば電流センサ、回転角センサ、電圧センサがある。電流センサは、各相の巻線３ａに流れる相電流を検出する。回転角センサは、モータジェネレータ３の回転子の回転角を検出する。電圧センサは、平滑コンデンサ５の両端電圧を検出する。制御回路は、駆動指令として、たとえばＰＷＭ信号を出力する。制御回路は、たとえばプロセッサとメモリを備えて構成されている。ＥＣＵは、Electronic Control Unitの略称である。ＰＷＭは、Pulse Width Modulationの略称である。
　＜半導体装置＞
　次に、図２および図３に基づき、半導体素子が適用される半導体装置の概略構成について説明する。図２は、半導体装置を示す平面図である。図２は、半導体装置の上面視平面図である。図３は、図２のIII-III線に沿う断面図である。図３では、半導体素子の構造を簡素化して図示している。
　以下において、半導体基板の板厚方向をＺ方向とする。Ｚ方向に直交する一方向をＸ方向とする。Ｚ方向およびＸ方向の両方向に直交する方向をＹ方向とする。特に断わりのない限り、Ｚ方向から平面視した形状、換言すればＸ方向およびＹ方向により規定されるＸＹ面に沿う形状を平面形状とする。また、Ｚ方向からの平面視を単に平面視と示す。
　図２および図３に示すように、半導体装置２０は、封止樹脂体３０と、半導体素子４０と、ヒートシンク６０、７０と、導電スペーサ８０と、外部接続端子９０を備えている。半導体装置２０は、上記したアームのひとつを構成する。すなわち、２つの半導体装置２０により、一相分の上下アーム回路９が構成される。
　封止樹脂体３０は、半導体装置２０を構成する他の要素の一部を封止している。他の要素の残りの部分は、封止樹脂体３０の外に露出している。封止樹脂体３０は、たとえばエポキシ系樹脂を材料とする。封止樹脂体３０は、たとえばトランスファモールド法により成形されている。図２に示すように、封止樹脂体３０は平面略矩形状をなしている。封止樹脂体３０は、一面３０ａと、Ｚ方向において一面３０ａとは反対の面である裏面３０ｂを有している。一面３０ａおよび裏面３０ｂは、たとえば平坦面である。
　半導体素子４０は、半導体基板４１と、エミッタ電極４２と、コレクタ電極４３と、パッド４４を備えている。半導体素子４０は、半導体チップと称されることがある。半導体基板４１は、シリコン（Ｓｉ）、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体などを材料とし、縦型素子が形成されてなる。ワイドバンドギャップ半導体としては、たとえばシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドがある。
　縦型素子は、半導体基板４１（半導体素子４０）の板厚方向、すなわちＺ方向に主電流を流すように構成されている。本実施形態の縦型素子は、ひとつのアームを構成するＩＧＢＴ１１およびダイオード１２である。縦型素子は、ダイオード１２が逆並列に接続されたＩＧＢＴ、つまりＲＣ（Reverse Conducting）－ＩＧＢＴである。縦型素子は、通電により発熱する発熱素子である。半導体基板４１には、図示しないゲート電極が形成されている。ゲート電極は、たとえばトレンチ構造をなしている。
　半導体基板４１は、主電極が設けられる板面として、一面４１ａおよび裏面４１ｂを有している。一面４１ａは、半導体基板４１において封止樹脂体３０の一面３０ａ側の面である。裏面４１ｂは、一面４１ａとは板厚方向において反対の面である。主電極のひとつであるエミッタ電極４２は、半導体基板４１の一面４１ａ上に配置されている。主電極の他のひとつであるコレクタ電極４３は、半導体基板４１の裏面４１ｂ上に配置されている。エミッタ電極４２が第１主電極に相当し、コレクタ電極４３が第２主電極に相当する。
　ＩＧＢＴ１１がオンすることで、主電極間、つまりエミッタ電極４２とコレクタ電極４３との間に、電流（主電流）が流れる。エミッタ電極４２は、ダイオード１２のアノード電極を兼ねている。コレクタ電極４３は、ダイオード１２のカソード電極を兼ねている。コレクタ電極４３は、半導体基板４１の裏面４１ｂのほぼ全体に形成されている。エミッタ電極４２は、半導体基板４１の一面４１ａの一部分に形成されている。
　パッド４４は、信号用の電極である。パッド４４は、半導体基板４１の一面４１ａにおいて、エミッタ電極４２の形成領域とは異なる領域に形成されている。パッド４４は、Ｙ方向において、エミッタ電極４２の形成領域とは反対側の端部に形成されている。パッド４４は、Ｙ方向においてエミッタ電極４２と並んで設けられている。パッド４４は、ゲート電極用のパッドを少なくとも含む。半導体素子４０の詳細については、後述する。
　ヒートシンク６０、７０は、Ｃｕ、Ｃｕ合金などの導電性が良好な金属を材料とする金属板である。ヒートシンク６０、７０は、Ｚ方向において、複数の半導体素子４０を挟むように配置されている。ヒートシンク６０、７０は、Ｚ方向において互いに少なくとも一部が対向するように配置されている。ヒートシンク６０、７０は、平面視において半導体素子４０を内包している。
　ヒートシンク６０は、エミッタ電極４２に電気的に接続され、配線機能を提供する。同様に、ヒートシンク７０は、コレクタ電極４３に電気的に接続され、配線機能を提供する。ヒートシンク６０、７０は、半導体素子４０の生じた熱を放熱する放熱機能を提供する。ヒートシンク６０、７０は、表面に、ＮｉやＡｕなどのめっき膜を備えてもよい。本実施形態のヒートシンク６０は、導電スペーサ８０を介して、エミッタ電極４２に電気的に接続される。ヒートシンク６０および導電スペーサ８０が、第１配線部材に相当する。ヒートシンク７０が、第２配線部材に相当する。
　ヒートシンク６０は、半導体素子４０側の面である対向面６０ａと、対向面６０ａとは反対の面である裏面６０ｂを有している。同様に、ヒートシンク７０も、対向面７０ａと裏面７０ｂを有している。ヒートシンク６０、７０は、平面略矩形状をなしている。ヒートシンク６０、７０それぞれの裏面６０ｂ、７０ｂは、封止樹脂体３０から露出している。裏面６０ｂ、７０ｂは、放熱面、露出面などと称されることがある。ヒートシンク６０の裏面６０ｂは、封止樹脂体３０の一面３０ａと略面一である。ヒートシンク７０の裏面７０ｂは、封止樹脂体３０の裏面３０ｂと略面一である。
　導電スペーサ８０は、半導体素子４０とヒートシンク６０の間に介在している。導電スペーサ８０は、半導体素子４０とヒートシンク６０との間に所定の間隔を確保するスペーサ機能を提供する。たとえば導電スペーサ８０は、半導体素子４０のパッド４４に、対応する信号端子９３を電気的に接続するための高さを確保する。導電スペーサ８０は、半導体素子４０のエミッタ電極４２とヒートシンク６０との電気伝導、熱伝導経路の途中に位置し、配線機能および放熱機能を提供する。
　導電スペーサ８０は、Ｃｕなどの導電性、熱伝導性が良好な金属材料を含んでいる。導電スペーサ８０は、表面にめっき膜を備えてもよい。導電スペーサ８０は、ターミナル、ターミナルブロック、金属ブロック体などと称されることがある。半導体装置２０は、半導体素子４０と同数の導電スペーサ８０を備えている。導電スペーサ８０は、半導体素子４０に個別に接続されている。導電スペーサ８０は、たとえば平面略矩形状をなす柱状体である。導電スペーサ８０は、平面視において後述する露出部４２１にほぼ一致するか若干小さい大きさを有している。
　外部接続端子９０は、半導体装置２０を外部機器と電気的に接続するための端子である。外部接続端子９０は、銅などの導電性が良好な金属材料を用いて形成されている。外部接続端子９０は、たとえば板材である。外部接続端子９０は、リードと称されることがある。外部接続端子９０は、主端子９１、９２と、信号端子９３を備えている。主端子９１、９２は、半導体素子４０の主電極に電気的に接続された外部接続端子９０である。
　主端子９１は、エミッタ電極４２に電気的に接続されている。主端子９１は、エミッタ端子と称されることがある。主端子９１は、ヒートシンク６０を介して、エミッタ電極４２に接続されている。主端子９１は、ヒートシンク６０におけるＹ方向の一端に連なっている。主端子９１の厚みは、ヒートシンク６０よりも薄い。主端子９１は、たとえば対向面６０ａと略面一となるように、ヒートシンク６０に連なっている。主端子９１は、ヒートシンク６０に対して一体的に設けられることで連なってもよいし、別部材として設けられ、接合により連なってもよい。
　本実施形態の主端子９１は、リードフレームの一部として、ヒートシンク６０と一体的に設けられている。主端子９１は、ヒートシンク６０からＹ方向に延設され、封止樹脂体３０の側面３０ｃから外部に突出している。主端子９１は、封止樹脂体３０により覆われる部分の途中に屈曲部を有し、側面３０ｃにおいてＺ方向の中央付近から突出している。
　主端子９２は、コレクタ電極４３に電気的に接続されている。主端子９２は、コレクタ端子と称されることがある。主端子９２は、ヒートシンク７０を介して、コレクタ電極４３に接続されている。主端子９２は、ヒートシンク７０におけるＹ方向の一端に連なっている。主端子９２の厚みは、ヒートシンク７０よりも薄い。主端子９２は、たとえば、対向面７０ａと略面一となるようにヒートシンク７０に連なっている。主端子９２は、ヒートシンク７０に対して一体的に設けられることで連なってもよいし、別部材として設けられ、接合により連なってもよい。
　本実施形態の主端子９２は、主端子９１とは別のリードフレームの一部として、ヒートシンク７０と一体的に設けられている。主端子９２は、ヒートシンク７０からＹ方向に延設され、主端子９１と同じ側面３０ｃから外部に突出している。主端子９２も、封止樹脂体３０により覆われる部分の途中に屈曲部を有し、側面３０ｃにおいてＺ方向の中央付近から突出している。２本の主端子９１、９２は、側面が互いに対向するようにＸ方向に並んで配置されている。
　信号端子９３は、半導体素子４０のパッド４４に電気的に接続されている。本実施形態では、ボンディングワイヤ１００を介して電気的に接続されている。信号端子９３は、Ｙ方向に延設されており、封止樹脂体３０の側面３０ｄから外部に突出している。側面３０ｄは、Ｙ方向において側面３０ｃとは反対の面である。本実施形態の半導体装置２０は、パッド４４に対応して、５本の信号端子９３を備えている。信号端子９３は、たとえばヒートシンク７０および主端子９２と共通のリードフレームに構成されている。複数の信号端子９３は、図示しないタイバーをカットすることで、互いに電気的に分離されている。
　半導体素子４０のエミッタ電極４２は、接合材１０１を介して導電スペーサ８０に接合されている。導電スペーサ８０は、接合材１０２を介してヒートシンク６０に接合されている。半導体素子４０のコレクタ電極４３は、接合材１０３を介してヒートシンク７０に接合されている。接合材１０１～１０３は、導電性を有する接合材である。たとえば、接合材１０１～１０３として、はんだを採用することができる。はんだの一例は、Ｓｎの他に、Ｃｕ、Ｎｉなどを含む多元系の鉛フリーはんだである。はんだに代えて、焼結銀などのシンター系の接合材を用いてもよい。接合材１０１～１０３として互いに共通の材料を用いてもよいし、互いに異なる材料を用いてもよい。本実施形態では、接合材１０１、１０２、１０３として、はんだを用いている。
　上記したように、半導体装置２０では、封止樹脂体３０によってひとつのアームを構成する半導体素子４０が封止されている。封止樹脂体３０は、半導体素子４０、ヒートシンク６０の一部、ヒートシンク７０の一部、導電スペーサ８０、および外部接続端子９０それぞれの一部を、一体的に封止している。
　Ｚ方向において、ヒートシンク６０、７０の間に、半導体素子４０が配置されている。半導体素子４０は、対向配置されたヒートシンク６０、７０によって挟まれている。これにより、半導体素子４０の熱を、Ｚ方向において両側に放熱することができる。半導体装置２０は、両面放熱構造をなしている。ヒートシンク６０の裏面６０ｂは、封止樹脂体３０の一面３０ａと略面一となっている。ヒートシンク７０の裏面７０ｂは、封止樹脂体３０の裏面３０ｂと略面一となっている。裏面６０ｂ、７０ｂが露出面であるため、放熱性を高めることができる。
　＜半導体素子＞
　次に、図４および図５に基づき、半導体素子４０について説明する。図４は、半導体素子４０の一面側を示す平面図である。便宜上、図４では、ＩＧＢＴ領域およびダイオード領域を含むアクティブ領域を実線で示している。図５は、図４のV-V線に沿う断面図である。以下において、「内側」、「外側」とは、半導体素子のアクティブ領域の中心を基準位置とする相対的な位置関係を示す。中心に近い側が内側、遠い側が外側である。
　図４に示すように、半導体基板４１は、平面略矩形状をなしている。半導体基板４１は、アクティブ領域４５を有している。アクティブ領域４５は、縦型素子の形成領域である。アクティブ領域４５は、メイン領域、メインセル領域、セル領域、素子領域、素子形成領域などと称されることがある。アクティブ領域４５は、ＲＣ－ＩＧＢＴのうち、ＩＧＢＴの形成領域であるＩＧＢＴ領域４５ｉと、ダイオードの形成領域であるダイオード領域４５ｄを有している。ＩＧＢＴ領域４５ｉとダイオード領域４５ｄは、Ｙ方向において交互に設けられている。アクティブ領域４５には、複数のセル（単位構造部）が設けられている。複数のセルが互いに並列接続されて、ＲＣ－ＩＧＢＴが構成されている。
　半導体基板４１は、アクティブ領域４５を取り囲む外周領域４６を有している。外周領域４６は、平面視において、アクティブ領域４５の外周端よりも外側の領域である。図示を省略するが、外周領域４６には、たとえばガードリングなどの耐圧構造部が形成されている。
　図５に示すように、半導体基板４１は、コレクタ領域４７、カソード領域４８、バッファ領域４９、ドリフト領域５０、ベース領域５１、およびエミッタ領域５２を有している。半導体基板４１は、不純物のイオン注入などによって各半導体領域が形成されてなる。半導体領域は、半導体層、拡散層などと称されることがある。
　コレクタ領域４７は、半導体基板４１の裏面４１ｂ側の表層に形成されている。コレクタ領域４７は、ベース領域５１よりも不純物濃度が高いｐ導電型（ｐ＋）の半導体領域である。カソード領域４８も、裏面４１ｂ側の表層に形成されている。カソード領域４８は、ドリフト領域５０よりも不純物濃度が高いｎ導電型（ｎ＋）の半導体領域である。カソード領域４８は、ＸＹ平面においてコレクタ領域４７と並んで設けられている。コレクタ領域４７はＩＧＢＴ領域４５ｉに設けられ、カソード領域４８はダイオード領域４５ｄに設けられている。カソード領域４８は、Ｙ方向においてコレクタ領域４７と交互に設けられている。
　バッファ領域４９は、コレクタ領域４７およびカソード領域４８において裏面４１ｂとは反対の面上に形成されている。バッファ領域４９は、コレクタ領域４７およびカソード領域４８と、ドリフト領域５０との間に形成されている。バッファ領域４９は、カソード領域４８よりも不純物濃度が低く、ドリフト領域５０よりも不純物濃度が高いｎ導電型の半導体領域（ｎ）である。バッファ領域４９を備えることで、空乏層がコレクタ領域４７側に拡がるのを抑制することができる。
　ドリフト領域５０は、バッファ領域４９においてコレクタ領域４７側の面とは反対の面上に形成されている。ドリフト領域５０は、バッファ領域４９よりも不純物濃度が低いｎ導電型（ｎ－）の半導体領域である。
　ベース領域５１は、ドリフト領域５０においてバッファ領域４９側の面とは反対の面上に形成されている。ベース領域５１は、コレクタ領域４７よりも不純物濃度が低いｐ導電型（ｐ）の半導体領域である。ベース領域５１は、主として半導体基板４１のアクティブ領域４５に設けられている。ベース領域５１は、半導体基板４１の一面４１ａ側の表層に形成されている。ベース領域５１は、チャネル領域と称されることがある。ｎ導電型を第１導電型とすると、ｐ導電型は第２導電型である。
　エミッタ領域５２は、ベース領域５１内において一面４１ａ側の表層に設けられている。エミッタ領域５２は、ドリフト領域５０よりも不純物濃度が高いｎ導電型（ｎ＋）の半導体領域である。エミッタ領域５２は、アクティブ領域４５のうち、ＩＧＢＴ領域４５ｉに形成されている。エミッタ領域５２は、ＩＧＢＴ領域４５ｉ内において、後述するトレンチ５３の側面に接するように設けられている。
　上記した構成の半導体基板４１には、トレンチ５３が形成されている。トレンチ５３は、一面４１ａから、所定の深さを有して形成されている。トレンチ５３は、ベース領域５１を貫通している。トレンチ５３の先端は、ドリフト領域５０に達している。半導体基板４１のアクティブ領域４５には、複数本のトレンチ５３が形成されている。各トレンチ５３は、Ｘ方向に延びている。複数本のトレンチ５３は、Ｙ方向において略等間隔で配置され、平面視においてストライプ状をなしている。トレンチ５３は、セルを規定している。セルのそれぞれはひとつのトレンチ５３を含んでおり、複数のセルはＹ方向に並設されている。
　トレンチ５３の壁面には、ゲート絶縁膜５４が形成されている。そして、トレンチ５３を埋めるように、ゲート絶縁膜５４の表面にゲート電極５５が形成されている。ゲート電極５５は、ベース領域５１を貫通し、ドリフト領域５０に達している。半導体基板４１のアクティブ領域４５には、複数本のゲート電極５５が形成されている。各ゲート電極５５は、Ｘ方向に延設されている。複数本のゲート電極５５は、Ｙ方向において略等間隔で配置され、平面視においてストライプ状をなしている。
　半導体基板４１の一面４１ａ上には、エミッタ電極４２が形成されている。エミッタ電極４２は、主としてアクティブ領域４５上に形成されている。エミッタ電極４２は、エミッタ領域５２およびベース領域５１に電気的に接続されている。エミッタ電極４２は、ゲート電極５５に対して電気的に分離されている。エミッタ電極４２は、ベースコンタクト領域を介してベース領域５１に電気的に接続されてもよい。ベースコンタクト領域は、ベース領域５１内において一面４１ａ側の表層に設けられる。ベースコンタクト領域は、エミッタ領域５２に隣接して設けられる。ベースコンタクト領域は、ベース領域５１よりも不純物濃度が高いｐ導電型（ｐ＋）の半導体領域である。
　半導体基板４１の一面４１ａ上には、信号電極であるパッド４４も形成されている。本実施形態の半導体素子４０は、５つのパッド４４を有している。具体的には、ゲート電極用、ＩＧＢＴ１２のエミッタ電位を検出するケルビンエミッタ用、電流センス用、半導体素子４０の温度を検出する感温ダイオード（感温素子）のアノード電位用、同じくカソード電位用を有している。ケルビンエミッタ用のパッド４４は、エミッタ電極４２に電気的に接続されている。その他のパッド４４は、エミッタ電極４２と電気的に分離されている。５つのパッド４４は、平面略矩形状の半導体基板４１において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。５つのパッド４４は、半導体基板４１のＸ方向に沿う辺の中央付近に配置されている。
　半導体基板４１の裏面４１ｂ上には、コレクタ電極４３が形成されている。コレクタ電極４３は、裏面４１ｂのほぼ全域に形成されている。コレクタ電極４３は、コレクタ領域４７およびカソード領域４８に電気的に接続されている。
　上記した半導体素子４０において、ＩＧＢＴ領域４５ｉの各セルには、ＩＧＢＴ構造部が形成されている。ＩＧＢＴ構造部は、コレクタ領域４７、バッファ領域４９、ドリフト領域５０、ベース領域５１、エミッタ領域５２、およびゲート電極５５を含んでいる。また、ダイオード領域４５ｄの各セルには、ダイオード構造部が形成されている。ダイオード構造部は、カソード領域４８、バッファ領域４９、ドリフト領域５０、およびアノードとして機能するベース領域５１を含んでいる。
　＜エミッタ電極＞
　次に、図４および図５に基づき、エミッタ電極４２について詳細に説明する。図４では、保護膜を省略して図示している。
　半導体素子４０は、半導体基板４１の一面４１ａ上に配置された保護膜５６を有している。保護膜５６は、エミッタ電極４２の周縁部を覆うように、半導体基板４１の一面４１ａ上に設けられた絶縁膜である。保護膜５６の材料として、たとえばポリイミド、シリコン窒化膜などを採用することができる。保護膜５６は、エミッタ電極４２と接合材１０１との接合領域を規定する開口部５６１を有している。開口部５６１は、保護膜５６をＺ方向に貫通する貫通孔である。同様に、保護膜５６は、パッド４４における接合領域を規定する図示しない開口部を有している。
　エミッタ電極４２は、保護膜５６の開口部５６１から露出して接合領域を提供する露出部４２１を有している。露出部４２１は、接合材１０１との間に接合部を形成する。エミッタ電極４２は、多層構造をなしている。エミッタ電極４２は、下地電極４２２と、接続電極４２３を有している。パッド４４も、エミッタ電極４２と同様の構成を有している。
　下地電極４２２は、多層構造のエミッタ電極４２において、半導体基板４１に隣接して形成された金属層である。下地電極４２２は、下部電極、下層電極、配線電極、第１金属層などと称されることがある。下地電極４２２は、半導体基板４１の一面４１ａに接続されている。下地電極４２２は、たとえばＡｌ（アルミニウム）を主成分とする材料を用いて形成されている。本実施形態では、ＡｌＳｉ、ＡｌＳｉＣｕなどのＡｌ合金を材料としている。
　下地電極４２２は、平面視において、アクティブ領域４５を内包しつつ外周領域４６上まで延設されている。下地電極４２２は、エミッタ領域５２およびベース領域５１に接続されている。下地電極４２２は、平面視において露出部４２１を取り囲む周縁部４２２ａを有している。周縁部４２２ａは、下地電極４２２において保護膜５６と重なる部分である。保護膜５６は、下地電極４２２の周縁部４２２ａを覆うように、半導体基板４１の一面４１ａ上に配置されている。
　接続電極４２３は、接合材１０１との接合強度向上、接合材１０１に対する濡れ性向上などを目的として、下地電極４２２上に積層配置されている。接続電極４２３は、上地電極、上部電極、上層電極、第２金属層とも称される。接続電極４２３は、少なくともひとつの金属層を含む。接続電極４２３を構成する金属層は、たとえばＮｉ、Ｐｄ、Ａｕ、Ｐｔ、Ａｇのいずれかを含む。
　本実施形態の接続電極４２３は、Ｎｉ（ニッケル）層を少なくとも含む。Ｎｉは、下地電極４２２を構成するＡｌ合金よりも硬い。Ｎｉ層上に、さらにＡｕ（金）層を備えてもよい。Ａｕ層は、たとえば、Ｎｉ層の酸化を抑制して接合材１０１であるはんだとの濡れ性を向上する。Ａｕは、はんだ付け時にはんだ中に拡散するため、Ａｕ層は、はんだ接合する前の状態で存在し、はんだ接合した状態で存在しない。
　接続電極４２３は、下地電極４２２上に積層配置され、開口部５６１から露出している。一例として、本実施形態の接続電極４２３は開口部５６１内において下地電極４２２上に配置されている。そして、接続電極４２３の外周端部は、たとえば開口部５６１を規定する保護膜５６の壁面に接触している。エミッタ電極４２の露出部４２１は、下地電極４２２のうち、平面視において開口部５６１と重なる部分と、接続電極４２３とにより構成されている。露出部４２１は、平面略矩形状をなしている。
　＜露出部とアクティブ領域の位置関係＞
　次に、図４に基づき、エミッタ電極４２の露出部４２１とアクティブ領域４５との位置関係について説明する。便宜上、図４では、エミッタ電極４２の露出部４２１の外周端、つまり保護膜５６の開口端を破線で示している。
　図４に示すように、アクティブ領域４５は、平面視においてエミッタ電極４２の露出部４２１と重なる重なり領域４５１と、露出部４２１と重ならない非重なり領域４５２を含んでいる。重なり領域４５１は、アクティブ領域４５のうち、露出部４２１の直下の領域である。非重なり領域４５２は、アクティブ領域４５のうち、露出部４２１よりも外側の領域である。
　重なり領域４５１は、Ｙ方向においてパッド４４と並んでいる。非重なり領域４５２は、Ｙ方向において重なり領域４５１に連なっている。つまり、非重なり領域４５２は、Ｙ方向において露出部４２１と並んでいる。非重なり領域４５２は、露出部４２１に対してパッド４４側に設けられている。非重なり領域４５２の大部分は、Ｘ方向においてパッド４４と並んでいる。非重なり領域４５２は、Ｘ方向においてパッド４４と並ぶパッド横の領域４５２ａを含んでいる。非重なり領域４５２は、２つのパッド横の領域４５２ａを含んでいる。２つのパッド横の領域４５２ａは、間にパッド４４を挟むように、Ｘ方向においてパッド４４の両サイドに設けられている。Ｙ方向がパッドと重なり領域との並び方向である第１方向に相当し、Ｘ方向が第２方向に相当する。
　本実施形態では、非重なり領域４５２のすべてがダイオード領域４５ｄである。非重なり領域４５２には、ＩＧＢＴ領域４５ｉが設けられていない。パッド横の領域４５２ａには、ダイオード構造部（ダイオード）のみが形成されている。重なり領域４５１には、ＩＧＢＴ構造部（ＩＧＢＴ）とダイオード構造部が形成されている。重なり領域４５１において、ＩＧＢＴ領域４５ｉとダイオード領域４５ｄとは、トレンチ５３の並び方向であるＹ方向において所定のピッチで交互に設けられている。重なり領域４５１において、ＩＧＢＴ領域４５ｉそれぞれの面積は、ダイオード領域４５ｄそれぞれの面積よりも大きい。つまり、ＩＧＢＴ領域４５ｉそれぞれのセル数のほうが、ダイオード領域４５ｄそれぞれのセル数よりも多い。面積とは、ＸＹ面に沿う面積である。
　＜第１実施形態のまとめ＞
　上記したように本実施形態では、アクティブ領域４５が、接合に寄与する露出部４２１との重なり領域４５１と、非重なり領域４５２を含んでいる。つまり、アクティブ領域４５を、露出部４２１の外側に拡大している。そして、非重なり領域４５２におけるダイオード領域４５ｄの比率を、重なり領域４５１におけるダイオード領域４５ｄの比率よりも高めている。
　ＲＣ－ＩＧＢＴが所望の機能を発揮するために、アクティブ領域４５は、ＩＧＢＴ領域４５ｉとダイオード領域４５ｄとを所定の比率で有している。本実施形態では、非重なり領域４５２においてダイオード領域４５ｄの比率を高めた分、重なり領域４５１においてＩＧＢＴ領域４５ｉの比率が高くなる。つまり、ＩＧＢＴ構造部が集中する重なり領域４５１の熱、つまり主としてＩＧＢＴ動作により生じる熱を、直上に位置する露出部４２１から接合対象である導電スペーサ８０、ひいてはヒートシンク６０へ効率よく逃がすことできる。
　ダイオード構造部の発熱量はＩＧＢＴ構造部よりも小さい。本実施形態では、上記したように非重なり領域４５２におけるダイオード領域４５ｄの比率を高めている。これにより、非重なり領域４５２の温度が重なり領域４５１の温度より高くなるのを抑制することができる。つまり、非重なり領域４５２の温度上昇が原因でＩＧＢＴをオフしなければならなくなるのを抑制することができる。重なり領域４５１がそれほど高温になっていないにもかかわらず、半導体装置２０にそれ以上電流を流すことができなくなるのを抑制し、重なり領域４５１が高温となるまで半導体装置２０に大電流を流すことができる。以上より、アクティブ領域拡大の効果を高めることができる。
　上記構成により、ＩＧＢＴを動作させてモータジェネレータ３に対して大電流を供給するタイミング、たとえば登坂や追い越しなどの熱点動作時において、アクティブ領域４５全体の温度上昇を抑制することができる。また、重なり領域４５１においてＩＧＢＴ領域４５ｉの比率を高め、露出部４２１を通じた放熱により温度上昇を抑制できるため、温度上昇によるＩＧＢＴの短絡耐量低下を抑制することができる。また、非重なり領域４５２においてダイオード領域４５ｄの比率を高めることで、アクティブ領域４５全体におけるダイオード領域４５ｄの面積を確保している。これにより、ダイオード動作時における電流密度を下げ、エレクトロマイグレーションが生じるのを抑制することができる。
　本実施形態では、非重なり領域４５２が、第２方向であるＸ方向においてパッド４４と並ぶパッド横の領域４５２ａを含んでいる。これによれば、パッド４４の横の空きスペースを有効活用するため、半導体基板４１の面積、つまりチップ面積を変えずに、アクティブ領域４５を拡大することができる。
　本実施形態では、パッド横の領域４５２ａにダイオード領域４５ｄのみを設けている。つまり、パッド横の領域４５２ａには、ダイオード構造部（ダイオード）のみが形成されている。上記したように、ダイオード構造部の発熱量はＩＧＢＴ構造部よりも小さいため、非重なり領域４５２の温度が重なり領域４５１の温度より高くなるのを、より効果的に抑制することができる。
　（第２実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、パッド横の領域４５２ａにダイオード領域４５ｄのみを設けた。これに代えて、パッド横の領域４５２ａにＩＧＢＴ領域４５ｉを設けてもよい。
　パッド横の領域４５２ａにおいて、ＩＧＢＴ領域４５ｉの配置は特に限定されない。パッド横の領域４５２ａがＩＧＢＴ領域４５ｉを含む構成において、非重なり領域４５２におけるダイオード領域４５ｄの比率が、重なり領域４５１におけるダイオード領域４５ｄの比率よりも高ければよい。パッド横の領域４５２ａにおいて、たとえばＩＧＢＴ領域４５ｉとダイオード領域４５ｄを交互に設けてもよい。
　図６は、本実施形態に係る半導体装置２０において、半導体素子４０の一例を示している。図６は、図４に対応する平面図である。図６では、図４同様、エミッタ電極４２の露出部４２１の外周端を破線で示し、ＩＧＢＴ領域４５ｉおよびダイオード領域４５ｄを含むアクティブ領域４５を実線で示している。図７は、図６のVII-VII線に沿う断面図である。
　図６および図７に示す例では、パッド横の領域４５２ａに、ダイオード領域４５ｄとＩＧＢＴ領域４５ｉが設けられている。パッド横の領域４５２ａにおいて、ＩＧＢＴ領域４５ｉは、外周領域４６側の端部に設けられている。つまり、ＩＧＢＴ領域４５ｉは、パッド横の領域４５２ａにおいてアクティブ領域４５の他の領域との境界における端部ではなく、外周領域４６に隣接する端部に設けられている。ＩＧＢＴ領域４５ｉは、パッド横の領域４５２ａにおいてガードリング５７に対向する端部に設けられている。図示しないトレンチ５３は、先行実施形態同様、Ｙ方向において並設されている。本実施形態のＩＧＢＴ領域４５ｉは、Ｙ方向においてパッド横の領域４５２ａの端部、つまりアクティブ領域４５の端部に設けられている。
　半導体基板４１の外周領域４６には、たとえば図７に示すように、ガードリング５７が形成されている。ガードリング５７は、ＩＧＢＴ領域４５ｉに高電圧が印加されたときに、ベース領域５１から拡がる空乏層を半導体基板４１の一面４１ａに沿う方向に延伸させ、電界強度を緩和することで、半導体装置２０の耐圧を高めるために設けられている。ガードリング５７は、アクティブ領域４５を取り囲むように設けられている。ガードリング５７の本数は特に限定されない。少なくとも１本以上であればよい。図７に示す例では、ガードリング５７のひとつが、ベース領域５１の端部に隣接して設けられている。ガードリング５７の他のひとつは、内側のガードリング５７から離れた位置に設けられている。その他の構成については、先行実施形態に記載した構成と同様である。
　＜第２実施形態のまとめ＞
　ダイオードが順方向にバイアスされているとき、ガードリング５７は、ベース領域５１と等しい電位となる。このため、ｐ型半導体であるガードリング５７からもドリフト領域５０にホールが供給される。
　本実施形態では、パッド横の領域４５２ａの端部に、ＩＧＢＴ領域４５ｉを設けている。端部に設けたＩＧＢＴ領域４５ｉの分、ガードリング５７に対して、ダイオード領域４５ｄが遠ざかる。これにより、ダイオード領域４５ｄが順方向にバイアスされたとき、パッド横の領域４５２ａと外周領域４６との境界付近のドリフト領域５０に、多量のホールが蓄積するのを抑制することができる。そのため、ダイオード領域４５ｄが逆方向バイアスに切り替わったときに、アノードとして機能するベース領域５１に多量のホールが流れ込むこと、つまり局所的な電流集中の発生を抑制することができる。よって、ダイオードのリカバリ耐量の向上を図ることができる。本実施形態によれば、リカバリ耐量を向上しつつ、アクティブ領域拡大の効果を高めることができる。
　図６に示すように、本実施形態では、Ｙ方向において、アクティブ領域４５のパッド４４とは反対側の端部にもＩＧＢＴ領域４５ｉが設けられている。これによっても、ダイオードのリカバリ耐量の向上を図ることができる。また、Ｘ方向において、ダイオード領域４５ｄの端部が、ＩＧＢＴ領域４５ｉの端部よりも内側に位置している。これによっても、ダイオードのリカバリ耐量の向上を図ることができる。このように、重なり領域４５１においてもダイオードのリカバリ耐量の向上を図ることができる。なお、図４に示したように、先行実施形態も同様の構成を有している。したがって、上記した効果を奏することができる。
　パッド横の領域４５２ａにおいて、Ｙ方向の端部にＩＧＢＴ領域４５ｉを設ける例を示したが、これに限定されない。たとえばＸ方向においてパッド４４とは反対側の端部にＩＧＢＴ領域４５ｉを設けてもよい。Ｙ方向の端部とＸ方向の端部の両方にＩＧＢＴ領域４５ｉを設けてもよい。
　外周領域４６の耐圧構造は、上記したガードリング５７に限定されない。ダイオードが順方向にバイアスされているとき、ベース領域５１と等しい電位となるｐ型の半導体領域を含む構造であればよい。たとえばＲＥＳＵＲＦ構造を採用してもよい。この場合、ｐ型の半導体領域は、外周領域４６においてドリフト領域５０の表層に形成される。この半導体領域は、ベース領域５１から外側に延びている。このようなＲＥＳＵＲＦ構造においても、パッド横の領域４５２ａの端部にＩＧＢＴ領域４５ｉを設けることで、リカバリ耐量を向上しつつ、アクティブ領域拡大の効果を高めることができる。ＲＥＳＵＲＦは、Reduced Surface electric fieldの略称である。
　（第３実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、非重なり領域４５２を、重なり領域４５１に対してパッド４４側の端部に連なるように設けた。これに代えて、非重なり領域４５２を露出部４２１と並ぶように設けてもよい。
　図８は、本実施形態に係る半導体装置２０において、半導体素子４０を示している。図８は、図４に対応する平面図である。図８では、図４同様、エミッタ電極４２の露出部４２１の外周端を破線で示し、ＩＧＢＴ領域４５ｉおよびダイオード領域４５ｄを含むアクティブ領域４５を実線で示している。
　図８に示すように、ＩＧＢＴ領域４５ｉは、Ｘ方向において露出部４２１を跨ぐように延設されている。ダイオード領域４５ｄも、Ｘ方向において露出部４２１を跨ぐように延設されている。非重なり領域４５２は、Ｘ方向において露出部４２１と並ぶ露出部横の領域４５２ｂを含んでいる。非重なり領域４５２のうち、パッド横の領域４５２ａは第１領域、露出部横の領域４５２ｂは第２領域である。露出部横の領域４５２ｂは、Ｘ方向において露出部４２１の両サイドに設けられている。先行実施形態同様、非重なり領域４５２は、パッド横の領域４５２ａを含んでいる。非重なり領域４５２は、パッド横の領域４５２ａを除く領域であって、Ｙ方向において露出部４２１の外に設けられた領域をさらに含んでいる。その他の構成については、先行実施形態に記載した構成と同様である。
　＜第３実施形態のまとめ＞
　露出部横の領域４５２ｂにおいて、ＩＧＢＴ領域４５ｉとダイオード領域４５ｄの比率は、重なり領域４５１における比率とほぼ同じである。つまり、パッド横の領域４５２ａにおけるダイオード領域４５ｄの比率は、露出部横の領域４５２ｂにおけるダイオード領域４５ｄの比率よりも高い。これにより、非重なり領域４５２全体におけるダイオード領域４５ｄの比率を、重なり領域４５１におけるダイオード領域４５ｄの比率よりも高めている。よって、露出部４２１の周辺にアクティブ領域４５を拡大してアクティブ領域４５の面積を稼ぎつつ、アクティブ領域拡大の効果を高めることができる。
　本実施形態に記載の構成は、第１実施形態に記載の構成、および第２実施形態に記載の構成のいずれとも組み合わせが可能である。
　（第４実施形態）
　この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では、半導体素子４０の温度を検出する感温ダイオードについて特に言及しなかったが、横パッドの領域４５２ａを有する構成において感温ダイオードの所定の位置に設けてもよい。先行実施形態では、パッド４４をＸ方向において半導体基板４１の辺の中央付近に設けていた。これに代えて、パッド４４をＸ方向の一端側にまとめて配置してもよい。
　図９は、本実施形態に係る半導体装置２０において、半導体素子４０を示している。図９は、図４に対応する平面図である。図９では、図４同様、エミッタ電極４２の露出部４２１の外周端を破線で示し、ＩＧＢＴ領域４５ｉおよびダイオード領域４５ｄを含むアクティブ領域４５を実線で示している。
　図９に示すように、複数のパッド４４は、Ｘ方向の一端側にまとめて配置されている。複数のパッド４４は、Ｘ方向において偏って配置されている。パッド横の領域４５２ａは、Ｘ方向においてパッド４４の配置領域とは反対側の端部に設けられている。アクティブ領域４５は、パッド横の領域４５２ａをひとつのみ含んでいる。パッド横の領域４５２ａを含むアクティブ領域４５は、平面略Ｌ字状をなしている。
　半導体素子４０は、感温ダイオード５８を有している。感温ダイオード５８は、たとえば不純物がドープされたポリシリコンとアルミ系の配線材を含んで構成され、半導体基板４１の一面４１ａ上に設けられている。感温ダイオード５８は、平面視においてアクティブ領域４５と重なる位置ではなく、Ｘ方向においてパッド４４とパッド横の領域４５２ａとの間に設けられている。感温ダイオード５８のアノードはアノード用のパッド４４に電気的に接続され、カソードはカソード用のパッド４４の電気的に接続されている。その他の構成については、先行実施形態に記載した構成と同様である。
　＜第４実施形態のまとめ＞
　上記したように、本実施形態では、感温ダイオード５８を、アクティブ領域４５の外に設けている。これにより、露出部４２１の面積を拡大し、放熱性を向上することができる。つまり、露出部４２１直下の重なり領域４５１においてＩＧＢＴ領域４５ｉの比率を高くしても、生じた熱を効率よく逃がすことができる。
　パッド横の領域４５２ａは、露出部４２１の外側の領域であり、重なり領域４５１に較べて露出部４２１を通じた放熱をし難い。本実施形態では、感温ダイオード５８を、パッド４４とパッド横の領域４５２ａとの間に設けている。つまり、感温ダイオード５８を、パッド横の領域４５２ａの近傍に設けている。パッド横の領域４５２ａの近傍は、露出部４２１よりも外側の領域において、比較的温度が高くなる。よって、感温ダイオード５８を、アクティブ領域４５の外に設けつつも、半導体素子４０の温度を検出することができる。また、感温ダイオード５８とパッド４４とをつなぐ配線を短くすることができる。
　本実施形態に記載した構成は、第１実施形態に記載の構成、第２実施形態に記載の構成、および第３実施形態に記載の構成のいずれとも組み合わせが可能である。
　上記したように、Ｘ方向の一端側にパッド４４を偏って配置し、他端側にパッド横の領域４５２ａを設ける構成において、感温ダイオード５８を平面視においてアクティブ領域４５、たとえば重なり領域４５１と重なる位置に設けてもよい。先行実施形態に記載したパッド４４の辺の中央付近に設ける構成において、パッド４４とパッド横の領域４５２ａとの間に、感温ダイオード５８を設けてもよい。
　（他の実施形態）
　この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものと解されるべきである。
　明細書および図面等における開示は、請求の範囲の記載によって限定されない。明細書および図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書および図面等の開示から、多様な技術的思想を抽出することができる。
　ある要素または層が「上にある」、「連結されている」、「接続されている」または「結合されている」と言及されている場合、それは、他の要素、または他の層に対して、直接的に上に、連結され、接続され、または結合されていることがあり、さらに、介在要素または介在層が存在していることがある。対照的に、ある要素が別の要素または層に「直接的に上に」、「直接的に連結されている」、「直接的に接続されている」または「直接的に結合されている」と言及されている場合、介在要素または介在層は存在しない。要素間の関係を説明するために使用される他の言葉は、同様のやり方で（例えば、「間に」対「直接的に間に」、「隣接する」対「直接的に隣接する」など）解釈されるべきである。この明細書で使用される場合、用語「および／または」は、関連する列挙されたひとつまたは複数の項目に関する任意の組み合わせ、およびすべての組み合わせを含む。
　空間的に相対的な用語「内」、「外」、「裏」、「下」、「低」、「上」、「高」などは、図示されているような、ひとつの要素または特徴の他の要素または特徴に対する関係を説明する記載を容易にするためにここでは利用されている。空間的に相対的な用語は、図面に描かれている向きに加えて、使用または操作中の装置の異なる向きを包含することを意図することができる。例えば、図中の装置をひっくり返すと、他の要素または特徴の「下」または「真下」として説明されている要素は、他の要素または特徴の「上」に向けられる。したがって、用語「下」は、上と下の両方の向きを包含することができる。この装置は、他の方向に向いていてもよく（９０度または他の向きに回転されてもよい）、この明細書で使用される空間的に相対的な記述子はそれに応じて解釈される。
　車両の駆動システム１は、上記した構成に限定されない。たとえば、モータジェネレータ３をひとつ備える例を示したが、これに限定されない。複数のモータジェネレータを備えてもよい。電力変換装置４が、電力変換部としてインバータ６を備える例を示したが、これに限定されない。たとえば、複数のインバータを備える構成としてもよい。すくなくともひとつのインバータと、コンバータを備える構成としてもよい。コンバータのみを備えてもよい。
　半導体装置２０の構成は、上記した例に限定されない。半導体装置２０は、半導体素子４０を少なくとも備えればよい。
　ヒートシンク６０、７０の裏面６０ｂ、７０ｂが、封止樹脂体３０から露出する例を示したが、これに限定されない。裏面６０ｂ、７０ｂの少なくとも一方が、封止樹脂体３０によって覆われた構成としてもよい。裏面６０ｂ、７０ｂの少なくとも一方が、封止樹脂体３０とは別の図示しない絶縁部材によって覆われた構成としてもよい。半導体装置２０が封止樹脂体３０を備える例を示したが、これに限定されない。封止樹脂体３０を備えない構成としてもよい。
　エミッタ電極４２（第１主電極）に接続される第１配線部材として、ヒートシンク６０および導電スペーサ８０を備え、コレクタ電極４３（第２主電極）に接続される第２配線部材としてヒートシンク７０を備える例を示した。しかしながら、配線部材は、上記した例に限定されない。たとえば、ヒートシンク６０、７０に代えて、絶縁基材の両面に金属体が配置された基板を採用してもよい。基板の一例は、ＤＢＣ基板である。ＤＢＣは、Direct Bonded Copperの略称である。導電スペーサ８０に代えて、ヒートシンク６０に凸部を設けてもよい。同様に、基板の内面側の金属体に凸部を設けてもよい。
　半導体装置２０として、両面放熱構造の例を示したが、これに限定されない。片面放熱構造にも適用することができる。たとえばコレクタ電極４３はヒートシンクまたは基板の金属体に接続され、エミッタ電極４２はリードに接続される。
　半導体装置２０が、ひとつのアームを構成する半導体素子４０をひとつのみ備える例を示したが、これに限定されない。半導体装置２０が、ひとつのアームを構成する複数の半導体素子４０を備えてもよい。つまり、複数の半導体素子４０が互いに並列接続されてひとつのアームを構成してもよい。また、半導体装置２０が、一相分の上下アーム回路９を構成する複数の半導体素子４０を備えてもよい。複数相の上下アーム回路９を構成する複数の半導体素子４０を備えてもよい。
　開口部５６１の開口形状、つまり露出部４２１の平面形状が略矩形状の例を示したが、これに限定されない。アクティブ領域４５は、露出部４２１の形状によらず、重なり領域４５１と非重なり領域４５２を含む。
　パッド４４の個数は特に限定されない。半導体素子４０は、少なくともひとつのパッド４４を有せばよい。パッド４４は、少なくともゲート電極５５用のパッドを含めばよい。
　トレンチ５３（ゲート電極５５）の配置は、上記したストライプ状に限定されない。ＩＧＢＴ領域４５ｉとダイオード領域４５ｄとの配置は、上記したＹ方向の交互配置に限定されない。
　アクティブ領域４５は、複数に分割されてもよい。たとえば図１０に示す例では、アクティブ領域４５がＸ方向において二分割されている。アクティブ領域４５の間には、図示しないゲートランナー（ゲート配線）が配置される。ゲートランナーは、ゲート電極５５とゲート電極用のパッド４４とを電気的に接続する。図１０は、図４に対応する平面図である。
　非重なり領域４５２が、パッド横の領域４５２ａを含む例を示したが、これに限定されない。パッド横の領域４５２ａを含まない構成としてもよい。パッド横の領域４５２ａ以外の位置で、ダイオード領域４５ｄの比率を高めてもよい。

Claims (7)

  1. 　一面（４１ａ）と、前記一面とは板厚方向において反対の裏面（４１ｂ）と、を有する半導体基板（４１）と、
    　前記半導体基板の前記一面上に配置され、開口部（５６１）を有する保護膜（５６）と、
    　前記半導体基板の前記一面上に配置され、前記開口部から露出して接合領域を提供する露出部（４２１）を有する第１主電極（４２）と、
    　前記半導体基板の前記裏面上に配置された第２主電極（４３）と、を備え、
    　前記半導体基板は、前記第１主電極と前記第２主電極との間に電流を流す縦型素子として、ダイオードが逆並列に接続されたＩＧＢＴの形成領域であるアクティブ領域（４５）を有し、
    　前記開口部は、前記板厚方向の平面視において前記アクティブ領域と重なるように設けられ、
    　前記アクティブ領域は、前記平面視において前記第１主電極の前記露出部と重なる重なり領域（４５１）と、前記露出部とは重ならない非重なり領域（４５２）と、を含み、
    　前記非重なり領域における前記ダイオードの形成領域の比率が、前記重なり領域における前記ダイオードの形成領域の比率よりも高い、半導体装置。
  2. 　前記半導体基板の前記一面上に配置された信号用の電極であるパッド（４４）を備え、
    　前記非重なり領域は、前記パッドと前記重なり領域との並び方向である第１方向および前記板厚方向に直交する第２方向において、前記パッドと並ぶパッド横の領域（４５２ａ）を含む、請求項１に記載の半導体装置。
  3. 　前記パッド横の領域には、前記ダイオードのみが形成されている、請求項２に記載の半導体装置。
  4. 　前記半導体基板は、前記平面視において前記アクティブ領域を取り囲む外周領域（４６）を有し、
    　前記パッド横の領域には、前記ダイオードと前記ＩＧＢＴとが形成されており、
    　前記ＩＧＢＴは、前記パッド横の領域において前記外周領域側の端部に設けられている、請求項２に記載の半導体装置。
  5. 　前記非重なり領域は、前記パッド横の領域と、前記露出部と並ぶ露出部横の領域（４５２ｂ）と、を含み、
    　前記パッド横の領域における前記ダイオードの形成領域の比率が、前記露出部横の領域における前記ダイオードの形成領域の比率よりも高い、請求項２～４いずれか１項に記載の半導体装置。
  6. 　前記パッドと前記パッド横の領域との間に設けられた感温ダイオード（５８）を備える、請求項２～５いずれか１項に記載の半導体装置。
  7. 　前記第１主電極に電気的に接続された第１配線部材（６０、８０）と、
    　前記第２主電極に電気的に接続された第２配線部材（７０）と、を備える、請求項１～６いずれか１項に記載の半導体装置。
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