JP2011029600A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置が形成された後においても、定常損失とスイッチング損失を調整することができる半導体装置を提供する。
【解決手段】第１導電型の第１半導体層、及び該第１半導体層における一方の主面側の表層に形成された少なくとも１つの第２導電型の第２半導体層を有する半導体基板と、第１半導体層における他方の主面に形成された第１電極と、第１半導体層における一方の主面に形成された第２電極と、を備え、第１電極と第２電極との間に電流が流れるダイオードを有する半導体装置であって、第１半導体層における一方の主面側に、第１半導体層に流入するキャリアの注入量を制御する制御信号を入力するための制御パッドと、該制御パッドと電気的に接続された制御電極と、該制御電極と第２電極、及び制御電極と半導体基板を絶縁する絶縁部材と、が形成されている。
【選択図】図１

Description

本発明は、ダイオードを有する半導体装置に関するものである。
従来、例えば特許文献１に示されるように、アノード層と、該アノード層よりも不純物濃度が低いドリフト層と、該ドリフト層よりも不純物濃度が高いカソード層と、が順次積層され、アノード層とカソード層との間に電流が流れるダイオードが形成された半導体装置が提案されている。
特開２００３−３１８４１２号公報
ところで、ダイオードに求められる一般的な性能に、低電力損失がある。ダイオードの電力損失は、順電流が流れる時に生じる定常損失と、逆電流が流れる時に生じるスイッチング損失との和によって表される。定常損失はドリフト層への少数キャリアの注入量が多いと低減される性質を有し、スイッチング損失はドリフト層への少数キャリアの蓄積量が少ないと低減される性質を有している。したがって、定常損失とスイッチング損失とはトレードオフの関係にある。これに対して、従来の技術では、アノード層のパターニングや、アノード層とドリフト層の不純物濃度分布などを調整することで、少数キャリアの注入量を調整し、定常損失とスイッチング損失とを調整している。
しかしながら、上記したいずれの調整方法も、ダイオード（半導体装置）の製造プロセスにて行われるので、半導体装置が形成された後では、フレキシブルに少数キャリアの注入量及び蓄積量を調整することができず、したがって定常損失とスイッチング損失とを調整することができない、という問題があった。ダイオードの定常損失とスイッチング損失とは、半導体装置の使用環境によって変動するので、使用環境に応じて調整することが求められる。
なお、定常損失とスイッチング損失とを調整する他の方法としては、ドリフト層に電子線を注入することで、少数キャリアのライフタイムを調整する方法がある。しかしながら、この調整方法も、半導体装置の製造プロセスにて行われるので、半導体装置が形成された後では、フレキシブルに定常損失とスイッチング損失とを調整することができない。
そこで、本発明は上記問題点に鑑み、半導体装置が形成された後においても、定常損失とスイッチング損失とを調整することができる半導体装置を提供することを目的とする。
上記した目的を達成するために、請求項１に記載の発明は、第１導電型の第１半導体層、及び該第１半導体層における一方の主面側の表層に形成された少なくとも１つの第２導電型の第２半導体層を有する半導体基板と、第１半導体層における他方の主面に形成された第１電極と、第１半導体層における一方の主面に形成された第２電極と、を備え、第１電極と第２電極との間に電流が流れるダイオードを有する半導体装置であって、第１半導体層における一方の主面側に、第１半導体層に流入するキャリアの注入量を制御する制御信号を入力するための制御パッドと、該制御パッドと電気的に接続された制御電極と、該制御電極と第２電極、及び制御電極と半導体基板を絶縁する絶縁部材と、が形成されていることを特徴する。
以下、第１導電型がＮ導電型であり、第２導電型がＰ導電型である場合、すなわち第１半導体層がＮ導電型のカソード層であり、第２半導体層がＰ導電型のアノード層である場合を例として、各請求項に記載の発明の作用効果を説明する。この場合、第１半導体層の少数キャリアはホールであり、多数キャリアは電子である。第２半導体層の少数キャリアは電子であり、多数キャリアはホールである。
請求項１に記載の発明によれば、第１半導体層の一方の主面側に、制御パッドを介して、第１半導体層に流入する少数キャリアの注入量を制御する制御信号が入力される制御電極が形成されている。これにより、制御電極に正負の制御信号を入力することで、第１半導体層に流入する少数キャリアの注入量を調整することができる。制御電極に正の制御信号を入力すると、第２半導体層における絶縁部材を介して制御電極と対向する領域（以下、単に対向領域と示す）に電子が蓄積されて、ホール濃度が減少する。換言すれば、対向領域の不純物濃度が見かけ上低い状態となる。これにより、対向領域（第２半導体層）から第１半導体層への少数キャリアの注入量が低減されて、第１半導体層に蓄積される少数キャリアの蓄積量が低減されるので、スイッチング損失が低減される。また、制御電極に負の制御信号を入力すると、対向領域にホールが蓄積されて、ホール濃度が増大する。換言すれば、対向領域の不純物濃度が見かけ上高い状態となる。これにより、対向領域（第２半導体層）から第１半導体層への少数キャリアの注入量が増大され、定常損失が低減される。以上、示したように、本発明に係る半導体装置は、半導体装置が形成された後においても、制御信号を調整することで、フレキシブルに定常損失とスイッチング損失とを調整することができる半導体装置となっている。
請求項２に記載のように、半導体基板の温度を測定する温度センサを有し、制御信号の極性と振幅とは、温度センサの出力信号に基づいて決定される構成が好ましい。
半導体基板（ダイオード）が低温状態である場合、ダイオードを構成する第１半導体層へ流入する少数キャリアの注入量（蓄積量）が増大するため、逆電流が増大し、スイッチング損失が増大する。反対に、半導体基板（ダイオード）が高温状態である場合、半導体基板の抵抗が高くなるうえに、第２半導体層へ流入する少数キャリアの注入量が減少するため、順電流が減少し、定常損失が増大する。これに対して、請求項２に記載の発明では、制御信号の極性と振幅とが、半導体装置の温度を測定する温度センサの出力信号に基づいて決定される構成となっている。したがって、ダイオードが低温状態である場合、制御電極に正の制御信号を入力することで、スイッチング損失の増大を抑制することができる。反対に、ダイオードが高温状態である場合、制御電極に負の制御信号を入力することで定常損失の増大を抑制することができる。
請求項３に記載のように、ダイオードは、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子と直列に接続されており、制御信号の極性と振幅とは、駆動信号の周波数に基づいて決定される構成が好ましい。
スイッチング素子の開閉において、ダイオードに逆電流が流れる場合、駆動信号の周波数の値によって、以下に示す不具合が生じる虞がある。例えば、駆動信号の周波数が所定値よりも高く、スイッチング素子の開閉頻度が高い場合、ダイオードに逆電流が流れる回数が多くなるため、ダイオードの電力損失におけるスイッチング損失の割合が定常損失よりも高くなる。また、駆動信号の周波数が所定値よりも低く、スイッチング素子の開閉頻度が低い場合、ダイオードに逆電流が流れる回数が少なくなるため、ダイオードの電力損失における定常損失の割合がスイッチング損失よりも高くなる。
これに対して、請求項３に記載の発明では、制御信号の極性と振幅とが、スイッチング素子を開閉制御する駆動信号の周波数に基づいて決定される構成となっている。したがって、駆動信号の周波数が所定値よりも高い場合、制御電極に正の制御信号を入力することで、電力損失に占める割合が定常損失よりも高いスイッチング損失の増大を抑制して、電力損失の増大を抑制することができる。また、駆動信号の周波数が所定値よりも低い場合、制御電極に負の制御信号を入力することで、電力損失に占める割合がスイッチング損失よりも高い定常損失の増大を抑制して、電力損失の増大を抑制することができる。なお、上記した所定値は、電力損失におけるスイッチング損失と定常損失との割合が等しい場合の周波数を示している。
請求項４に記載のように、ダイオードは、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子と直列に接続されており、制御信号の極性は、ダイオードに順電流が流れるタイミング、及びダイオードに流れる電流が、順電流から逆電流に切り替わるタイミングに基づいて決定される構成が好ましい。
定常損失は、ダイオードに順電流が流れている時に生じ、第１半導体層への少数キャリアの注入量が多いほど低減する。スイッチング損失は、ダイオードに逆電流が流れている時に生じ、第１半導体層への少数キャリアの蓄積量が少ないほど低減する。これに対して、請求項４に記載の発明では、制御信号の極性が、ダイオードに順電流が流れるタイミング、及びダイオードに流れる電流が、順電流から逆電流に切り替わるタイミングに基づいて決定される構成となっている。したがって、ダイオードに順電流が流れているタイミングにおいて、制御電極に負の制御信号を入力して、第１半導体層への少数キャリアの注入量を増大することで、定常損失を低減することができる。また、ダイオードに流れる電流が、順電流から逆電流に切り替わるタイミングにおいて、制御電極に正の制御信号を入力して、第１半導体層への少数キャリアの蓄積量を低減することで、スイッチング損失を低減することができる。
請求項５に記載のように、ダイオードは、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子と直列に接続されており、駆動信号を生成する駆動信号生成部と、駆動信号を所定時間遅らせる若しくは所定時間早める時間調整部と、該時間調整部によって時間が調整された駆動信号の極性を反転するＮＯＴゲートと、駆動信号とＮＯＴゲートの出力信号とが入力されるＡＮＤゲートと、を有し、制御信号がＡＮＤゲートの出力信号である構成が好ましい。
例えば、時間調整部が、駆動信号を所定時間遅らせる機能を奏する場合、ＡＮＤゲートには、スイッチング素子に入力される駆動信号と、当該駆動信号が所定時間遅らされ、且つＮＯＴゲートによって極性が反転された信号とが入力される。この結果、所定時間遅らされた時間分、駆動信号における電圧レベルがＨｉｇｈレベルの信号（以下、Ｈｉ信号と示す）と、ＮＯＴゲートのＨｉ信号とが同時にＡＮＤゲートに入力され、駆動信号における電圧レベルがＬｏｗレベルの信号（以下、Ｌｏ信号と示す）と、ＮＯＴゲートのＬｏ信号とが同時にＡＮＤゲートに入力される。
また、時間調整部が、駆動信号を所定時間早める機能を奏する場合、ＡＮＤゲートには、スイッチング素子に入力される駆動信号と、当該駆動信号が所定時間早められ、且つＮＯＴゲートによって極性が反転された信号とが入力される。この結果、所定時間早められた時間分、駆動信号のＨｉ信号とＮＯＴゲートのＨｉ信号とが同時にＡＮＤゲートに入力され、駆動信号のＬｏ信号とＮＯＴゲートのＬｏ信号とが同時にＡＮＤゲートに入力される。
ＡＮＤゲートは、２つの入力が共にＨｉ信号の時のみ、Ｈｉ信号を出力する。したがって、駆動信号のＨｉ信号とＮＯＴゲートのＨｉ信号とが同時にＡＮＤゲートに入力されている間、ＡＮＤゲートからＨｉ信号が出力される。ＡＮＤゲートの出力信号は、ダイオードに入力される制御信号に相当し、この制御信号が正（電圧レベルがＨｉｇｈレベル）の時に、第１半導体層に蓄積される少数キャリアの蓄積量が低減される。したがって、第１半導体層に蓄積された少数キャリアが放出される前（ダイオードに逆電流が流れる前）に、ＡＮＤゲートからＨｉ信号が出力されれば、スイッチング損失が低減されることとなる。
時間調整部が、駆動信号を所定時間遅らせる機能を奏する場合、駆動信号のＨｉ信号とＮＯＴゲートのＨｉ信号とが同時にＡＮＤゲートに入力され始める時間、すなわち、ＡＮＤゲートからＨｉ信号が出力され、ダイオードに正の制御信号が入力され始める時間は、駆動信号の電圧レベルがＨｉｇｈレベルに立ち上がった時である。このタイミングは、スイッチング素子がオフ状態からオン状態に切り替わる過渡期の始めである。
例えば、スイッチング素子がオフ状態の時に、ダイオードに順電流が流れ、スイッチング素子がオフ状態からオン状態に切り替わると、ダイオードに逆バイアスが印加される場合、このオフ状態からオン状態への切り替えタイミングで、ダイオードに逆電流が流れる。上記したように、時間調整部が、駆動信号を所定時間遅らせる機能を奏する場合、ダイオードに正の制御信号が入力され始める時間は、スイッチング素子がオフ状態からオン状態に切り替わる過渡期の始めである。これは、ダイオードに逆電流が流れる前である。これによれば、ダイオードに逆電流が流れる前に、第１半導体層に蓄積される少数キャリアの蓄積量が低減されるので、スイッチング損失が低減される。
時間調整部が、駆動信号を所定時間早める機能を奏する場合、駆動信号のＨｉ信号とＮＯＴゲートのＨｉ信号とが同時にＡＮＤゲートに入力され始める時間、すなわち、ダイオードに正の制御信号が入力され始める時間は、駆動信号の電圧レベルがＬｏｗレベルに立ち下がる時よりも、所定時間前の時である。このタイミングは、スイッチング素子がオン状態からオフ状態に切り替わる過渡期の前である。
例えば、スイッチング素子がオン状態の時に、ダイオードに順電流が流れ、スイッチング素子がオン状態からオフ状態に切り替わると、ダイオードに逆バイアスが印加される場合、このオン状態からオフ状態への切り替えタイミングで、ダイオードに逆電流が流れる。上記したように、時間調整部が、駆動信号を所定時間早める機能を奏する場合、ダイオードに正の制御信号が入力され始める時間は、スイッチング素子がオン状態からオフ状態に切り替わる過渡期の前である。これは、ダイオードに逆電流が流れる前である。これによれば、ダイオードに逆電流が流れる前に、第１半導体層に蓄積される少数キャリアの蓄積量が低減されるので、スイッチング損失が低減される。
なお、ＡＮＤゲートは、２つの入力が共にＨｉ信号ではない時に、Ｌｏ信号を出力する。したがって、駆動信号のＨｉ信号とＮＯＴゲートのＨｉ信号とが同時にＡＮＤゲートに入力されていない間、ＡＮＤゲートからＬｏ信号が出力される。上記したように、ＡＮＤゲートの出力信号は、ダイオードに入力される制御信号に相当し、制御信号が負（電圧レベルがＬｏｗレベル）の時に、第１半導体層に注入される少数キャリアの注入量が増大される。したがって、ダイオードに順電流が流れている間、ＡＮＤゲートからＬｏ信号が出力されれば、定常損失が低減されることとなる。
上記したように、時間調整部が、駆動信号を所定時間遅らせる機能を奏し、スイッチング素子がオフ状態からオン状態に切り替わるタイミングで、ダイオードに逆電流が流れる場合、ダイオードに正の制御信号が入力され始めるタイミングは、スイッチング素子がオフ状態からオン状態に切り替わる過渡期の始めである。これによれば、ダイオードに順電流が流れている時に、ＡＮＤゲートからＬｏ信号が出力されるので、第１半導体層に注入される少数キャリアの注入量が増大され、定常損失が低減される。
また、時間調整部が、駆動信号を所定時間早める機能を奏し、スイッチング素子がオン状態からオフ状態に切り替わるタイミングで、ダイオードに逆電流が流れる場合、ダイオードに正の制御信号が入力され始めるタイミングは、スイッチング素子がオン状態からオフ状態に切り替わる過渡期の前である。これによれば、ダイオードに順電流が流れ始めている時に、ＡＮＤゲートからＬｏ信号が出力されるので、第１半導体層に注入される少数キャリアの注入量が増大され、定常損失が低減される。
なお、上記した請求項５に記載のより具体的な構成としては、請求項６，８，１０を採用することができる。
そして、請求項６に記載の時間調整部としては、請求項７に記載の構成を採用することができ、請求項８に記載の時間調整部としては、請求項９に記載の構成を採用することができる。また、請求項１０に記載の時間調整部としては、請求項１１に記載の構成を採用することができる。
請求項１２に記載のように、第２電極と制御パッドとは、絶縁膜を介して隣接しており、制御電極は、絶縁部材を介して、第２電極と第１半導体層の一方の主面との間に複数形成されており、制御電極の形成密度は、制御電極が形成された形成領域の中心から端に向かうに従って、密となっている構成が好ましい。
ダイオードに順バイアスが印加され、第２半導体層から第１半導体層に少数キャリアが注入され、ダイオードに順電流が流れている状態から、ダイオードに印加されていた順バイアスが解かれると、第１半導体層に蓄積されたキャリアが第２半導体層に流入する。すなわち、第１電極と第２電極との間に逆電流が流れる。この場合、請求項１２に記載のように、第２電極と制御パッドとが絶縁膜を介して隣接された構成となっていると、第１半導体層における第２電極と絶縁膜との近くに蓄積された少数キャリアが第２電極と絶縁膜との接触部位に集中して流れて、接触部位が破壊される虞がある。そこで、請求項１２に記載の発明では、制御電極の形成密度が、制御電極の形成領域の中心から端に向かうに従って密となっている。これによれば、制御電極に正の制御信号を入力することで、第１半導体層に蓄積される少数キャリアの濃度分布を、形成領域の中心から端に向かうに従って粗とすることができる。すなわち、第１半導体層における第２電極と絶縁膜との近くに蓄積される少数キャリアの蓄積量を、形成領域の中心よりも低減することができる。これにより、逆電流量が低減されて、接触部位の破壊が抑制される。
請求項１３に記載のように、第２電極と制御パッドとは、絶縁膜を介して隣接しており、制御電極は、絶縁部材を介して、第２電極と第１半導体層の一方の主面との間に複数形成されており、制御電極の形成密度は、制御電極が形成された形成領域の中心から端に向かうに従って、粗となっている構成が好ましい。これによれば、制御電極に負の制御信号を入力することで、第１半導体層に蓄積される少数キャリアの濃度分布を、形成領域の中心から端に向かうに従って粗とすることができる。したがって、請求項１２に記載の発明の作用効果と同様の作用効果を得ることができる。
請求項１４に記載のように、半導体基板は、ダイオードが形成された第１形成領域と、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子が形成された第２形成領域と、に区画されており、第２形成領域における第２半導体層内に、第１導電型の第３半導体層と、該第３半導体層と第２半導体層との間に駆動信号を印加するためのゲート電極と、が形成されており、第１形成領域と第２形成領域とが隣接した構成が良い。
スイッチング素子がオフの状態で、ダイオードに逆電流が流れると、逆電流の一部がスイッチング素子に流入し、スイッチング素子が誤作動する虞がある。これに対して、請求項１４に記載の発明は、半導体基板にダイオードとスイッチング素子とが形成されて、ダイオードが形成された第１形成領域とスイッチング素子が形成された第２形成領域とが隣接した構成となっている。これによれば、スイッチング素子がオフの状態であり、ダイオードに流れる電流が、順電流から逆電流に切り替わるタイミングにおいて、制御電極に正の制御信号を印加することで第１半導体層に蓄積される少数キャリアの蓄積量を低減し、逆電流量を低減することができる。これにより、スイッチング素子に流入する逆電流量が低減され、スイッチング素子が誤作動することが抑制される。
また、スイッチング素子とダイオードとを同一の半導体層に形成する場合、スイッチング素子やダイオードを構成する各半導体層の不純物濃度は、通常、スイッチング素子に適した濃度に決定される。したがって、請求項１４に記載の構成の場合、各半導体層の不純物濃度は、ダイオードに適した濃度に決定されない、という問題が生じる。これに対して、本発明に係る半導体装置は、少数キャリアの注入量を調整する制御部を有する。したがって、制御電極に入力する制御信号を調整することで、第２半導体層の不純物濃度を見かけ上ダイオードに適した濃度に調整することができる。例えば、正の制御信号を制御電極に印加することで、第２半導体層の不純物濃度を見かけ上低くし、負の制御信号を制御信号に印加することで、第２半導体層の不純物濃度を見かけ上高くすることができる。
請求項１５に記載のように、絶縁領域、及び導電領域の具体的な構成としては、第１半導体層の一方の主面側にトレンチが形成され、該トレンチを構成する内壁面は、第１絶縁膜によって被覆され、該第１絶縁膜によって構成された凹部は、導電部材によって充填され、凹部の開口部の一部は、第２絶縁膜によって閉塞されており、絶縁部材は、第１絶縁膜と第２絶縁膜とによって形成され、制御電極は、導電部材によって形成された構成を採用することができる。
第１実施形態に係る半導体装置の概略構成を示す断面図である。 第１実施形態に係る半導体装置の変形例を示す断面図である。 第１実施形態に係る半導体装置の変形例を示す断面図である。 第１実施形態に係る半導体装置の変形例を示す断面図である。 第１実施形態に係る半導体装置の変形例を示す断面図である。 第１実施形態に係る半導体装置の変形例を示す断面図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 ＩＧＢＴのオン状態とオフ状態とを説明するためのタイミングチャートである。 第３実施形態に係る半導体装置の変形例を示す断面図である。 第３実施形態に係る半導体装置の変形例を示す断面図である。 第３実施形態に係る半導体装置を用いた回路図である。 図１２に示す回路において、誘導性負荷に蓄積されたエネルギーによって、誘導性負荷に、紙面に対して右から左に電流が流れる状態を説明するための図である。 第１ダイオードに印加される制御信号を説明するためのタイミングチャートである。 図１２に示す回路において、誘導性負荷に蓄積されたエネルギーによって、誘導性負荷に、紙面に対して左から右に電流が流れる状態を説明するための図である。 第２ダイオードに印加される制御信号を説明するためのタイミングチャートである。 制御回路を説明するための回路図である。 制御回路を流れる制御信号を説明するためのタイミングチャートである。 第１ダイオードに印加される制御信号を説明するためのタイミングチャートである。 第２ダイオードに印加される制御信号を説明するためのタイミングチャートである。 制御回路の変形例を示す回路図である。 制御回路の変形例を示す回路図である。
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下においては、半導体基板１０の厚さ方向を単に厚さ方向、制御電極４１が並列配置された方向を横方向、厚さ方向と横方向とに対して垂直な方向を奥行き方向と示す。
図１に示すように、半導体装置１００は、半導体基板１０に形成されたダイオード３０を有するものである。半導体基板１０は、Ｎ導電型の第１半導体層１１と、該第１半導体層１１の主面１１ａの表層に形成された、Ｐ導電型の第２半導体層１２と、を有する。第１半導体層１１の他面１１ｂに第１電極２０が形成され、第１半導体層１１の主面１１ａに第２電極２１が形成されている。なお、第２半導体層１２は、第１半導体層１１の主面１１ａの表層において、局所的に形成されたウェル領域となっている。
図１に示すように、第１半導体層１１は、第１電極２０とのオーミック接触を確保するための高濃度層１３と、半導体基板１０の耐圧を確保するための低濃度層１４と、を有し、低濃度層１４の不純物濃度は、高濃度層１３及び第２半導体層１２の不純物濃度よりも低くなっている。そして、低濃度層１４の表面１４ａの表層には、第２半導体層１２と、該第２半導体層１２の端部と隣接するＰ導電型のウェル領域１５と、が形成されている。ウェル領域１５は、ダイオード３０に逆電流が流れる際に、低濃度層１４における第２半導体層１２の両端部の近くに蓄積されたキャリアを吸い出す機能を果たす。第２半導体層１２及びウェル領域１５は、第１半導体層１１の主面１１ａに、イオン注入や拡散などによって不純物を導入することで形成される。なお、上記した表面１４ａは、主面１１ａに相当する。
図１に示すように、第１電極２０は、第１半導体層１１の他面１１ｂの全面に形成されており、第２電極２１は、主面１１ａにおける第２半導体層１２が形成された領域に形成されている。第１電極２０は、第１半導体層１１の他面１１ｂと全面で接触しているのに対して、第２電極２１は、第２半導体層１２と、後述する第２絶縁膜４６と接触している。また、第２電極２１の端部は、絶縁膜２２を介して、後述する第３電極４８と隣接しており、第２電極２１の一部が、保護膜２３によって被覆保護された構成となっている。第２電極２１における保護膜２３から露出された部位に、任意の回路と接続するための端子が接続される。
ダイオード３０は、低濃度層１４と第２半導体層１２とによって構成されるＰＮ接合を有するものである。ダイオード３０の電力損失は、カソード電極である第１電極２０と、アノード電極である第２電極２１とに順電流が流れる時に生じる定常損失と、第１電極２０と第２電極２１とに逆電流が流れる時に生じるスイッチング損失との和によって表される。定常損失は、第１半導体層１１への少数キャリアの注入量が多いと低減される性質を有し、スイッチング損失は、第１半導体層１１への少数キャリアの注入量（蓄積量）が少ないと低減される性質を有している。したがって、定常損失とスイッチング損失とはトレードオフの関係にある。本実施形態では、以下に示す制御部４０によって、定常損失とスイッチング損失とが制御（調整）可能となっている。
制御部４０は、第１半導体層１１に流入するキャリアの注入量を制御（調整）するものである。制御部４０は、複数の制御電極４１と、第１半導体層１１に流入する少数キャリアの注入量を制御する制御信号が入力される制御パッド４２と、を有する。
制御電極４１は、主面１１ａから低濃度層１４に先端が突き出る態様で、第２半導体層１２に形成されたトレンチ４３と、該トレンチ４３を構成する内壁面に形成された第１絶縁膜４４と、該第１絶縁膜４４によって構成された凹部内を充填する導電部材４５と、凹部の開口部の一部を閉塞する第２絶縁膜４６と、を有する。トレンチ４３は、図１に示すように、横方向に沿って並列に形成されており、図示しないが、奥行き方向と横方向とによって構成される平面に対してストライプ状となるように奥行き方向に延設されている。導電部材４５は、絶縁膜４４，４６によって被覆されて、第２電極２１及び半導体層１１，１２と絶縁されており、横方向に並列に形成された各導電部材４５（制御電極４１）それぞれは、絶縁膜２２，４６によって被覆されて、横方向に延設された連結電極（図示略）を介して電気的に接続されている。なお、上記した絶縁膜４４，４６によって、特許請求の範囲に記載の絶縁部材が構成される。
制御パッド４２は、第２絶縁膜４６を介して、第１半導体層１１の主面１１ａにおけるウェル領域１５上に形成された引き出し電極４７と、該引き出し電極４７と電気的に接続された第３電極４８と、を有する。図１に示すように、引き出し電極４７は導電部材４５の１つと電気的に接続されて、絶縁膜２２，４６によって被覆されており、引き出し電極４７における絶縁膜２２，４６から露出された部位が、第３電極４８と電気的に接続されている。第３電極４８は保護膜２３によって被覆保護されており、第３電極４８における保護膜２３から露出された部位に、後述する制御回路（図示略）と接続するための制御端子（図示略）が接続される。
制御回路は、第１半導体層１１に流入する少数キャリアの注入量を制御する制御信号を生成するものである。上記したように、制御回路と制御パッド４２とが制御端子を介して電気的に接続されているので、制御回路から出力された制御信号は、制御端子と、第３電極４８と、引き出し電極４７と、を介して導電部材４５（制御電極４１）に入力される。
次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、半導体装置１００は、第１半導体層１１に流入する少数キャリアの注入量を制御（調整）する制御部４０を有する。例えば、制御回路から制御パッド４２に正の制御信号が入力されて、制御電極４１が制御信号と同電位になると、第２半導体層１２における第１絶縁膜４４を介して制御電極４１と対向する領域（以下、対向領域１６と示す）に電子が蓄積される。電子が蓄積されると、第２半導体層１２のホール濃度が減少し、対向領域１６の不純物濃度が見かけ上低い状態となる。これにより、対向領域１６（第２半導体層１２）から第１半導体層１１（低濃度層１４）への少数キャリアの注入量が低減されて、スイッチング損失が低減される。また、これとは反対に、制御回路から制御パッド４２に負の制御信号が入力されて、制御電極４１が制御信号と同電位になると、対向領域１６にホールが蓄積される。ホールが蓄積されると、第２半導体層１２のホール濃度が増大し、対向領域１６の不純物濃度が見かけ上高い状態となる。これにより、対向領域１６（第２半導体層１２）から第１半導体層１１（低濃度層１４）への少数キャリアの注入量が増大されて、定常損失が低減される。以上、示したように、本実施形態に係る半導体装置１００は、半導体装置が形成された後においても、制御信号を調整することで、フレキシブルに定常損失とスイッチング損失とを調整することができる半導体装置となっている。なお、当然ではあるが、制御信号の極性ではなく、振幅を変化させることで、第１半導体層１１への少数キャリアの注入量を変化させることができることは言うまでもない。
本実施形態では、図１に示すように、制御電極４１の形成密度が、横方向に均等となるように形成された例を示した。しかしながら、例えば図２及び図３に示すよう、制御電極４１の形成密度を、横方向に不均等となるように形成しても良い。図２及び図３に示す波線で囲まれた領域は、制御電極４１の形成領域４１ａを示しており、一点鎖線Ｌ１は、形成領域４１ａの中心位置を示している。
ダイオード３０に順バイアスが印加されることで第１半導体層１１（低濃度層１４）に少数キャリアが注入されて、ダイオード３０に順電流が流れている状態から、ダイオード３０に印加されていた順バイアスが解かれると、第１半導体層１１に注入（蓄積）されたキャリアが第２半導体層１２に流入する。すなわち、電極２０，２１間に逆電流が流れる。図１〜図３に示すように、第２電極２１と絶縁膜２２とが接触した構成の場合、半導体層１１，１２における第２電極２１と絶縁膜２２との近くに蓄積された少数キャリアが第２電極２１と絶縁膜２２との接触部位に集中して流れて、接触部位が破壊される虞がある。これに対して、図２に示す変形例では、制御電極４１の形成密度が、形成領域４１ａの中心位置から端に向かうに従って密となっている。換言すれば、制御電極４１の形成密度が、形成領域４１ａの中心位置から第２電極２１と絶縁膜２２との接触部位に向かうに従って密となっている。したがって、制御電極４１に正の制御信号を入力することで、第１半導体層１１に蓄積されるホールの濃度分布を、形成領域４１ａの中心から第２電極２１と絶縁膜２２との接触部位に向かうに従って粗とすることができる。これにより、第２電極２１と絶縁膜２２との接触部位に流れる逆電流量が低減されて、接触部位の破壊が抑制される。
更に言えば、トレンチ４３の形成密度が、形成領域４１ａの中心位置から端に向かうに従って密となっているので、第２半導体層１２の体積が、形成領域４１ａの中心位置から端に向かうに従って粗となっている。これにより、制御信号が印加されていない状態においても、第２半導体層１２から第１半導体層１１に注入されるホールの密度分布が、形成領域４１ａの中心から端に向かうに従って粗となっている。したがって、制御信号が印加されていない状態においても、第２電極２１と絶縁膜２２との接触部位に流れる逆電流量が低減されるので、接触部位の破壊が抑制される。
また、図２に示す変形例とは反対に、図３に示す変形例では、制御電極４１の形成密度が、形成領域４１ａの中心位置から端に向かうに従って粗となっている。これによれば、制御電極４１に負の制御信号を入力することで、蓄積されるホールの濃度分布を、形成領域４１ａの中心から端に向かうに従って粗とすることができる。したがって、図２に示す変形例と同様に、逆電流量を低減し、接触部位の破壊を抑制することができる。
なお、図３に示す変形例の場合、上記したように、トレンチ４３の形成密度が、形成領域４１ａの中心位置から端に向かうに従って粗となっているので、第２半導体層１２の体積が、形成領域４１ａの中心位置から端に向かうに従って密となっている。したがって、図３に示す変形例の場合、制御信号が印加されていない状態において、蓄積されるホールの密度分布が形成領域４１ａの中心から端に向かうに従って密となる。そのため、図３に示す変形例は、図２に示す変形例とは異なり、制御信号が入力されていない状態では、第２電極２１と絶縁膜２２との接触部位に流れる逆電流量を低減することができない。以上により、第１半導体層１１における第２電極２１と絶縁膜２２との近くに蓄積されるホールの量を形成領域４１ａの中心よりも低減する効果としては、図３に示す変形例よりも、図２に示す変形例のほうが優れている。図２及び図３は、第１実施形態に係る半導体装置の変形例を示す断面図である。
本実施形態では、第１半導体層１１に１つの第２半導体層１２が形成され、第２半導体層１２に制御電極４１が形成された例を示した。しかしながら、例えば図４〜図６に示すよう、第１半導体層１１に複数の第２半導体層１２が形成され、第１半導体層１１における第２半導体層１２によって挟まれた領域に制御電極４１が形成された構成を採用することもできる。なお、図５及び図６において、第１半導体層１１の主面１１ａにおける制御電極４１が形成されていない領域には、図示しない絶縁膜が形成されており、これによって第１半導体層１１と第２電極２１とが直接電気的に接続されることが抑制されている。
ところで、図４に示す半導体装置１００では、図１に示す半導体装置１００と同様に、制御電極４１の形成密度が、横方向に均等となるように形成されている。これに対して、図５に示す半導体装置１００では、図２に示す半導体装置１００と同様に、制御電極４１の形成密度が、形成領域４１ａの中心位置から端に向かうに従って密となっている。また、図６に示す半導体装置１００では、図３に示す半導体装置１００と同様に、制御電極４１の形成密度が、形成領域４１ａの中心位置から端に向かうに従って粗となっている。これにより、図５及び図６に示す半導体装置１００は、図２及び図３に示す変形例と同様に、逆電流量を低減し、接触部位の破壊を抑制することができる半導体装置となっている。図４〜図６は、第１実施形態に係る半導体装置の変形例を示す断面図である。
（第２実施形態）
次に、本発明の第２実施形態を、図７に基づいて説明する。図７は、第２実施形態に係る半導体装置の概略構成を示す断面図である。
第２実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
本実施形態の特徴点は、第１実施形態で示した半導体装置１００の絶縁膜２２内に、温度センサ５０が形成された点である。温度センサ５０は、半導体基板１０（ダイオード３０）の温度を測定するものである。本実施形態に係る温度センサ５０は、Ｎ導電型の第３半導体層５１と、該第３半導体層５１の表層に形成された、Ｐ導電型の第４半導体層５２と、第３半導体層５１における絶縁膜２２から露出された部位に設けられた第３電極５３と、第４半導体層５２における絶縁膜２２から露出された部位に設けられた第４電極５４と、を有する。このように、温度センサ５０は、ＰＮ接合を有するダイオードを備えており、カソード電極に相当する第３電極５３と、アノード電極に相当する第４電極５４とに順電流が流れた時に生じる順方向電圧の温度特性に基づいて、温度を測定する機能を果たす。例えば、半導体層５１，５２がシリコンで形成されている場合、温度センサ５０の順方向電圧は、温度が１℃上昇するたびに、２．５ｍＶ低下する温度特性を有する。電極５３，５４には、制御回路（図示略）と接続されたセンサ端子（図示略）が接続されており、該センサ端子を介して、温度センサ５０の出力信号が制御回路に入力される。
本実施形態に係る制御回路は、温度センサ５０の出力信号に基づいて、制御信号の振幅と極性とを調整する機能を果たす。制御回路は、温度に対応する制御信号の極性と振幅とが記憶されたメモリ（図示略）と、温度センサ５０によって測定された半導体基板１０の温度に対応する制御信号をメモリから取り出して、その取り出された制御信号を制御部４０に出力するＥＣＵ（図示略）と、を有する。
次に、本実施形態に係る半導体装置１００の作用効果を説明する。例えば、半導体基板１０（ダイオード３０）が低温状態である場合、ダイオード３０を構成する第１半導体層１１へ流入する少数キャリアの注入量が増大するため、逆電流が増大し、スイッチング損失が増大する。反対に、ダイオード３０が高温状態である場合、半導体基板の抵抗が高くなるうえに、第２半導体層１２へ流入する少数キャリアの注入量が低減するため、順電流が減少し、定常損失が増大する。これに対して、本実施形態に係る半導体装置１００は、ダイオード３０の温度を測定する温度センサ５０を有し、制御電極４１に入力される制御信号の極性と振幅とが、温度センサ５０によって測定された半導体基板１０の温度に基づいて決定される構成となっている。したがって、ダイオード３０が低温状態である場合、制御電極４１に正の制御信号を入力することで、スイッチング損失の増大を抑制することができる。反対に、ダイオード３０が高温状態である場合、制御電極４１に負の制御信号を入力することで定常損失の増大を抑制することができる。なお、当然ではあるが、制御信号の極性ではなく、振幅を変化させることで、第２半導体層１２への少数キャリアの注入量を変化させることができることは言うまでもない。
（第３実施形態）
次に、本発明の第３実施形態を、図８及び図９に基づいて説明する。図８は、第３実施形態に係る半導体装置の概略構成を示す断面図である。図９は、ＩＧＢＴのオン状態とオフ状態とを説明するためのタイミングチャートである。
第３実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
第１実施形態では、半導体基板１０にダイオード３０が形成された例を示した。これに対し、本実施形態では、図８に示すように、半導体基板１０にダイオード３０とＩＧＢＴ７０とが形成された点を特徴とする。
図８の二点鎖線で示すように、本実施形態に係る半導体基板１０は、ダイオード３０が形成された第１形成領域Ｅ１と、ＩＧＢＴ７０が形成された第２形成領域Ｅ２とに区画されている。第１形成領域Ｅ１の構成は、第１実施形態で示した構成と同じなので、以下、第２形成領域Ｅ２の構成を説明する。
第２形成領域Ｅ２における半導体基板１０は、第１半導体層１１と第２半導体層１２の他に、Ｎ導電型の第５半導体層１７と、Ｐ導電型の第６半導体層１８と、を有する。第２形成領域Ｅ２の第１半導体層１１は、第１形成領域Ｅ１の第１半導体層１１とは異なり、低濃度層１４のみを有する。第５半導体層１７は、第２半導体層１２の表層に複数形成され、第６半導体層１８は、低濃度層１４における第２半導体層１２が形成された面とは反対の面に形成されている。そして、第５半導体層１７と第２電極２１とが接触し、第６半導体層１８と第１電極２０とが接触している。
ＩＧＢＴ７０は、ゲート電極７１と、エミッタ電極７２と、コレクタ電極７３と、を有する。ゲート電極７１は、厚さ方向において、第５半導体層１７と第１半導体層１１との間に位置する第２半導体層１２の極性を制御する機能を果たすものである。エミッタ電極７２は第２電極２１に相当し、コレクタ電極７３は第１電極２０に相当する。
ゲート電極７１は、第１実施形態で示した制御電極４１と同様の構成を有するトレンチ電極７４と、第１実施形態で示した制御パッド４２と同様の構成を有する駆動パッド７５と、を有する。トレンチ電極７４は、主面１１ａから低濃度層１４に先端が突き出る態様で第２半導体層１２に形成されたトレンチ７６と、該トレンチ７６を構成する内壁面に形成された第１絶縁膜７７と、該第１絶縁膜７７によって構成された凹部内を充填する導電部材７８と、凹部の開口部の一部を閉塞する第２絶縁膜７９と、を有する。トレンチ７６は、図８に示すように、横方向に沿って並列に形成されており、図示しないが、奥行き方向と横方向とによって構成される平面に対してストライプ状となるように奥行き方向に延設されている。導電部材７８は、絶縁膜７７，７９によって被覆されて、第２電極２１及び半導体層１１，１２と絶縁されており、横方向に並列に形成された各導電部材７８（制御電極４１）それぞれは、絶縁膜７７，７９によって被覆されて、横方向に延設された連結電極（図示略）を介して電気的に接続されている。
駆動パッド７５は、第２絶縁膜７９を介して、第１半導体層１１の主面１１ａにおけるウェル領域１５上に形成された引き出し電極８０と、該引き出し電極８０と電気的に接続された第５電極８１と、を有する。図１に示すように、引き出し電極８０は導電部材７８と電気的に接続され、絶縁膜２２，７９によって被覆されており、引き出し電極８０における絶縁膜２２，７９から露出された部位が、第５電極８１と電気的に接続されている。第５電極８１は保護膜２３によって被覆保護されており、第５電極８１における保護膜２３から露出された部位に、一定周期で電圧レベルが切り替わるパルス状の駆動信号を生成する生成部（図示略）と接続するための端子が接続される。なお、生成部は、特許請求の範囲に記載の駆動信号生成部に相当する。
次に、図９に基づいて、ＩＧＢＴ７０の駆動動作を説明する。図９の横軸は時間を示しており、縦軸は任意の値を示している。そして、図９のＰｕｌｓｅは駆動信号、Ｖｇｅはゲート−エミッタ間電圧、Ｉｃはコレクタ電流、Ｖｃはコレクタ電圧を示しており、ｔ１は駆動信号の電圧レベルがＬｏｗレベルからＨｉｇｈレベルに切り替わったタイミング、ｔ２はＩＧＢＴ７０にチャネルが形成されたタイミング、ｔ３は駆動信号の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに切り替わったタイミング、ｔ４はチャネルが消失したタイミングを示している。
以下、ＩＧＢＴ７０がオフ状態からオン状態へ移行する動作について説明する。コレクタ電極７３（第１電極２０）とエミッタ電極７２（第２電極２１）とに所定の電圧が印加され、生成部からゲート電極７１にＨｉｇｈレベルの駆動信号が入力されると、ゲート電極７１と隣接する第２半導体層１２の極性が反転し、第５半導体層１７と第１半導体層１１とを連結するチャネルが形成される。このチャネルを介して、第５半導体層１７から第１半導体層１１（低濃度層１４）に電子が注入されると、第６半導体層１８と第１半導体層１１との接続（ＰＮ接合）に順バイアスが印加されて、第６半導体層１８から第１半導体層１１にホールが注入される。第１半導体層１１に電子とホールとが蓄積されると、第１半導体層１１に伝導度変調が生じ、これによって電極７２，７３間に電流（コレクタ電流）が流れる。
次に、ＩＧＢＴ７０がオン状態からオフ状態へ移行する動作を説明する。コレクタ電流が流れている状態で、駆動信号の入力がオフとなり、第２半導体層１２に形成されたチャネルが消失すると、第５半導体層１７から第１半導体層１１への電子の注入が止まり、これによって、第６半導体層１８から第１半導体層１１へのホールの注入も止まる。第１半導体層１１に蓄積された電子とホールは、あるものは再結合して消滅し、あるものは各電極７２，７３に流入して、外部に吐出される。
次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、１つの半導体基板１０にＩＧＢＴ７０とダイオード３０とが形成されている場合、以下の不具合が生じる虞がある。例えば、ＩＧＢＴ７０がオフの状態で、ダイオード３０に逆電流が流れた場合、逆電流の一部がＩＧＢＴ７０に流入し、ＩＧＢＴ７０が誤作動する虞がある。これに対して、本実施形態に係る半導体装置１００では、第１形成領域Ｅ１に制御部４０が形成されている。これにより、ＩＧＢＴ７０がオフの状態であり、ダイオード３０に流れる電流が、順電流から逆電流に切り替わるタイミングにおいて、正の制御信号を制御電極４１に入力しておくことで、第１半導体層１１に蓄積される少数キャリアの蓄積量を低減し、逆電流量を低減することができる。これにより、ＩＧＢＴ７０に流入する逆電流量が低減され、ＩＧＢＴ７０が誤作動することが抑制される。
また、ＩＧＢＴ７０とダイオード３０とを同一の半導体基板１０に形成する場合、ＩＧＢＴ７０やダイオード３０を構成する半導体層１１，１２の不純物濃度は、通常、ＩＧＢＴ７０に適した濃度に決定される。したがって、本実施形態で示した構成の場合、半導体層１１，１２の不純物濃度は、ダイオード３０に適した濃度に決定されない、という問題が生じる。これに対して、本実施形態に係る半導体装置１００は、制御部４０を有する。したがって、制御電極４１に入力する制御信号を調整することで、第２半導体層１２の不純物濃度を見かけ上ダイオード３０に適した濃度に調整することができる。例えば、正の制御信号を制御電極４１に印加することで、第２半導体層１２の不純物濃度を見かけ上低くし、負の制御信号を制御電極４１に印加することで、第２半導体層１２の不純物濃度を見かけ上高くすることができる。もちろん、制御信号の極性ではなく、振幅を連続的に変化させることで、第２半導体層１２の不純物濃度を見かけ上連続的に変化させることができることは言うまでもない。
なお、本実施形態では、制御電極４１と同様の構成を有するトレンチ電極７４が第２形成領域Ｅ２に形成されている。これによれば、制御部４０の構成要素である制御電極４１と、ＩＧＢＴ７０の構成要素であるトレンチ電極７４とを、同一の工程にて形成することができる。これにより、制御電極４１とトレンチ電極７４とが異なる構成である場合と比べて、半導体装置１００の製造工程が簡素化され、製造コストが削減される。
また、本実施形態では、制御パッド４２と同様の構成を有する駆動パッド７５が第２形成領域Ｅ２に形成されている。これによれば、制御部４０の構成要素である制御パッド４２と、ＩＧＢＴ７０の構成要素である駆動パッド７５とを、同一の工程にて形成することができる。これにより、制御パッド４２と駆動パッド７５とが異なる構成である場合と比べて、半導体装置１００の製造工程が簡素化され、製造コストが削減される。
なお、図８に示す半導体装置１００では、図１及び図４に示す半導体装置１００と同様に、制御電極４１の形成密度が、横方向に均等となるように形成されている。これに対して、図１０に示す半導体装置１００では、図２及び図５に示す半導体装置１００と同様に、制御電極４１の形成密度が、形成領域４１ａの中心位置から端に向かうに従って密となっている。また、図１１に示す半導体装置１００では、図３及び図６に示す半導体装置１００と同様に、制御電極４１の形成密度が、形成領域４１ａの中心位置から端に向かうに従って粗となっている。これにより、図１０及び図１１に示す半導体装置１００は、図２、図３、図５、図６いずれかに示す変形例と同様に、逆電流量を低減し、接触部位の破壊を抑制することができる半導体装置となっている。図１０及び図１１は、第３実施形態に係る半導体装置の変形例を示す断面図である。
（第４実施形態）
次に、本発明の第４実施形態を、図１２〜図１６に基づいて説明する。図１２は、第３実施形態に係る半導体装置を用いた回路図である。図１３は、図１２に示す回路において、誘導性負荷に蓄積されたエネルギーによって、誘導性負荷に、紙面に対して右から左に電流が流れる状態を説明するための図である。図１４は、第１ダイオードに印加される制御信号を説明するためのタイミングチャートである。図１５は、図１２に示す回路において、誘導性負荷に蓄積されたエネルギーによって、誘導性負荷に、紙面に対して左から右に電流が流れる状態を説明するための図である。図１６は、第２ダイオードに印加される制御信号を説明するためのタイミングチャートである。
第４実施形態に係る半導体装置は、第３実施形態で示した半導体装置と同一なので、半導体装置に関する説明は省略する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
本実施形態では、図１２に示すように、第３実施形態で示した２つの半導体装置１００ａ，１００ｂによって、直流信号を交流信号に変換するインバータ回路の一つであるハーフブリッジ回路が構成された場合を説明する。半導体装置１００ａは、ＩＧＢＴ７０ａとダイオード３０ａとを有し、半導体装置１００ｂは、ＩＧＢＴ７０ｂとダイオード３０ｂとを有する。以下、各素子を区別するために、ＩＧＢＴ７０ａを第１ＩＧＢＴ７０ａ、ＩＧＢＴ７０ｂを第２ＩＧＢＴ７０ｂ、ダイオード３０ａを第１ダイオード３０ａ、ダイオード３０ｂを第２ダイオード３０ｂと示す。
図１２に示すハーフブリッジ回路では、電源Ｖｃｃとグランドとを接続する第１配線９０に、２つのＩＧＢＴ７０ａ，７０ｂが直列に接続されており、第１ＩＧＢＴ７０ａと第１ダイオード３０ａとが逆並列に接続され、第２ＩＧＢＴ７０ｂと第２ダイオード３０ｂとが逆並列に接続されている。そして、第１配線９０における、電源Ｖｃｃと第１ＩＧＢＴ７０ａとを接続する部位と、第１ＩＧＢＴ７０ａと第２ＩＧＢＴ７０ｂとを接続する部位（相互接続点）とに連結された第２配線９１に、誘導性負荷９２が設けられている。なお、上記したＩＧＢＴ７０ａ，７０ｂとダイオード３０ａ，３０ｂの接続を別の言葉で表現すれば、第１ＩＧＢＴ７０ａと第２ダイオード３０ｂが電源Ｖｃｃとグランドとに対して直列に接続され、第１ダイオード３０ａと第２ＩＧＢＴ７０ｂが電源Ｖｃｃとグランドとに対して直列に接続されている、ということができる。
以下、図１３〜１６に基づいて、各ダイオード３０ａ，３０ｂに印加される制御信号を説明する。なお、図１４及び図１６の横軸は時間、縦軸は任意の値を示している。そして、図１４及び図１６のＰｕｌｓｅ１は第１ＩＧＢＴ７０ａに入力される駆動信号、Ｖｇｅ１は第１ＩＧＢＴ７０ａのゲート−エミッタ間電圧、Ｐｕｌｓｅ２は第２ＩＧＢＴ７０ｂに入力される駆動信号、Ｖｇｅ２は第２ＩＧＢＴ７０ｂのゲート−エミッタ間電圧、Ｐｕｌｓｅ１１は第１ダイオード３０ａに入力される制御信号、Ｐｕｌｓｅ２２は第２ダイオード３０ｂに入力される制御信号を示している。また、図１４及び図１６における０からｔ１の間は、図１３及び図１５に破線で示す電流が流れる時間を示し、ｔ１〜ｔ２の間は、図１３及び図１５に一点鎖線で示す電流が流れる時間を示し、ｔ２〜ｔ３の間は、図１３及び図１５に二点鎖線で示す電流が流れる時間を示している。
先ず、図１３及び図１４に基づいて、第１ダイオード３０ａに印加される制御信号を説明する。第１ＩＧＢＴ７０ａがオフ状態であり、第２ＩＧＢＴ７０ｂがオン状態である場合、誘導性負荷９２に、破線で示す電流が流れる。すなわち、誘導性負荷９２と第２ＩＧＢＴ７０ｂを介して、電源からグランドに向かう電流が流れる。この場合、第１ダイオード３０ａに電流は流れない。第１ダイオード３０ａに電流が流れない場合、第１ダイオード３０ａに電力損失は生じないので、第１ダイオード３０ａに制御信号を入力する必要はない。しかしながら、本実施形態では、Ｌｏｗレベルの制御信号が入力される場合を示す。
誘導性負荷９２に、波線で示す電流が流れている状態で、第２ＩＧＢＴ７０ｂがオン状態からオフ状態となり、第１ＩＧＢＴ７０ａがオフ状態からオン状態となると、誘導性負荷９２に蓄積されたエネルギーによって、誘導性負荷９２に、一点鎖線で示す電流が流れる。すなわち、誘導性負荷９２から第１ダイオード３０ａに向かう電流が流れる。この場合、第１ダイオード３０ａに順電流が流れる。第１ダイオード３０ａに順電流が流れると、第１ダイオード３０ａに定常損失が生じる。本実施形態では、一点鎖線で示す電流が流れる間、第１ダイオード３０ａの制御電極４１にＬｏｗレベルの制御信号が入力されるようになっている。これによって、第１ダイオード３０ａの定常損失が低減される。
誘導性負荷９２に、一点鎖線で示す電流が流れている状態で、第１ＩＧＢＴ７０ａがオン状態からオフ状態となり、第２ＩＧＢＴ７０ｂがオフ状態からオン状態となると、誘導性負荷９２に蓄積されたエネルギーによって、誘導性負荷９２に、二点鎖線で示す電流が流れる。すなわち、誘導性負荷９２と第２ＩＧＢＴ７０ｂを介して、電源からグランドに向かう電流と、第１ダイオード３０ａと第２ＩＧＢＴ７０ｂを介して、電源からグランドに向かう電流が流れる。この場合、時間ｔ２において、第１ダイオード３０ａに逆電流が流れるとともにサージ電圧が印加される。第１ダイオード３０ａに逆電流が流れ、サージ電圧が印加されると、スイッチング損失が生じる。本実施形態では、図１４に示すように、第１ダイオード３０ａに逆電流が流れ、サージ電圧が生じるタイミングである時間ｔ２をまたいで、第１ダイオード３０ａの制御電極４１にＨｉｇｈレベルの制御信号が入力されるようになっている。これによって、第１ダイオード３０ａのスイッチング損失が低減される。なお、第１ダイオード３０ａと第２ＩＧＢＴ７０ｂを介して、電源からグランドに向かう電流は、所定時間が過ぎると消失するが、本実施形態では、上記した電流が消失するまで、第１ダイオード３０ａに、Ｈｉｇｈレベルの制御信号が入力されるようになっている。すなわち、第１ダイオード３０ａを流れる逆電流が消失し、サージ電圧が消失するまで、第１ダイオード３０ａに、Ｈｉｇｈレベルの制御信号が入力されるようになっている。
次に、図１５及び図１６に基づいて、第２ダイオード３０ｂに印加される制御信号を説明する。第１ＩＧＢＴ７０ａがオン状態であり、第２ＩＧＢＴ７０ｂがオフ状態である場合、誘導性負荷９２に、破線で示す電流が流れる。すなわち、第１ＩＧＢＴ７０ａを介して、電源Ｖｃｃから誘導性負荷９２に向かう電流が流れる。この場合、第２ダイオード３０ｂに電流は流れない。第２ダイオード３０ｂに電流が流れない場合、第２ダイオード３０ｂに電力損失は生じないので、第２ダイオード３０ｂに制御信号を入力する必要はない。しかしながら、本実施形態では、Ｌｏｗレベルの制御信号が入力される場合を示す。
誘導性負荷９２に、波線で示す電流が流れている状態で、第１ＩＧＢＴ７０ａがオン状態からオフ状態となり、第２ＩＧＢＴ７０ｂがオフ状態からオン状態となると、誘導性負荷９２に蓄積されたエネルギーによって、誘導性負荷９２に、一点鎖線で示す電流が流れる。すなわち、第２ダイオード３０ｂを介して、グランドから誘導性負荷９２に向かう電流が流れる。この場合、第２ダイオード３０ｂに順電流が流れる。第２ダイオード３０ｂに順電流が流れると、第２ダイオード３０ｂに定常損失が生じる。本実施形態では、一点鎖線で示す電流が流れる間、第２ダイオード３０ｂの制御電極４１にＬｏｗレベルの制御信号が入力されるようになっている。これによって、第２ダイオード３０ｂの定常損失が低減される。
誘導性負荷９２に、一点鎖線で示す電流が流れている状態で、第１ＩＧＢＴ７０ａがオフ状態からオン状態となり、第２ＩＧＢＴ７０ｂがオン状態からオフ状態となると、誘導性負荷９２に蓄積されたエネルギーによって、誘導性負荷９２に、二点鎖線で示す電流が流れる。すなわち、第１ＩＧＢＴ７０ａを介して、電源から誘導性負荷９２に向かう電流と、第１ＩＧＢＴ７０ａと第２ダイオード３０ｂを介して、電源からグランドに向かう電流とが流れる。この場合、時間ｔ２において、第２ダイオード３０ｂに逆電流が流れるとともに、逆電流の時間変化に比例するサージ電圧が印加される。第２ダイオード３０ｂに逆電流が流れ、サージ電圧が印加されると、スイッチング損失が生じる。本実施形態では、図１６に示すように、第２ダイオード３０ｂに逆電流が流れ、サージ電圧が生じるタイミングである時間ｔ２をまたいで、第２ダイオード３０ｂの制御電極４１にＨｉｇｈレベルの制御信号が入力されるようになっている。これによって、第２ダイオード３０ｂのスイッチング損失が低減される。なお、第１ＩＧＢＴ７０ａと第２ダイオード３０ｂを介して、電源からグランドに向かう電流は、所定時間が過ぎると消失するが、本実施形態では、上記した電流が消失するまで、第２ダイオード３０ｂに、Ｈｉｇｈレベルの制御信号が入力されるようになっている。すなわち、第２ダイオード３０ｂを流れる逆電流が消失し、サージ電圧が消失するまで、第２ダイオード３０ｂに、Ｈｉｇｈレベルの制御信号が入力されるようになっている。
なお、上記した各ダイオード３０ａ，３０ｂの制御電極４１に適した電圧レベルの制御信号を印加するタイミングは、各ＩＧＢＴ７０ａ，７０ｂに入力される駆動信号に基づいて決定される。図１４に示すように、第１ダイオード３０ａの制御電極４１にＨｉｇｈレベルの制御信号を入力するタイミングは、第１ＩＧＢＴ７０ａがオン状態からオフ状態となり、第２ＩＧＢＴ７０ｂがオフ状態からオン状態となる過渡期である。別の言葉で表現すれば、第１ＩＧＢＴ７０ａに入力される駆動信号がＨｉｇｈレベルからＬｏｗレベルに切り替わった後であり、第２ＩＧＢＴ７０ｂに入力される駆動信号がＬｏｗレベルからＨｉｇｈレベルに切り替わる前である。したがって、第１ダイオード３０ａの制御電極４１にＨｉｇｈレベルの制御信号を入力するタイミングを、第１ＩＧＢＴ７０ａに印加される駆動信号がＨｉｇｈレベルからＬｏｗレベルに立ち下がるタイミングに基づいて、決定することができる。また、図１６に示すように、第２ダイオード３０ｂの制御電極４１にＨｉｇｈレベルの制御信号を入力するタイミングは、第１ＩＧＢＴ７０ａに入力される駆動信号がＨｉｇｈレベルからＬｏｗレベルに切り替わった後であり、第２ＩＧＢＴ７０ｂに入力される駆動信号がＬｏｗレベルからＨｉｇｈレベルに切り替わる前である。したがって、第２ダイオード３０ｂにＨｉｇｈレベルの制御信号を入力するタイミングを、第２ＩＧＢＴ７０ｂに印加される駆動信号がＨｉｇｈレベルからＬｏｗレベルに立ち下がるタイミングに基づいて、決定することができる。
本実施形態に係る制御回路は、駆動信号の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに変化する時に動作する構成となっており、各ＩＧＢＴ７０ａ，７０ｂの駆動信号の電圧レベルを反転する反転部（図示略）と、該反転部の出力信号を所定時間遅延する遅延部（図示略）と、該遅延部の出力信号を所定時間出力するパルス幅調整部（図示略）と、を有する。
次に、本実施形態に係る半導体装置１００の作用効果を説明する。定常損失は、ダイオード３０に順電流が流れている時に生じ、第１半導体層１１への少数キャリアの注入量が多いほど低減する。スイッチング損失は、ダイオード３０に逆電流が流れている時に生じ、第１半導体層１１への少数キャリアの注入量（蓄積量）が少ないほど低減する。また、第１半導体層１１への少数キャリアの注入量は、制御電極４１に負の制御信号が入力されると増大し、制御電極４１に正の制御信号が入力されると減少する。これに対して、本実施形態では、ダイオード３０ａ，３０ｂに順電流が流れるタイミングにおいて制御電極４１に負の制御信号を入力し、ダイオード３０ａ，３０ｂに逆電流が流れる直前のタイミングにおいて制御電極４１に正の制御信号を入力している。これにより、順電流が流れているときに少数キャリアの注入量が増大され、逆電流が流れる直前において、第１半導体層１１に蓄積される少数キャリアの蓄積量が低減されるので、定常損失とスイッチング損失とが低減される。
なお、例えば図１２に示すハーフブリッジ回路において、駆動信号の周波数が所定値よりも高く、各ＩＧＢＴ７０ａ，７０ｂの開閉頻度が高い場合、各ダイオード３０ａ，３０ｂに逆電流が流れる回数も多くなるため、各ダイオード３０ａ，３０ｂの電力損失におけるスイッチング損失の割合が定常損失よりも高くなる。反対に、駆動信号の周波数が所定値よりも低く、各ＩＧＢＴ７０ａ，７０ｂの開閉頻度が低い場合、各ダイオード３０ａ，３０ｂに逆電流が流れる回数が少なくなるため、各ダイオード３０ａ，３０ｂの電力損失における定常損失の割合がスイッチング損失よりも高くなる。したがって、駆動信号の周波数が所定値よりも高い場合、制御電極４１に正の制御信号を常時入力することで、電力損失に占める割合が定常損失よりも高いスイッチング損失の増大を抑制して、電力損失の増大を抑制することができる。また、駆動信号の周波数が所定値よりも低い場合、制御電極４１に負の制御信号を常時入力することで、電力損失に占める割合がスイッチング損失よりも高い定常損失の増大を抑制して、電力損失の増大を抑制することができる。なお、上記した所定値は、電力損失におけるスイッチング損失と定常損失との割合が等しい場合の周波数を示しており、この場合、制御回路は、駆動信号の周波数が所定値よりも上か下かを判定する判定部を有する。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
各実施形態では、トレンチ４３が、奥行き方向と横方向とによって構成される平面に対してストライプ状となるように奥行き方向に延設された例を示した。しかしながら、トレンチ４３における奥行き方向と横方向とによって構成される平面に対する形状は上記例に限定されない。例えば、複数の環状のトレンチ４３が、メッシュ状に配置された形状を採用することができる。若しくは、制御電極４１の形成領域４１ａの中心位置を中心とする複数の環状のトレンチ４３が、入れ子状に配置された形状を採用することもできる。
各実施形態では、制御電極４１がトレンチ型である例を示した。しかしながら、制御電極４１の形状としては上記例に限定されず、例えばプレーナー型を採用することもできる。
第２実施形態では、温度センサ５０として、ＰＮ接合の順方向電圧の温度特性に基づいて温度を測定する構成を示した。しかしながら、温度センサ５０としては上記例に限定されず、例えば、サーミスタなどを採用することもできる。
第３実施形態では、半導体基板１０にＩＧＢＴ７０が形成された例を示した。しかしながら、駆動信号によって開閉制御されるスイッチング素子としては、上記したＩＧＢＴ７０に限らず、例えばＭＯＳＦＥＴを採用することもできる。この場合、図８，１１，１２に示した第６半導体層１８がＮ導電型となる。
第４実施形態では、２つの半導体装置１００ａ，１００ｂによって構成されるハーフブリッジ回路の駆動を制御する回路について、図示しなかった。しかしながら、第４実施形態で示したハーフブリッジ回路を制御する回路としては、例えば、図１７に示す制御回路６０を採用することができる。
以下、制御回路６０の構成と、その駆動とを、図１７〜図２０に基づいて説明する。図１７は、制御回路を説明するための回路図である。図１８は、制御回路を流れる制御信号を説明するためのタイミングチャートである。図１９は、第１ダイオードに印加される制御信号を説明するためのタイミングチャートである。図２０は、第２ダイオードに印加される制御信号を説明するためのタイミングチャートである。
なお、図１７においては、第１ダイオード３０ａの制御パッドを横棒で図示すると共に、符号４２ａで示し、第２ダイオード３０ｂの制御パッドを横棒で図示すると共に、符号４２ｂで示す。また、説明を簡素化するために、図１７では、第１ＩＧＢＴ７０ａに駆動信号を入力する生成部を省略している。
制御回路６０は、要部として、一定周期で電圧レベルが切り替わるパルス状の駆動信号を生成する生成部６１と、駆動信号を所定時間遅らせる若しくは所定時間早める時間調整部６２と、時間調整部６２によって時間が調整された駆動信号の極性を反転するＮＯＴゲート６３と、駆動信号とＮＯＴゲート６３の出力信号とが入力されるＡＮＤゲート６４と、を有する。このＡＮＤゲート６４の出力信号が、制御信号として、各ダイオード３０ａ，３０ｂの制御パッド４２ａ，４２ｂに入力される。
時間調整部６２は、第２ＩＧＢＴ７０ｂに入力される駆動信号を所定時間遅らせる第１時間調整部６２ａと、第２ＩＧＢＴ７０ａに入力される駆動信号を所定時間早める第２時間調整部６２ｂと、を有する。ＮＯＴゲート６３は、第１時間調整部６２ａによって時間が遅らせられた駆動信号の極性を反転する第１ＮＯＴゲート６３ａと、第２時間調整部６２ｂによって時間が早められた駆動信号の極性を反転する第２ＮＯＴゲート６３ｂと、を有する。ＡＮＤゲート６４は、駆動信号と第１ＮＯＴゲート６３ａの出力信号とが入力される第１ＡＮＤゲート６４ａと、駆動信号と第２ＮＯＴゲート６３ｂの出力信号とが入力される第２ＡＮＤゲート６４ｂと、を有する。第１ＡＮＤゲート６４ａの出力信号が、第１ダイオード３０ａの制御信号として、制御パッド４２ａに入力され、第２ＡＮＤゲート６４ｂの出力信号が、第２ダイオード３０ｂの制御信号として、制御パッド４２ｂに入力される。
図１７に示すように、生成部６１と第２ＩＧＢＴ７０ｂ、生成部６１と第１ＡＮＤゲート６４ａの一方の入力端子、及び生成部６１と第２ＡＮＤゲート６４ｂの一方の入力端子それぞれが、バッファ６５と抵抗６６とを介して電気的に接続されている。また、生成部６１と第１ＡＮＤゲート６４ａの他方の入力端子が、バッファ６５と、第１時間調整部６２ａと、第１ＮＯＴゲート６３ａとを介して電気的に接続され、生成部６１と第２ＡＮＤゲート６４ｂの他方の入力端子が、バッファ６５と、第２時間調整部６２ｂと、第２ＮＯＴゲート６３ｂとを介して電気的に接続されている。そして、第１ＡＮＤゲート６４ａの出力端子と第１ダイオード３０ａの制御パッド４２ａとが電気的に接続され、第２ＡＮＤゲート６４ｂの出力端子と第２ダイオード３０ｂの制御パッド４２ｂとが電気的に接続されている。
ところで、第２ＩＧＢＴ７０ｂはゲート容量を有しており、第２ＩＧＢＴ７０ｂは、バッファ６５と抵抗６６とを介して生成部６１と電気的に接続されている。これによれば、第２ＩＧＢＴ７０ｂに入力される駆動信号は、生成部６１から出力された直後の駆動信号と比べて、第２ＩＧＢＴ７０ｂのゲート容量と抵抗６６とによって決定される時定数分、遅れることとなる。この遅れた駆動信号が、第２ＩＧＢＴ７０ｂと、第１ＡＮＤゲート６４ａ及び第２ＡＮＤゲート６４ｂそれぞれの一方の入力端子とに入力される。
上記した第１時間調整部６２ａは、抵抗６６と抵抗値が同一の第１抵抗６７ａと、第２ＩＧＢＴ７０ｂのゲート容量よりも、静電容量が大きい第１コンデンサ６８ａと、から成る。第２時間調整部６２ｂは、抵抗６６と抵抗値が同一の第２抵抗６７ｂと、第２ＩＧＢＴ７０ｂのゲート容量よりも、静電容量が小さい第２コンデンサ６８ｂと、から成る。
図１７に示すように、生成部６１と、第１ＮＯＴゲート６３ａとは、バッファ６５と第１時間調整部６２ａとを介して電気的に接続されている。これによれば、第１ＮＯＴゲート６３ａに入力される駆動信号は、生成部６１から出力された直後の駆動信号と比べて、第１コンデンサ６８ａと第１抵抗６７ａとによって決定される時定数分、遅れることとなる。
また、図１７に示すように、生成部６１と、第２ＮＯＴゲート６３ｂとは、バッファ６５と第２時間調整部６２ｂとを介して電気的に接続されている。これによれば、第２ＮＯＴゲート６３ｂに入力される駆動信号は、生成部６１から出力された直後の駆動信号と比べて、第２コンデンサ６８ｂと第２抵抗６７ｂとによって決定される時定数分、遅れることとなる。以上、示したように、遅れ分は時定数で決まる。したがって、容量を大きくする替りに抵抗を大きくすることで、同じ効果を奏することもできる。本発明では容量に着目して説明している。
上記したように、第１コンデンサ６８ａは、第２ＩＧＢＴ７０ｂのゲート容量よりも、静電容量が大きく、第２コンデンサ６８ｂは、第２ＩＧＢＴ７０ｂのゲート容量よりも、静電容量が小さくなっている。これによれば、第１ＮＯＴゲート６３ａに入力される駆動信号は、第２ＩＧＢＴ７０ｂに入力される駆動信号と比べて、ゲート容量と第１コンデンサ６８ａとの静電容量差分、遅れることとなる。また、第２ＮＯＴゲート６３ｂに入力される駆動信号は、第２ＩＧＢＴ７０ｂに入力される駆動信号と比べて、ゲート容量と第２コンデンサ６８ｂとの静電容量差分、早まることとなる。
この結果、第１ＡＮＤゲート６４ａの他方の入力端子に、第２ＩＧＢＴ７０ｂに入力される駆動信号（第１ＡＮＤゲート６４ａの一方の入力端子に入力される駆動信号）と比べて静電容量差分遅れ、且つ第１ＮＯＴゲート６３ａによって極性が反転された駆動信号が入力される。また、第２ＡＮＤゲート６４ｂの他方の入力端子に、第２ＩＧＢＴ７０ｂに入力される駆動信号（第２ＡＮＤゲート６４ｂの一方の入力端子に入力される駆動信号）と比べて静電容量差分早められ、且つ第２ＮＯＴゲート６３ｂによって極性が反転された駆動信号が入力される。
図１８〜図２０に、上記した各駆動信号と、ＡＮＤゲート６４ａ，６４ｂそれぞれの出力信号（ダイオード３０ａ，３０ｂそれぞれに入力される制御信号）とを示す。図１８〜図２０の横軸は時間、縦軸は、任意の値を示している。そして、Ｐｕｌｓｅ１は、第１ＩＧＢＴ７０ａに入力される駆動信号を示し、Ｐｕｌｓｅ２は、第２ＩＧＢＴ７０ｂ、第１ＡＮＤゲート６４ａ及び第２ＡＮＤゲート６４ｂそれぞれの一方の入力端子に入力される駆動信号を示している。また、Ｐｕｌｓｅ３は、第１ＡＮＤゲート６４ａの他方の入力端子に入力される駆動信号を示し、Ｐｕｌｓｅ４は、第２ＡＮＤゲート６４ｂの他方の入力端子に入力される駆動信号を示している。最後に、Ｐｕｌｓｅ２３は、第１ＡＮＤゲート６４ａから出力される信号、すなわち、第１ダイオード３０ａの制御パッド４２ａに入力される制御信号を示し、Ｐｕｌｓｅ２４は、第２ＡＮＤゲート６４ｂから出力される信号、すなわち、第２ダイオード３０ｂの制御パッド４２ｂに入力される制御信号を示している。なお、Ｐｕｌｓｅ２３は、図１４に示すＰｕｌｓｅ１１に対応し、Ｐｕｌｓｅ２４は、図１６に示すＰｕｌｓｅ２２に対応している。
また、図１８及び図１９に示す時間ｔ４は、ゲート容量と第１コンデンサ６８ａとの静電容量差分、Ｐｕｌｓｅ３が、Ｐｕｌｓｅ２よりも遅くなる時間を示している。そして、図１８及び図２０に示す時間ｔ５は、ゲート容量と第２コンデンサ６８ｂとの静電容量差分、Ｐｕｌｓｅ４が、Ｐｕｌｓｅ２よりも早くなる時間を示している。この時間ｔ４，ｔ５それぞれは、コンデンサ６８ａ，６８ｂそれぞれの静電容量を調整することで、調整することができる。本実施形態では、時間ｔ４と時間ｔ５とが等しくなっており、図１９に示すように、時間ｔ４は、第２ＩＧＢＴ７０ｂにチャネルが形成され、コレクタ電流が流れ始める時間をまたいでいる。
図１８及び図１９に示すように、Ｐｕｌｓｅ２とＰｕｌｓｅ３それぞれの電圧レベルが共にＨｉｇｈレベルの時のみに、Ｐｕｌｓｅ２３の電圧レベルがＨｉｇｈレベルとなっている。また、図１８及び図２０に示すように、Ｐｕｌｓｅ２とＰｕｌｓｅ４それぞれの電圧レベルが共にＨｉｇｈレベルの時のみに、Ｐｕｌｓｅ２４の電圧レベルがＨｉｇｈレベルとなっている。
Ｐｕｌｓｅ２３の電圧レベルがＨｉｇｈレベルとなるのは、Ｐｕｌｓｅ２の電圧レベルがＬｏｗレベルからＨｉｇｈレベルに立ち上がる時であり、そのＨｉｇｈレベルの制御信号が出力されるタイミングは、第１ＩＧＢＴ７０ａがオフ状態であり、第２ＩＧＢＴ７０ｂがオフ状態からオン状態に切り替わる過渡期の始めである。第４実施形態で説明したように、誘導性負荷９２にエネルギーが蓄えられ、図１３に一点差線で示す電流が流れている状態で、第２ＩＧＢＴ７０ｂがオフ状態からオン状態に切り替わると、図１３に二点差線で示す電流が流れ、第１ダイオード３０ａに逆電流が流れる。これに対して、本変形例では、第２ＩＧＢＴ７０ｂがオフ状態からオン状態に切り替わる過渡期の始めに、Ｈｉｇｈレベルの制御信号が第１ダイオード３０ａに入力される。このように、第１ダイオード３０ａに逆電流が流れる前と、流れている最中に、Ｈｉｇｈレベルの制御信号が第１ダイオード３０ａに入力されるので、第１ダイオード３０ａのスイッチング損失が低減される。
なお、図１９に示すように、第２ＩＧＢＴ７０ｂがオフ状態からオン状態に切り替わる過渡期以外の期間では、Ｐｕｌｓｅ２３の電圧レベルが、Ｌｏｗレベルとなっている。上記した期間には、第１ダイオード３０ａに順電流が流れる期間が含まれるので、第１ダイオード３０ａに順電流が流れている時に、第１ダイオード３０ａの制御パッド４２ａにＬｏｗレベルの制御信号が入力されることとなる。これにより、第１ダイオード３０ａの第１半導体層１１への小数キャリアの注入量が増大され、第１ダイオード３０ａの定常損失が低減される。
Ｐｕｌｓｅ２４の電圧レベルがＨｉｇｈレベルとなるのは、Ｐｕｌｓｅ２の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに立ち下がる時よりも所定時間ｔ５前の時であり、そのＨｉｇｈレベルの制御信号が出力されるタイミングは、第２ＩＧＢＴ７０ａがオン状態であり、第１ＩＧＢＴ７０ａがオフ状態からオン状態に切り替わる過渡期の前である。第４実施形態で説明したように、誘導性負荷９２にエネルギーが蓄えられ、図１５に一点差線で示す電流が流れている状態で、第１ＩＧＢＴ７０ａがオフ状態からオン状態に切り替わると、図１５に二点差線で示す電流が流れ、第２ダイオード３０ｂに逆電流が流れる。これに対して、本変形例では、第１ＩＧＢＴ７０ａがオフ状態からオン状態に切り替わる過渡期の前に、Ｈｉｇｈレベルの制御信号が第２ダイオード３０ｂに入力される。このように、第２ダイオード３０ｂに逆電流が流れる前に、Ｈｉｇｈレベルの制御信号が第２ダイオード３０ｂに入力されるので、第２ダイオード３０ｂのスイッチング損失が低減される。
なお、図２０に示すように、第１ＩＧＢＴ７０ａがオフ状態からオン状態に切り替わる過渡期の前以外の期間では、Ｐｕｌｓｅ２４の電圧レベルが、Ｌｏｗレベルとなっている。上記した期間には、第２ダイオード３０ｂに順電流が流れる期間が含まれるので、第２ダイオード３０ｂに順電流が流れている時に、第２ダイオード３０ｂの制御パッド４２ｂにＬｏｗレベルの制御信号が入力されることとなる。これにより、第２ダイオード３０ｂの第１半導体層１１への小数キャリアの注入量が増大され、第２ダイオード３０ｂの定常損失が低減される。
上記変形例では、第２ＩＧＢＴ７０ｂに駆動信号を入力する生成部６１の駆動信号に基づいて、制御信号を生成する制御回路６０を示した。しかしながら、例えば、図２１に示すように、第１ＩＧＢＴ７０ａに駆動信号を入力する生成部６９の駆動信号に基づいて、制御信号を生成する制御回路６０を採用することもできる。更に、図２２に示すように、第１ＩＧＢＴ７０ａに駆動信号を入力する生成部６１の駆動信号と、第２ＩＧＢＴ７０ｂに駆動信号を入力する生成部６９の駆動信号とに基づいて、制御信号を生成する制御回路６０を採用することもできる。図２１及び図２２は、制御回路の変形例を示す回路図である。図２１では、説明を簡素化するために、生成部６１を省略している。
なお、図２２に示す変形例においては、コンデンサ６８ａ，６８ｂそれぞれの静電容量が、ＩＧＢＴ７０ａ，７０ｂそれぞれのゲート容量よりも大きい、若しくは、小さい関係となっている。コンデンサ６８ａ，６８ｂそれぞれの静電容量が、ＩＧＢＴ７０ａ，７０ｂそれぞれのゲート容量よりも大きい場合、第２ＩＧＢＴ７０ｂがオフ状態からオン状態に切り替わる過渡期の始めに、Ｈｉｇｈレベルの制御信号が第１ダイオード３０ａに入力され、第１ＩＧＢＴ７０ａがオフ状態からオン状態に切り替わる過渡期の始めに、Ｈｉｇｈレベルの制御信号が第２ダイオード３０ｂに入力される。また、コンデンサ６８ａ，６８ｂそれぞれの静電容量が、ＩＧＢＴ７０ａ，７０ｂそれぞれのゲート容量よりも小さい場合、第２ＩＧＢＴ７０ｂがオフ状態からオン状態に切り替わる過渡期の前に、Ｈｉｇｈレベルの制御信号が第１ダイオード３０ａに入力され、第１ＩＧＢＴ７０ａがオフ状態からオン状態に切り替わる過渡期の前に、Ｈｉｇｈレベルの制御信号が第２ダイオード３０ｂに入力される。
１０・・・半導体基板
２０・・・第１電極
２１・・・第２電極
３０・・・ダイオード
４０・・・制御部
４１・・・制御電極
４２・・・制御パッド
５０・・・温度センサ
６０・・・制御回路
７０・・・ＩＧＢＴ
９２・・・誘導性負荷
１００・・・半導体装置

Claims (15)

  1. 第１導電型の第１半導体層、及び該第１半導体層における一方の主面側の表層に形成された少なくとも１つの第２導電型の第２半導体層を有する半導体基板と、前記第１半導体層における他方の主面に形成された第１電極と、前記第１半導体層における一方の主面に形成された第２電極と、を備え、前記第１電極と前記第２電極との間に電流が流れるダイオードを有する半導体装置であって、
    前記第１半導体層における一方の主面側に、前記第１半導体層に流入するキャリアの注入量を制御する制御信号を入力するための制御パッドと、該制御パッドと電気的に接続された制御電極と、該制御電極と前記第２電極、及び前記制御電極と前記半導体基板を絶縁する絶縁部材と、が形成されていることを特徴とする半導体装置。
  2. 前記半導体基板の温度を測定する温度センサを有し、
    前記制御信号の極性と振幅とは、前記温度センサの出力信号に基づいて決定されることを特徴とする請求項１に記載の半導体装置。
  3. 前記ダイオードは、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子と直列に接続されており、
    前記制御信号の極性と振幅とは、前記駆動信号の周波数に基づいて決定されることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記ダイオードは、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子と直列に接続されており、
    前記制御信号の極性は、前記ダイオードに順電流が流れるタイミング、及び前記ダイオードに流れる電流が、順電流から逆電流に切り替わるタイミングに基づいて決定されることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  5. 前記ダイオードは、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子と直列に接続されており、
    前記駆動信号を生成する駆動信号生成部と、
    前記駆動信号を所定時間遅らせる若しくは所定時間早める時間調整部と、
    該時間調整部によって時間が調整された駆動信号の極性を反転するＮＯＴゲートと、
    前記駆動信号と、前記ＮＯＴゲートの出力信号とが入力されるＡＮＤゲートと、を有し、
    前記制御信号は、前記ＡＮＤゲートの出力信号であることを特徴とする請求項１に記載の半導体装置。
  6. 前記スイッチング素子は、電源側に設けられた第１スイッチング素子と、グランド側に設けられ、電源とグランドとの間で、前記第１スイッチング素子と直列に接続された第２スイッチング素子と、を有し、
    前記ダイオードは、前記第１スイッチング素子と逆並列に接続された第１ダイオードと、前記第２スイッチング素子と逆並列に接続された第２ダイオードと、を有し、
    前記スイッチング素子と前記ダイオードとによって、前記第１スイッチング素子と前記第２スイッチング素子との相互接続点に接続された誘導性負荷に交流信号を印加するインバータ回路の少なくとも一部が構成されており、
    前記時間調整部は、前記第１スイッチング素子若しくは前記第２スイッチング素子に入力される駆動信号を所定時間遅らせる第１時間調整部と、前記第１スイッチング素子若しくは前記第２スイッチング素子に入力される駆動信号を所定時間早める第２時間調整部と、を有し、
    前記ＮＯＴゲートは、前記第１時間調整部によって時間が遅らせられた駆動信号の極性を反転する第１ＮＯＴゲートと、前記第２時間調整部によって時間が早められた駆動信号の極性を反転する第２ＮＯＴゲートと、を有し、
    前記ＡＮＤゲートは、前記駆動信号と前記第１ＮＯＴゲートの出力信号とが入力される第１ＡＮＤゲートと、前記駆動信号と前記第２ＮＯＴゲートの出力信号とが入力される第２ＡＮＤゲートと、を有し、
    前記第１ダイオードの制御パッドに入力される制御信号が、前記第１ＡＮＤゲートの出力信号であり、前記第２ダイオードの制御パッドに入力される制御信号が、前記第２ＡＮＤゲートの出力信号であることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１時間調整部は、第１抵抗と、前記第１スイッチング素子若しくは前記第２スイッチング素子のゲート容量よりも、静電容量が大きい第１コンデンサと、を有し、
    前記第２時間調整部は、第２抵抗と、前記第１スイッチング素子若しくは前記第２スイッチング素子のゲート容量よりも、静電容量が小さい第２コンデンサと、を有することを特徴とする請求項６に記載の半導体装置。
  8. 前記スイッチング素子は、電源側に設けられた第１スイッチング素子と、グランド側に設けられ、電源とグランドとの間で、前記第１スイッチング素子と直列に接続された第２スイッチング素子と、を有し、
    前記ダイオードは、前記第１スイッチング素子と逆並列に接続された第１ダイオードと、前記第２スイッチング素子と逆並列に接続された第２ダイオードと、を有し、
    前記スイッチング素子と前記ダイオードとによって、前記第１スイッチング素子と前記第２スイッチング素子との相互接続点に接続された誘導性負荷に交流信号を印加するインバータ回路の少なくとも一部が構成されており、
    前記駆動信号生成部は、前記第１スイッチング素子に第１駆動信号を入力する第１駆動信号生成部と、前記第１駆動信号とは極性が反転された、前記第２スイッチング素子に第２駆動信号を入力する第２駆動信号生成部と、を有し、
    前記時間調整部は、前記第１駆動信号を所定時間遅らせる第１時間調整部と、前記第２駆動信号を所定時間遅らせる第２時間調整部と、を有し、
    前記ＮＯＴゲートは、前記第１時間調整部によって時間が遅らせられた第１駆動信号の極性を反転する第１ＮＯＴゲートと、前記第２時間調整部によって時間が遅らせられた第２駆動信号の極性を反転する第２ＮＯＴゲートと、を有し、
    前記ＡＮＤゲートは、前記駆動信号と前記第１ＮＯＴゲートの出力信号とが入力される第１ＡＮＤゲートと、前記駆動信号と前記第２ＮＯＴゲートの出力信号とが入力される第２ＡＮＤゲートと、を有し、
    前記第１ダイオードの制御パッドに入力される制御信号が、前記第１ＡＮＤゲートの出力信号であり、前記第２ダイオードの制御パッドに入力される制御信号が、前記第２ＡＮＤゲートの出力信号であることを特徴とする請求項５に記載の半導体装置。
  9. 前記第１時間調整部は、第１抵抗と、前記第２スイッチング素子のゲート容量よりも、静電容量が大きい第１コンデンサと、を有し、
    前記第２時間調整部は、第２抵抗と、前記第２スイッチング素子のゲート容量よりも、静電容量が大きい第２コンデンサと、を有することを特徴とする請求項８に記載の半導体装置。
  10. 前記スイッチング素子は、電源側に設けられた第１スイッチング素子と、グランド側に設けられ、電源とグランドとの間で、前記第１スイッチング素子と直列に接続された第２スイッチング素子と、を有し、
    前記ダイオードは、前記第１スイッチング素子と逆並列に接続された第１ダイオードと、前記第２スイッチング素子と逆並列に接続された第２ダイオードと、を有し、
    前記スイッチング素子と前記ダイオードとによって、前記第１スイッチング素子と前記第２スイッチング素子との相互接続点に接続された誘導性負荷に交流信号を印加するインバータ回路の少なくとも一部が構成されており、
    前記駆動信号生成部は、前記第１スイッチング素子に第１駆動信号を入力する第１駆動信号生成部と、前記第１駆動信号とは極性が反転された、前記第２スイッチング素子に第２駆動信号を入力する第２駆動信号生成部と、を有し、
    前記時間調整部は、前記第１駆動信号を所定時間早める第１時間調整部と、前記第２駆動信号を所定時間早める第２時間調整部と、を有し、
    前記ＮＯＴゲートは、前記第１時間調整部によって時間が早められた第１駆動信号の極性を反転する第１ＮＯＴゲートと、前記第２時間調整部によって時間が早められた第２駆動信号の極性を反転する第２ＮＯＴゲートと、を有し、
    前記ＡＮＤゲートは、前記駆動信号と前記第１ＮＯＴゲートの出力信号とが入力される第１ＡＮＤゲートと、前記駆動信号と前記第２ＮＯＴゲートの出力信号とが入力される第２ＡＮＤゲートと、を有し、
    前記第１ダイオードの制御パッドに入力される制御信号が、前記第１ＡＮＤゲートの出力信号であり、前記第２ダイオードの制御パッドに入力される制御信号が、前記第２ＡＮＤゲートの出力信号であることを特徴とする請求項５に記載の半導体装置。
  11. 前記第１時間調整部は、第１抵抗と、前記第２スイッチング素子のゲート容量よりも、静電容量が小さい第１コンデンサと、を有し、
    前記第２時間調整部は、第２抵抗と、前記第２スイッチング素子のゲート容量よりも、静電容量が小さい第２コンデンサと、を有することを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２電極と前記制御パッドとは、絶縁膜を介して隣接しており、
    前記制御電極は、前記絶縁部材を介して、前記第２電極と前記第１半導体層の一方の主面との間に複数形成されており、
    前記制御電極の形成密度は、前記制御電極が形成された形成領域の中心から端に向かうに従って、密となっていることを特徴とする請求項１〜１１いずれか１項に記載の半導体装置。
  13. 前記第２電極と前記制御パッドとは、絶縁膜を介して隣接しており、
    前記制御電極は、前記絶縁部材を介して、前記第２電極と前記第１半導体層の一方の主面との間に複数形成されており、
    前記制御電極の形成密度は、前記制御電極が形成された形成領域の中心から端に向かうに従って、粗となっていることを特徴とする請求項１〜１１いずれか１項に記載の半導体装置。
  14. 前記半導体基板は、前記ダイオードが形成された第１形成領域と、電圧レベルが切り替わる駆動信号によって開閉制御されるスイッチング素子が形成された第２形成領域と、に区画されており、
    前記第２形成領域における前記第２半導体層内に、第１導電型の第３半導体層と、該第３半導体層と前記第２半導体層との間に前記駆動信号を印加するためのゲート電極と、が形成されており、
    前記第１形成領域と前記第２形成領域とは隣接していることを特徴とする請求項１〜１３いずれか１項に記載の半導体装置。
  15. 前記第１半導体層の一方の主面側にトレンチが形成され、
    該トレンチを構成する内壁面は、第１絶縁膜によって被覆され、
    該第１絶縁膜によって構成された凹部は、導電部材によって充填され、
    前記凹部の開口部の一部は、第２絶縁膜によって閉塞されており、
    前記絶縁部材は、前記第１絶縁膜と前記第２絶縁膜とによって形成され、
    前記制御電極は、前記導電部材によって形成されていることを特徴とする請求項１〜１４いずれか１項に記載の半導体装置。
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