JP2009010344A - 半導体集積回路 - Google Patents

Abstract

【課題】内部回路に対して好適な電源電圧を供給する半導体集積回路を提供。
【解決手段】半導体集積回路10は、本回路10のチップ上の複数の箇所にプロセスモニタ回路16〜24を配置して、それぞれの配置におけるモニタデータを検出し、電源電圧供給回路14が、これらのモニタデータに応じた電源電圧102を生成して、この電源電圧102を本回路10の内部回路群12に供給することにより、チップ間で製造プロセスの出来具合やチップ内温度が異なってチップ間ばらつきが生じた場合に、チップごとに適切な電源電圧を供給し、さらに、チップ内ばらつきが生じた場合でも、チップ面積を増大せずにチップ内の各位置に適切な電源電圧を供給することができる。
【選択図】図１

Description

本発明は、内部回路に対して好適な電源電圧を供給する半導体集積回路に関するものである。

従来から、半導体集積回路は、複数のロジック回路を配置して構成され、これらのロジック回路のうち、中央処理装置（Central Processing Unit：CPU）は、高速処理および消費電力低減を要求されている。このような半導体集積回路では、半導体製造プロセス、すなわちウエハプロセスにおいて、チップにおけるトランジスタ素子や配線などが、異なるチップ間で完全に均一に製造されず、すなわちチップ間ばらつきが生じることがある。

このようなプロセスばらつきの影響でドレインソース電流値が小さく仕上がった場合、中央処理装置の処理速度は遅くなる。処理速度が遅くなるのを防ぐためには、ドレインソース電流値が大きくなるように、高い電圧を供給すればよい。他方、ドレインソース電流値が大きく仕上がった場合、中央処理装置の消費電力が大きくなる。消費電力を低減するためには、低い電圧を供給すればよい。

たとえば、非特許文献１においては、通常のチップである半導体集積回路は、ロジック回路群、プロセスモニタ回路（プロセスセンサ）およびトリミング論理生成回路（製造バラつき最適電圧変換回路など）を搭載し、プロセスモニタ回路を起動してプロセスばらつきに応じて製造プロセスが異なるチップごとに最適な電圧を算出し、その電圧を電源電位発生回路で発生できるように数ビットの信号trmを生成するので、電源電位発生回路は、この信号trmに応じた内部発生電源電圧を生成してロジック回路群に供給することができる。

また、特許文献１に記載の電源電圧供給装置では、遅延時間測定部が、半導体装置に備わる遅延回路に対して所定のパルスを送り、またそのパルスの応答信号を受けて、この応答信号に応じて半導体装置の遅延時間を測定し、その測定結果に応じて電源電圧制御部を制御して、半導体装置に供給する電源電圧を決定することができる。
特開平8-136621号 日経エレクトロニクス2006年7月17日号（no.930）（日経BP社）第59頁

また、半導体集積回路のウエハプロセスでは、異なるチップ間のみならず１つのチップ内においても、プロセスばらつきの影響でトランジスタ素子が均一に製造されず、すなわちチップ内ばらつきが生じることもある。近年では、チップのさらなる微細化が進むために、このようなチップ内ばらつきが、回路に及ぼす影響が大きくなっている。

これらのチップ間およびチップ内ばらつきは、たとえば、フォトリソグラフィー工程におけるマスク合わせずれや、成膜工程や平坦化工程における膜厚制御のずれなどのさまざまな要素に起因して生じる。

しかしながら、従来の半導体集積回路では、遅延測定箇所を１つしか有することができないので、チップ内ばらつきが生じて、そのチップ内の各回路に供給すべき電源電圧に差異が生じた場合でも、そのずれを補正することはできない。

また、従来のプロセスモニタ回路は、モニタデータ検出、シリアル信号処理およびトリミング論理生成などの多くの機能を有して、比較的大きな回路となっているので、遅延測定箇所を複数配置すると、この大きなプロセスモニタ回路が複数必要となり、伝送するトリミング論理の配線数が増加し、チップ面積の増加を招くことになる。

さらに、電源電圧発生回路において、トリミング論理ごとに電圧を切り替える場合、発生電圧ごとの補正手法が必要になるので、この補正用の端子などの機器が増加し、チップ面積が増加してしまう。

本発明は、このような従来技術の欠点を解消し、チップ内ばらつきが生じても、チップ面積を増大せずに好適な電源電圧を供給することができる半導体集積回路を提供することを目的とする。

本発明は上述の課題を解決するために、１つ以上の内部回路に電源電圧を供給する電源電圧供給手段を含む半導体集積回路は、この回路上の複数の箇所に配置されて、この電源電圧に応じて動作して、各配置に関するモニタデータを検出する複数のプロセスモニタ手段を含み、この電源電圧供給手段は、複数のこのモニタデータに応じたこの電源電圧を生成して、この内部回路に供給することを特徴とする。

本発明の半導体集積回路によれば、本回路のチップ上に複数のプロセスモニタ回路を配置して、それぞれの配置に関してモニタデータを検出し、電源電圧供給回路が、これらのモニタデータに応じた電源電圧を生成して、この電源電圧を本回路の内部回路群に供給することにより、チップ間で製造プロセスの出来具合やチップ内温度が異なってチップ間ばらつきが生じた場合に、チップごとに適切な電源電圧を供給し、さらに、チップ内ばらつきが生じた場合でも、チップ面積を増大せずにチップ内の各位置に適切な電源電圧を供給することができる。

また、本発明の半導体集積回路は、複数のプロセスモニタ回路で検出したモニタデータをシリアル転送してシリアル信号処理するので、測定箇所が多い場合において、モニタデータ送信に用いる配線を少なくし、内部回路群におけるパターンの増加を最小限にすることができる。

さらに、本発明の半導体集積回路は、複数のプロセスモニタ回路で検出したモニタデータを、直接、トリミング論理生成回路に送信するので、配線の占有率が小さい場合に、シリアル信号処理を省略することができる。

また、本発明の半導体集積回路は、複数のプロセスモニタ回路が、それぞれ、モニタデータ比較回路を有して、後方のモニタ回路によるモニタデータと比較することにより、目的に応じたモニタデータのみをシリアル転送することができるので、シリアル信号処理を省略しつつ、モニタデータ送信に用いる配線を少なくすることができる。

このように、本発明の半導体集積回路は、複数のプロセスモニタ回路を有することにより、製造プロセスの状況に合わせて電源電圧を決定して、低消費電力および高速動作を実現することができる。

次に添付図面を参照して、本発明による半導体集積回路の実施例を詳細に説明する。たとえば、半導体集積回路10は、図１に示すように、１つ以上の内部回路を有する内部回路群12に対して電源電圧供給回路14が電源電圧を供給するもので、本実施例ではとくに、内部回路群12の中に複数のプロセスモニタ回路16〜24を配置し、シリアル信号処理回路26が、これらのモニタ回路で得られたデータを収集し、トリミング論理生成回路28が、これらのデータに基づいて、供給回路14で供給すべき電圧を決定する。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。

本回路10は、１チップ上に１つ以上のロジック（論理）回路などの内部回路を備えて構成されるもので、たとえば中央処理装置（Central Processing Unit：CPU）などの内部回路を含む。本実施例では、これらの内部回路の集合を内部回路群12として示している。

電源電圧供給回路14は、内部回路群12における各回路に対して電源電圧102を出力するもので、トリミング論理生成回路28からのトリミング論理信号104に応じて電源電圧102を変化させることができる。この供給回路14は、たとえば、生成回路28から論理信号104として３ビットのトリミング論理trim[2:0]を入力し、図示しない外部電源から入力される外部電源電圧を降圧して、この論理信号104に応じて本回路10の内部電源電圧102に変化させて発生させる。

プロセスモニタ回路16〜24は、本回路10上、すなわちチップ上のさまざまな位置に配置され、その配置ごとに異なるデータ、すなわち各配置のモニタデータを検出するもので、たとえば、電源電圧供給回路14から供給される電源電圧102に応じて動作して、この電圧102に応じたモニタデータを検出する。

本回路10では、実際には多数のプロセスモニタ回路を配置することができるが、図１では複雑化を避けるため、少数のモニタ回路16〜24しか図示せず、５箇所でモニタデータを収集する。

たとえば、プロセスモニタ回路16〜24は、内部回路群12の中に散在するように配置される。１つのチップ内において、チップ周縁部における内部回路は他の回路と隣接しない場合があるが、チップ中心部における内部回路は他の回路に囲まれる場合が多いので、チップ上の中心部と周縁部とでトランジスタなどの内部回路の動作の質に違いが生じる場合がある。モニタ回路16〜24は、チップ上の中心部および周縁部に少なくとも１つずつ配置されることにより、中心部と周縁部とで内部回路の動作の質に違いが生じる場合に対応してプロセスの動向を知ることができる。また、これらのモニタ回路16〜24は、内部回路群12からなる全表面領域を複数の領域に分けたとき、これらの複数の領域ごとに１つずつ配置されてもよい。さらに、モニタ回路16〜24は、内部回路群12の各回路のうち、とくに処理が集中する回路の近辺に配置されてもよい。

本実施例において、プロセスモニタ回路16〜24は、シリアル転送路を介してシリアル信号処理回路26と接続し、観測したモニタ結果をこの処理回路26に伝送する。

モニタ回路16、18、20、22および24は、図１では、順次、２回路間で転送路106、108、110および112を介して接続されて一連のシリアル転送回路を構成する。

このようなシリアル転送回路の一端のモニタ回路16は、転送路114を介して処理回路26からシリアルデータを受信し、さらにモニタ回路18、20、22および24がそれぞれ転送路106、108、110および112を介して順次、シリアルデータを受信する。

また、モニタ回路16、18、20および22は、検出したモニタデータを、それぞれ転送路106、108、110および112を介して順次、シリアルデータとして送信し、他端のモニタ回路24は、検出したモニタデータを、転送路116を介してシリアルデータとして処理回路26に送信する。

プロセスモニタ回路16は、たとえば図２に示すように、フリップフロップ（FF：Flip
Flop）回路32、定格遅延回路34、否定（NOT）回路36、論理積（AND）回路38および40、カウンタ回路42ならびにデータラッチ回路44、46および48を含んで構成される。プロセスモニタ回路18〜24も、このモニタ回路16と同様に構成されてよい。

このプロセスモニタ回路16は、たとえば、所定のパルス時間の間だけHighを示す入力信号124を入力してFF回路32に供給し、この入力信号124に基づく遅延回路34の遅延処理に応じてモニタデータ106を検出することができる。入力信号124の所定のパルス時間は、あらかじめ設定されてよく、モニタデータ106の容量に応じて決められてよい。

FF回路32は、本回路10の内部クロック信号122に応じて動作して、D端子に入力される入力信号124に基づいてノード信号126を生成し、Q端子から出力して定格遅延回路34およびAND回路38に供給する。

定格遅延回路34は、ノード信号126を所望の遅延時間だけ遅らせてノード信号128として出力し、さらにNOT回路36を介してノード信号130としてAND回路38に供給するものである。この遅延回路34は、たとえばシミュレーションによって所望の遅延時間をあらかじめ決定して設定しておくとよい。

本実施例では、シミュレーションによって、所望のトリミング論理136、138および140をデータラッチ回路44、46および48で得るためには、カウンタ回路42で得られるクロックカウント数をいくつにすべきかを想定し、この目標となるカウント数が得られるように遅延回路34の遅延時間を調整するとよい。また、本実施例では、プロセスモニタ回路16を所定の目標速度で動作させるように遅延回路34の遅延時間を調整することもできる。

たとえば図４に示すように、FF回路32から得られるノード信号126が立ち上がる時刻t202から、定格遅延回路34から得られるノード信号128が立ち上がる時刻t204までの間に、クロック信号122が立ち上がる回数、すなわちクロックカウント数をあらかじめシミュレーションにより検出することができる。したがって、所望のクロックカウント数が得られる場合の、ノード信号128を立ち上げる時刻を設計時に予測することができ、このようなノード信号128が得られるように遅延回路34の遅延時間を調整しておくとよい。

図４では、遅延回路34の基準となる遅延時間として、ノード信号128が立ち上がる時間を時刻t204に設定し、このときクロックカウント数が６となる。また、遅延回路34の遅延時間を調整することにより、ノード信号128が時刻t206で立ち上がるようにしてクロックカウント数を減らして４にすることができ、さらにノード信号128が時刻t208で立ち上がるようにしてクロックカウント数を増やして７にすることができる。

AND回路38は、NOT回路36からのノード信号130とFF回路32からのノード信号126との論理積を算出し、すなわち定格遅延回路34の遅延時間に相当するノード信号132を算出して出力する。

また、AND回路40は、AND回路38からのノード信号132と内部クロック信号122との論理積を算出し、すなわち定格遅延回路34の遅延時間におけるクロック信号に相当するノード信号134を算出して出力する。

カウンタ回路42は、AND回路40からノード信号134を入力してその立ち上がりをカウントし、すなわち定格遅延回路34の遅延時間におけるクロック信号をカウントして、そのカウント値を得る。本実施例のカウンタ回路42は、このようにして得られたカウント値を３ビットのカウンタビット信号136、138および140として出力し、データラッチ回路44、46および48にそれぞれ供給する。

たとえば、カウンタ回路42は、図３に示すように、FF回路52、54および56を含んで構成され、入力したノード信号134をFF回路52、54、56の順に処理する。これらのFF回路52、54および56は、リセット信号150に応じてリセット動作するものでよい。

この１番目のFF回路52は、D端子（D）、Q端子（Q）、Qn端子、リセット端子（R）およびクロック端子（C）を有するものである。FF回路52は、ノード信号134をクロック端子（C）に入力して、このノード信号134に応じて１番目のビットのカウンタビット信号（すなわち、第１のカウンタビット信号136）を生成する。これと同時に、FF回路52は、その第１のカウンタビット信号をそのQn端子から２番目のFF回路54へと出力し、また自身のD端子へとフィードバックする。

この２番目のFF回路52も、D端子（D）、Q端子（Q）、Qn端子、リセット端子（R）およびクロック端子（C）を有するものである。FF回路54は、FF回路52からの第１のカウンタビット信号をクロック端子（C）に入力して、この第１のカウンタビット信号に応じて２番目のビットのカウンタビット信号（すなわち、第２のカウンタビット信号138）を生成する。これと同時に、FF回路54は、その第２のカウンタビット信号をそのQn端子から３番目のFF回路56へと出力し、また自身のD端子へとフィードバックする。同様にして、３番目のFF回路56も、第２のカウンタビット信号に応じて３番目のビットのカウンタビット信号（すなわち、第３のカウンタビット信号140）を生成する。

データラッチ回路44、46および48は、順次、接続され、その一端のラッチ回路44は、転送路114を介して処理回路26と接続し、他端のラッチ回路48は、転送路106を介して次のプロセスモニタ回路18と接続する。

また、これらのラッチ回路44、46および48は、カウンタ回路42からのカウンタビット信号136、138および140をそれぞれラッチして格納するもので、転送路114から転送路106へのシリアル転送に従って、これらのビット信号136、138および140をモニタデータとして伝送する。

シリアル信号処理回路26は、プロセスモニタ回路16〜24からなるシリアル転送回路に対して、出力端子soutから転送路114を介してシリアルデータを転送し、さらにこの転送回路から転送路116を介してシリアル転送されるモニタデータを入力端子sinで受信する。

本実施例のシリアル信号処理回路26は、このシリアル転送回路とのシリアルデータ転送によりモニタ回路16〜24からモニタデータ、とくに動作時間に関するデータを収集し、これらのデータを示すモニタデータ信号118をトリミング論理生成回路28に供給する。

この処理回路26は、シリアルデータ116として、たとえばモニタ回路16〜24に関する５箇所分の３ビットのモニタデータを入力して、モニタデータ信号part1[2:0]〜part5[2:0]のそれぞれに格納して生成するものでよい。

トリミング論理生成回路28は、シリアル信号処理回路26から供給されるモニタデータ信号118に応じてトリミング論理信号104を生成し、電源電圧供給回路14に供給するものである。生成回路28は、たとえば、処理回路26からモニタデータ信号118として入力される５箇所分の３ビットのモニタデータpart1[2:0]〜part5[2:0]に応じて、３ビットのトリミング論理trim[2:0]を論理信号104として生成する。

本実施例のトリミング論理生成回路28は、現行のモニタデータと基準となるデータとの差分に応じてトリミング論理104を得るもので、たとえば、この差分とトリミング論理とを対応させたテーブルを保持し、得られた差分に基づいてこのテーブルを参照してトリミング論理を得ることができる。

この生成回路28は、本実施例では、処理回路26から供給された５箇所分のモニタデータpart1〜part5のうち、供給回路14が出力する電源電圧が最も高くなるような現行のモニタデータを選択する。また、生成回路28は、現行のモニタデータを、次回のトリミング論理生成時に用いる基準データとして保持し、たとえばデータラッチ回路などの記憶回路に記憶しておくとよい。

また、生成回路28は、所望の初期電源電圧102が得られるようなトリミング論理初期値をあらかじめ決めて、本回路10の起動時にはこの論理初期値をトリミング論理104として用いる。生成回路28は、この論理初期値に対応する初期データをあらかじめ決めて、所定のモニタデータが初期データと同値である場合にトリミング論理104として論理初期値を得るようにするとよい。生成回路28は、これらの論理初期値および初期データ、ならびに所定のテーブルを、たとえば設計時にシュミレーションして決めて保持し、たとえばデータラッチ回路などの記憶回路に記憶しておくとよい。

次に、本実施例における半導体集積回路10において、各内部回路に電源電圧を供給する動作例を図４のタイミングチャートおよび図５のフローチャートを参照しながら説明する。

まず、本回路10が起動すると、電源電圧供給回路14において、トリミング論理初期値に基づいて電源電圧102が生成されて内部回路群12に供給される（S222）。

また、この内部回路群12の中に備えられているプロセスモニタ回路16〜24では、入力信号124および内部クロック信号122がFF回路32に入力して各モニタ回路を起動する（S224）。

たとえば、モニタ回路16では、図４に示すように、ノード信号126および128が、FF回路32および定格遅延回路34から得られ、ノード信号126が立ち上がる時刻t202からノード信号128が立ち上がる時刻t204までの間に、クロック信号122が立ち上がる回数が検出される。

また、モニタ回路16のカウンタ回路42では、時刻t202〜t204までのクロック信号122の数が２進数に変換されて、３ビットのカウンタビット信号136、138および140が生成される。これらのカウンタビット信号136、138および140は、ビットごとにデータラッチ回路44、46および48に格納される。

ところで、本回路10の供給回路14で電源電圧102の供給が開始されると、モニタ回路16〜24からなるシリアル転送回路およびシリアル信号処理回路26では、シリアルデータ転送が開始され（S226）、シリアルデータが、処理回路26から発信されて、転送路114、106、108、110、112、116の順に伝送され、処理回路26に戻って受信される。

したがって、モニタ回路16のデータラッチ回路44、46および48に格納されたカウンタビット信号136、138および140は、モニタデータとしてシリアルデータ転送によって転送路106に送出され、同様にして、モニタ回路18〜24に格納されたカウンタビット信号も順次、モニタデータとしてシリアルデータ転送されて、最終的には処理回路26で受信される。

このシリアル信号処理回路26では、各モニタ回路16〜24から得られたシリアルデータに基づいて、それぞれのモニタ回路ごとのモニタデータが得られ、本実施例では、５箇所分の３ビットのモニタデータpart1[2:0]〜part5[2:0]が得られて（S228）、モニタデータ信号118としてトリミング論理生成回路28に供給される。

次に、トリミング論理生成回路28では、処理回路26から得られるモニタデータ信号118、すなわち５箇所分のモニタデータpart1〜part5のうち、供給回路14が出力する電源電圧102が最も高くなるモニタデータが選択される（S230）。

たとえば、この生成回路28では、モニタデータが各モニタ回路の動作時間に基づくデータである場合、動作時間の遅いモニタ回路に対して高い電源電圧を供給してその処理を速くするために、最も動作時間の遅いモニタ回路に係るモニタデータが選択され、電源電圧供給回路12ではこのモニタ回路の動作時間を速めるような電源電圧が生成されることとなる。

ここで、本回路10では、プロセスモニタ回路16〜24によるデータ検出が１回目か否かが判定され（S232）、１回目である場合にはステップS234に進み、それ以外の場合にはステップS236に進む。

ここでは、データ検出が１回目であるのでステップS234に進み、トリミング論理生成回路28で選択されたモニタデータが、初期データと比較されてその差分が得られ、この差分に基づいてトリミング論理が得られて次回のトリミング論理信号104として３ビットのトリミング論理trim[2:0]が生成されて、電源電圧供給回路14に供給される。また、このとき選択されたモニタデータは、生成回路28で保持される。

次に、電源電圧供給回路14では、生成回路28で生成された次回のトリミング論理信号104に基づいて新たな電源電圧102が生成されて（S238）、内部回路群12に供給され、ステップS224に進む。

また、上記のステップS224〜S230と同様にして動作し、各モニタ回路16〜24から得られたモニタデータがシリアル信号処理回路26で受信され、このモニタデータ信号118としてトリミング論理生成回路28に供給され、このモニタデータ信号118が示す５箇所分のモニタデータpart1〜part5のうち、電源電圧102が最も高くなるモニタデータが選択されて、ステップS232に進む。

ステップS232では、プロセスモニタ回路16〜24によるデータ検出が１回目か否かが判定され、ここでは２回目であるのでステップS236に進む。

ステップS236では、トリミング論理生成回路28で選択されたモニタデータが、前回のモニタデータと比較されてその差分が得られ、この差分に基づいて新たにトリミング論理が得られて次回のトリミング論理信号104として３ビットのトリミング論理trim[2:0]が生成されて、電源電圧供給回路14に供給される。この供給回路14では、この次回のトリミング論理信号104に基づいて新たな電源電圧102が生成される（S238）。

本実施例の本回路10では、図５に示すような動作が繰り返されて、内部回路に対する電源電圧102を常に最適に生成するようにしてもよいが、電源電圧102が安定化するまで本実施例のトリミング補正処理が所定回数だけ繰り返され、たとえば電源電圧が２回だけ補正されるように動作してもよい。

また、本回路10では、電源電圧102の生成を繰り返す場合、トリミング論理104や電源電圧102の生成に応じて、または本回路10のリセット信号に応じて、プロセスモニタ回路16〜24に入力するパルス信号124を立ち上げるように制御してもよい。

このように、電源電圧102の生成回数に応じて、トリミング補正処理および電源電圧生成処理を制御して最終トリミング論理を決定し、この最終トリミング論理に応じた電源電圧102を維持することができる。

また、本実施例の本回路10において、内部回路群12からなる全領域を複数の分割領域に分けたとき、プロセスモニタ回路16〜24が、分割領域ごとにモニタデータを検出し、それぞれの位置情報をモニタデータに付加して送出し、トリミング論理生成回路28が複数の領域ごとにトリミング論理を電源電圧供給回路12に設定して、この供給回路12がその領域ごとに電源電圧を生成して供給することができる。このように、領域ごとに最も高い論理を選択することで、より適正な電圧を設定することができ、この場合、複数の領域ごとに電源電圧を設定するのでトリミング論理生成回路および電源電圧供給回路が領域の数だけ必要になる。

また、本回路10は、図６に示すように、プロセスモニタ回路16〜24が、それぞれ、トリミング論理生成回路28と直接、接続して、検出したモニタデータ302をこの生成回路28に供給することもできる。図６に示す本回路10に関して、図１に示すものと同様に構成され、また同様に動作するものは、その説明を省略する。

これらのプロセスモニタ回路16〜24は、たとえば３ビットのカウンタビット信号136、138および140をデータラッチ回路44、46および48に格納する場合、これらのカウンタビット信号をモニタデータ302として出力する。

本実施例では、１つのチップにおける５箇所に関してプロセスモニタ回路16〜24がモニタデータを検出するので、５箇所分の３ビットのモニタデータpart1[2:0]〜part5[2:0]がモニタデータ302としてトリミング論理生成回路28に供給されることになる。

このように、本回路10は、プロセスモニタ回路16〜24を直接、トリミング論理生成回路28に接続することにより、シリアル信号処理回路を不要にすることができ、各回路を容易に制御することができるので、チップ内ばらつきが生じた場合でも、最適な電源電圧供給を実現するトリミング補正を自動的に実施することができる。このように、シリアル信号処理回路を不要にする構成では、配線が増えることがあるが、モニタデータの測定箇所が少ない場合にとくに有利である。

さらに、プロセスモニタ回路16〜24は、図７に示すように、モニタデータ比較回路312を含んで構成されてよく、この場合、モニタ回路16〜24は、図９に示すように、転送路332、334、336、338および340を介して接続される一連のシリアル転送回路として構成することができる。図７および図９に示すモニタ回路18および本回路10に関して、図２および図１に示すものと同様に構成され、また同様に動作するものは、その説明を省略する。

たとえばプロセスモニタ回路18において、モニタデータ比較回路312は、データラッチ回路44、46および48から３ビットのカウンタビット信号、すなわち現行のモニタデータ314を入力し、また後方のモニタ回路16から転送路332を介して後方のモニタデータ316を入力する。この比較回路312は、現行のモニタデータ314と後方のモニタデータ316とを比較して、いずれかレベルの高い方のモニタデータ318を選択して転送路334に出力し、後方のモニタ回路20へとシリアル転送する。

モニタデータ比較回路312は、たとえば図８に示すように、３ビット論理生成回路322および324を有して、それぞれ現行のモニタデータ314および後方のモニタデータ316に基づいて３ビットの論理データ328および330を生成し、これらを論理大小比較回路326に入力して大小比較し、いずれか大きい方の論理データをモニタデータ318として出力するものでよい。

プロセスモニタ回路16、および20〜24も、このモニタ回路18と同様に構成されてよい。

このように、モニタデータ比較回路312は、後方のモニタデータ316を用いるので、一連のシリアル転送回路の一端のプロセスモニタ回路16は、比較を実行することなく、検出されたモニタデータ318を転送路332に出力し、後方のモニタ回路18へと伝送してよい。

また、一連のシリアル転送回路の他端のプロセスモニタ回路24は、モニタデータ比較回路312による比較結果、すなわちシリアル転送回路の最終比較結果のモニタデータ318を転送路340に出力し、トリミング論理生成回路28へと伝送する。

このように、本回路10は、プロセスモニタ回路16〜24のそれぞれにモニタデータ比較回路312を備えることにより、各モニタ回路が、順次、直前のモニタ回路とトリミング信号の大小比較を行って大きい論理のみを次へ転送するので、常に３ビットの信号のみを転送すればよく、モニタ回路の配線を増加させず、かつシリアル信号処理回路を不要にすることができるので、チップ内ばらつきが生じた場合でも、最適な電源電圧供給を実現するトリミング補正を自動的に実施することができる。

また、本発明の半導体集積回路は、１つのチップを複数の領域に分けたとき、各領域のそれぞれに対して、本発明によるプロセスモニタ回路、シリアル信号処理回路、トリミング論理生成回路および／または電源電圧供給回路からなる組合せを配置してもよく、すなわち、このような組合せを１つのチップ上に複数個、配置してもよい。この場合、使用しない組合せは、その動作を停止することにより、消費電流の低減化を達成することができる。

本発明に係る半導体集積回路の一実施例を示すブロック図である。 図１に示す実施例の半導体集積回路におけるプロセスモニタ回路を示すブロック図である。 図２に示すプロセスモニタ回路におけるカウンタ回路を示すブロック図である。 図２に示すプロセスモニタ回路における動作手順を説明するタイミングチャートである。 図１に示す実施例の半導体集積回路における動作手順を説明するフローチャートである。 本発明に係る半導体集積回路の他の実施例を示すブロック図である。 本発明に係る半導体集積回路の他の実施例におけるプロセスモニタ回路の一部を示すブロック図である。 図７に示すプロセスモニタ回路におけるモニタデータ比較回路を示すブロック図である。 図７に示すプロセスモニタ回路が適用される半導体集積回路を示すブロック図である。

符号の説明

10 半導体集積回路
12 内部回路群
14 電源電圧供給回路
16、18、20、22、24 プロセスモニタ回路
26 シリアル信号処理回路
28 トリミング論理生成回路

Claims (11)

1. １つ以上の内部回路に電源電圧を供給する電源電圧供給手段を含む半導体集積回路において、該回路は、
   該回路上の複数の箇所に配置されて、前記電源電圧に応じて動作して、各配置に関するモニタデータを検出する複数のプロセスモニタ手段を含み、
   前記電源電圧供給手段は、複数の前記モニタデータに応じた前記電源電圧を生成して、前記内部回路に供給することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、前記複数のプロセスモニタ手段は、それぞれ、検出した前記モニタデータを出力端で保持し、また、順次接続されて一連のシリアル転送接続を構成し、該シリアル転送接続によって前記モニタデータをシリアル転送して、前記電源電圧供給手段の側に供給することを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路において、前記プロセスモニタ手段は、入力信号を所定の遅延時間だけ遅らせて出力する遅延回路を含み、
   該遅延回路によって前記プロセスモニタ手段の動作時間に関するデータを得て前記モニタデータとすることを特徴とする半導体集積回路。
4. 請求項１に記載の半導体集積回路において、該回路は、前記電源電圧を制御するトリミング論理を生成するトリミング論理生成手段を含み、
   前記電源電圧供給手段は、前記トリミング論理に基づいて前記電源電圧を生成することを特徴とする半導体集積回路。
5. 請求項４に記載の半導体集積回路において、前記トリミング論理生成手段は、あらかじめ設定された論理初期値を前記トリミング論理として用いる第１の経路と、
   前記複数のモニタデータに基づいて前回用いられたトリミング論理を補正して新たに前記トリミング論理を決定する第２の経路とを有することを特徴とする半導体集積回路。
6. 請求項５に記載の半導体集積回路において、前記トリミング論理生成手段は、前記複数のモニタデータのうち、前記電源電圧を最も高くする現行のモニタデータを選択し、
   前記現行のモニタデータと基準データとを比較する比較回路を含み、
   該比較回路による比較結果に応じて前記トリミング論理を決定し、
   前記現行のモニタデータを次回のトリミング論理生成時に用いる前記基準データとして保持しておくことを特徴とする半導体集積回路。
7. 請求項４に記載の半導体集積回路において、前記複数のプロセスモニタ手段は、それぞれ、前記トリミング論理生成手段と直接、接続して、検出した前記モニタデータを直接、前記トリミング論理生成手段に供給することを特徴とする半導体集積回路。
8. 請求項１に記載の半導体集積回路において、前記プロセスモニタ手段は、当該プロセスモニタ手段で検出した現行のモニタデータと、前記シリアル転送接続における後方のプロセスモニタ手段で検出した後方のモニタデータとを比較して、いずれかレベルの高い方のモニタデータを前方のプロセスモニタ手段に転送する比較手段を含むことを特徴とする半導体集積回路。
9. 請求項１に記載の半導体集積回路において、前記プロセスモニタ手段は、該回路上の周縁部および中心部に少なくとも１つずつ配置されることを特徴とする半導体集積回路。
10. 請求項１に記載の半導体集積回路において、前記複数のプロセスモニタ手段は、該回路が前記１つ以上の内部回路からなる全領域を複数の分割領域に分けたとき、前記分割領域ごとにモニタデータを検出することを特徴とする半導体集積回路。
11. 請求項１０に記載の半導体集積回路において、前記複数のプロセスモニタ手段は、前記分割領域ごとに該領域の位置情報を前記モニタデータに付加して送出し、
    前記トリミング論理生成手段は、前記分割領域ごとに前記トリミング論理を決定して前記電源電圧供給手段に設定し、
    前記電源電圧供給手段は、前記分割領域ごとに前記電源電圧を生成して、該領域ごとに供給することを特徴とする半導体集積回路。

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