JP2002168917A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JP2002168917A JP2002168917A JP2000365986A JP2000365986A JP2002168917A JP 2002168917 A JP2002168917 A JP 2002168917A JP 2000365986 A JP2000365986 A JP 2000365986A JP 2000365986 A JP2000365986 A JP 2000365986A JP 2002168917 A JP2002168917 A JP 2002168917A
- Authority
- JP
- Japan
- Prior art keywords
- monitor
- circuit
- resistor
- resistance value
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、パッド数によって制限されること無
く数多くのモニタを搭載可能な試験用半導体回路を提供
することを目的とする。 【解決手段】半導体回路は、検査対象であるモニタを含
み２つの端子を有するテスト回路を端子同士の接続によ
り複数個直列接続した直列接続回路と、直列接続回路の
一方の端に外部から電圧を供給する端子と、直列接続回
路の他方の端を外部グランドに接続する端子と、外部か
ら電位測定可能な測定端子と、直列接続回路から任意の
テスト回路を選択し選択したテスト回路の２つの端子の
うち少なくとも一方を測定端子に接続する選択手段を含
む。
く数多くのモニタを搭載可能な試験用半導体回路を提供
することを目的とする。 【解決手段】半導体回路は、検査対象であるモニタを含
み２つの端子を有するテスト回路を端子同士の接続によ
り複数個直列接続した直列接続回路と、直列接続回路の
一方の端に外部から電圧を供給する端子と、直列接続回
路の他方の端を外部グランドに接続する端子と、外部か
ら電位測定可能な測定端子と、直列接続回路から任意の
テスト回路を選択し選択したテスト回路の２つの端子の
うち少なくとも一方を測定端子に接続する選択手段を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体プロセスの
検査のためのモニタに関する。
検査のためのモニタに関する。
【０００２】
【従来の技術】半導体プロセスの立ち上げ時に、プロセ
ス技術を確立するために、実際に半導体回路要素を作成
して試験をする必要がある。また半導体プロセスが立ち
上がった後であっても、製品ロットの監視のため等に、
検査対象として半導体回路要素を作成して試験すること
が必要になる。このような試験目的のために作成される
チップをＴＥＧ（Test Element Group）と称し、またＴ
ＥＧ内部の各回路要素をモニタと称する。例えば、トラ
ンジスタを回路要素としてモニタを実際に作成して、種
々の電圧・電流条件下でのトランジスタの特性を試験す
ることで、モニタ作成に使用した半導体プロセスが適当
であるか否かを判断することが出来る。
ス技術を確立するために、実際に半導体回路要素を作成
して試験をする必要がある。また半導体プロセスが立ち
上がった後であっても、製品ロットの監視のため等に、
検査対象として半導体回路要素を作成して試験すること
が必要になる。このような試験目的のために作成される
チップをＴＥＧ（Test Element Group）と称し、またＴ
ＥＧ内部の各回路要素をモニタと称する。例えば、トラ
ンジスタを回路要素としてモニタを実際に作成して、種
々の電圧・電流条件下でのトランジスタの特性を試験す
ることで、モニタ作成に使用した半導体プロセスが適当
であるか否かを判断することが出来る。
【０００３】
【発明が解決しようとする課題】半導体プロセスの限界
点や再現性を調べるためには、数多くのモニタを１つの
チップに搭載することが好ましい。しかし一般に、抵
抗、コンデンサ、トランジスタといった回路素子である
モニタには、モニタ毎に少なくとも２つの端子が必要で
あり、例えばＭ個のモニタを１つのチップに搭載した場
合、２M個の端子に対応して２M個のパッドをチップに設
けることになる。１つのチップに搭載できるパッドの数
は、パッドの面積の為にかなり限られており、充分な数
のモニタを搭載する妨げになる。
点や再現性を調べるためには、数多くのモニタを１つの
チップに搭載することが好ましい。しかし一般に、抵
抗、コンデンサ、トランジスタといった回路素子である
モニタには、モニタ毎に少なくとも２つの端子が必要で
あり、例えばＭ個のモニタを１つのチップに搭載した場
合、２M個の端子に対応して２M個のパッドをチップに設
けることになる。１つのチップに搭載できるパッドの数
は、パッドの面積の為にかなり限られており、充分な数
のモニタを搭載する妨げになる。
【０００４】この問題を解決するために、従来は、例え
ば各モニタの入力側の端子を一つに纏める等、共通化で
きる端子を一つに纏めて単一のパッドに接続すること
で、パッド数を削減するように構成されていた。しかし
この方法では、当然ながら出力側の端子を共通化してし
まうと各モニタの特性を独立に測定出来ないので、出力
側の端子を共通化することは不可能であり、パッド数を
半数にする程度が限界であった。
ば各モニタの入力側の端子を一つに纏める等、共通化で
きる端子を一つに纏めて単一のパッドに接続すること
で、パッド数を削減するように構成されていた。しかし
この方法では、当然ながら出力側の端子を共通化してし
まうと各モニタの特性を独立に測定出来ないので、出力
側の端子を共通化することは不可能であり、パッド数を
半数にする程度が限界であった。
【０００５】以上を鑑みて、本発明は、パッド数によっ
て制限されること無く数多くのモニタを搭載可能な試験
用半導体チップを提供することを目的とする。
て制限されること無く数多くのモニタを搭載可能な試験
用半導体チップを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体回路
は、検査対象であるモニタを含み２つの端子を有するテ
スト回路を該端子同士の接続により複数個直列接続した
直列接続回路と、該直列接続回路の一方の端に外部から
第１の電圧を供給する端子と、該直列接続回路の他方の
端に外部から第２の電圧を供給する端子と、外部から電
位測定可能な測定端子と、該直列接続回路から任意のテ
スト回路を選択し該選択したテスト回路の該２つの端子
のうち少なくとも一方を該測定端子に接続する選択手段
を含むことを特徴とする。
は、検査対象であるモニタを含み２つの端子を有するテ
スト回路を該端子同士の接続により複数個直列接続した
直列接続回路と、該直列接続回路の一方の端に外部から
第１の電圧を供給する端子と、該直列接続回路の他方の
端に外部から第２の電圧を供給する端子と、外部から電
位測定可能な測定端子と、該直列接続回路から任意のテ
スト回路を選択し該選択したテスト回路の該２つの端子
のうち少なくとも一方を該測定端子に接続する選択手段
を含むことを特徴とする。
【０００７】上記半導体回路においては、各々が測定対
象のモニタを含む複数のテスト回路を直列に接続し、任
意の１つのテスト回路を選択してその上端接続点の電位
と下端接続点の電位とを選択手段を介して測定可能な構
成とすることで、テスト回路に生じる電圧降下を測定す
ることが出来る。この構成では、テスト回路或いはその
内部のモニタ回路に電気的に接続される端子は、複数の
直列接続されたテスト回路に対する電源電圧端子、グラ
ンド電圧端子、及び測定端子の計３個で済むことにな
り、従来の構成と比較して大幅に端子数ひいてはパッド
数を削減することが可能になる。従って、単一のチップ
に数多くのモニタを搭載することが可能になり、効率的
な試験用半導体チップを生成することが出来る。
象のモニタを含む複数のテスト回路を直列に接続し、任
意の１つのテスト回路を選択してその上端接続点の電位
と下端接続点の電位とを選択手段を介して測定可能な構
成とすることで、テスト回路に生じる電圧降下を測定す
ることが出来る。この構成では、テスト回路或いはその
内部のモニタ回路に電気的に接続される端子は、複数の
直列接続されたテスト回路に対する電源電圧端子、グラ
ンド電圧端子、及び測定端子の計３個で済むことにな
り、従来の構成と比較して大幅に端子数ひいてはパッド
数を削減することが可能になる。従って、単一のチップ
に数多くのモニタを搭載することが可能になり、効率的
な試験用半導体チップを生成することが出来る。
【０００８】
【発明の実施の形態】以下に、本発明の原理及び実施例
を添付の図面を用いて詳細に説明する。
を添付の図面を用いて詳細に説明する。
【０００９】図１は、本発明の原理による試験用半導体
チップを説明するための図である。
チップを説明するための図である。
【００１０】図１において、試験用半導体チップ１０
は、各々が測定対象のモニタを含む複数のテスト回路１
１−１乃至１１−ｎ、選択手段１２、及び端子Ｔ１乃至
Ｔ３を含む。複数のテスト回路１１−１乃至１１−ｎは
直列に接続され、直列接続の両端に端子Ｔ１及びＴ２が
それぞれ設けられる。例えば端子Ｔ１が高電位に設定さ
れ、端子Ｔ２がグランド電位に設定される。選択手段１
２は、直列接続された複数のテスト回路１１−１乃至１
１−ｎ間の各々の上端及び下端に接続されており、任意
の接続点を選択して測定端子である端子Ｔ３に接続す
る。これによって、測定端子Ｔ３に現れる電位を測定す
ることで、テスト回路１１−１乃至１１−ｎが直列接続
された回路の選択された位置の電位を測定することが可
能になる。
は、各々が測定対象のモニタを含む複数のテスト回路１
１−１乃至１１−ｎ、選択手段１２、及び端子Ｔ１乃至
Ｔ３を含む。複数のテスト回路１１−１乃至１１−ｎは
直列に接続され、直列接続の両端に端子Ｔ１及びＴ２が
それぞれ設けられる。例えば端子Ｔ１が高電位に設定さ
れ、端子Ｔ２がグランド電位に設定される。選択手段１
２は、直列接続された複数のテスト回路１１−１乃至１
１−ｎ間の各々の上端及び下端に接続されており、任意
の接続点を選択して測定端子である端子Ｔ３に接続す
る。これによって、測定端子Ｔ３に現れる電位を測定す
ることで、テスト回路１１−１乃至１１−ｎが直列接続
された回路の選択された位置の電位を測定することが可
能になる。
【００１１】例えばテスト回路１１−２の上端接続点の
電位と下端接続点の電位とを測定することで、テスト回
路１１−２に生じる電圧降下を測定することが出来る。
これによって、例えば本来開放状態であるはずのモニタ
（試験対象回路素子）が正しく開放状態にあるか否か、
また本来短絡状態であるはずのモニタ（試験対象回路素
子）が正しく短絡状態にあるか否か等を判断することが
出来る。
電位と下端接続点の電位とを測定することで、テスト回
路１１−２に生じる電圧降下を測定することが出来る。
これによって、例えば本来開放状態であるはずのモニタ
（試験対象回路素子）が正しく開放状態にあるか否か、
また本来短絡状態であるはずのモニタ（試験対象回路素
子）が正しく短絡状態にあるか否か等を判断することが
出来る。
【００１２】この構成では、テスト回路或いはその内部
のモニタ回路に電気的に接続される端子は、端子Ｔ１乃
至Ｔ３の計３個で済むことになり、従来の構成と比較し
て大幅に端子数ひいてはパッド数を削減することが可能
になる。従って、単一のチップに数多くのモニタを搭載
することが可能になり、効率的な試験用半導体チップを
生成することが出来る。なお現実には、選択手段１２の
選択動作を制御する端子が必要になる。例えば６３個の
テスト回路１１−１乃至１１−ｎ（ｎ＝６３）が設けら
れている場合には、６ビットの情報選択（２6＝６４）
であるので、６つの端子及びパッドが、上記３つの端子
及びパッドに追加されることになる。しかしこの場合で
あっても、従来技術のように６３個のテスト回路に対し
て２端子ずつで１２６端子を搭載する場合、或いは入力
端子の共通化を図って６４端子（入力１端子及び出力６
３端子）の場合に比較して、大幅に端子及びパッドの数
を削減することが可能である。
のモニタ回路に電気的に接続される端子は、端子Ｔ１乃
至Ｔ３の計３個で済むことになり、従来の構成と比較し
て大幅に端子数ひいてはパッド数を削減することが可能
になる。従って、単一のチップに数多くのモニタを搭載
することが可能になり、効率的な試験用半導体チップを
生成することが出来る。なお現実には、選択手段１２の
選択動作を制御する端子が必要になる。例えば６３個の
テスト回路１１−１乃至１１−ｎ（ｎ＝６３）が設けら
れている場合には、６ビットの情報選択（２6＝６４）
であるので、６つの端子及びパッドが、上記３つの端子
及びパッドに追加されることになる。しかしこの場合で
あっても、従来技術のように６３個のテスト回路に対し
て２端子ずつで１２６端子を搭載する場合、或いは入力
端子の共通化を図って６４端子（入力１端子及び出力６
３端子）の場合に比較して、大幅に端子及びパッドの数
を削減することが可能である。
【００１３】図２は、開放状態が正常状態であるモニタ
を検査する際の回路構成を示す。
を検査する際の回路構成を示す。
【００１４】図１と同様に、テスト回路１１−１乃至１
１−ｎが直列に接続され、直列接続の両端に端子Ｔ１及
び端子Ｔ２が設けられる。図１の選択手段１２は、図２
のスイッチＳ１乃至Ｓ６４に対応する。端子Ｓに入力さ
れる選択信号に基づいてスイッチＳ１乃至Ｓ６４の１つ
が導通し、導通先の電位が測定端子Ｔ３に現れる。端子
Ｓは、１つとして図示されるが実際には最低６ビット分
の端子が必要である。
１−ｎが直列に接続され、直列接続の両端に端子Ｔ１及
び端子Ｔ２が設けられる。図１の選択手段１２は、図２
のスイッチＳ１乃至Ｓ６４に対応する。端子Ｓに入力さ
れる選択信号に基づいてスイッチＳ１乃至Ｓ６４の１つ
が導通し、導通先の電位が測定端子Ｔ３に現れる。端子
Ｓは、１つとして図示されるが実際には最低６ビット分
の端子が必要である。
【００１５】テスト回路１１−１乃至１１−ｎの各々
は、モニタＭｘ及び抵抗Ｒｘ（ｘは１乃至６３の何れか
の整数）を含む。ここで抵抗Ｒ１乃至Ｒ６３は、その規
格上の抵抗値が既知の抵抗（所定の規格で製造された抵
抗）である。モニタＭ１乃至Ｍ６３は、例えばコンデン
サやオフ状態のトランジスタ等のような、正常状態で開
放状態である回路素子である。
は、モニタＭｘ及び抵抗Ｒｘ（ｘは１乃至６３の何れか
の整数）を含む。ここで抵抗Ｒ１乃至Ｒ６３は、その規
格上の抵抗値が既知の抵抗（所定の規格で製造された抵
抗）である。モニタＭ１乃至Ｍ６３は、例えばコンデン
サやオフ状態のトランジスタ等のような、正常状態で開
放状態である回路素子である。
【００１６】端子Ｔ１に高電圧を印加して、端子Ｔ２を
グランド電位に設定すると、テスト回路１１−１乃至１
１−６３の直列接続に電流が流れる。ここでモニタＭ１
乃至Ｍ６３は開放状態の素子であるので、正常であれば
殆ど電流は流れない。モニタＭｘが開放状態であっても
抵抗Ｒｘが並列に接続されているので、電流は抵抗Ｒｘ
を介して流れ、次段のテスト回路に供給されることにな
る。モニタＭｘが正常に製造されていない場合、或いは
電圧印加により許容限界を超えて破壊されてしまった場
合など、開放状態ではなく短絡状態になる。この場合、
対応するテスト回路１１−ｘの両端の電位を測定するこ
とで、モニタＭｘが短絡状態となっている旨を検出する
と共に、モニタＭｘの抵抗値（微小な抵抗値）を測定す
ることが出来る。これにより、各モニタを製造する半導
体プロセスを評価することが可能となる。
グランド電位に設定すると、テスト回路１１−１乃至１
１−６３の直列接続に電流が流れる。ここでモニタＭ１
乃至Ｍ６３は開放状態の素子であるので、正常であれば
殆ど電流は流れない。モニタＭｘが開放状態であっても
抵抗Ｒｘが並列に接続されているので、電流は抵抗Ｒｘ
を介して流れ、次段のテスト回路に供給されることにな
る。モニタＭｘが正常に製造されていない場合、或いは
電圧印加により許容限界を超えて破壊されてしまった場
合など、開放状態ではなく短絡状態になる。この場合、
対応するテスト回路１１−ｘの両端の電位を測定するこ
とで、モニタＭｘが短絡状態となっている旨を検出する
と共に、モニタＭｘの抵抗値（微小な抵抗値）を測定す
ることが出来る。これにより、各モニタを製造する半導
体プロセスを評価することが可能となる。
【００１７】図３は、短絡状態が正常状態であるモニタ
を検査する際の回路構成を示す。
を検査する際の回路構成を示す。
【００１８】図１と同様に、テスト回路１１−１乃至１
１−ｎが直列に接続され、直列接続の両端に端子Ｔ１及
び端子Ｔ２が設けられる。図１の選択手段１２は、図３
のスイッチＳ１乃至Ｓ６４に対応する。端子Ｓに入力さ
れる選択信号に基づいてスイッチＳ１乃至Ｓ６４の１つ
が導通し、導通先の電位が測定端子Ｔ３に現れる。端子
Ｓは、１つとして図示されるが実際には最低６ビット分
の端子が必要である。
１−ｎが直列に接続され、直列接続の両端に端子Ｔ１及
び端子Ｔ２が設けられる。図１の選択手段１２は、図３
のスイッチＳ１乃至Ｓ６４に対応する。端子Ｓに入力さ
れる選択信号に基づいてスイッチＳ１乃至Ｓ６４の１つ
が導通し、導通先の電位が測定端子Ｔ３に現れる。端子
Ｓは、１つとして図示されるが実際には最低６ビット分
の端子が必要である。
【００１９】テスト回路１１−１乃至１１−ｎの各々
は、モニタＭｘ、抵抗ｒｘ、及び抵抗Ｒｘ（ｘは１乃至
６３の何れかの整数）を含む。ここで抵抗ｒｘはモニタ
Ｍｘに直列に接続され、この直列接続に抵抗Ｒｘが並列
に接続される。抵抗ｒ１乃至ｒ６３及び抵抗Ｒ１乃至Ｒ
６３は、その規格上の抵抗値が既知の抵抗（所定の規格
で製造された抵抗）である。モニタＭ１乃至Ｍ６３は、
例えば抵抗やオン状態のトランジスタ等のような、正常
状態で短絡状態である回路素子である。
は、モニタＭｘ、抵抗ｒｘ、及び抵抗Ｒｘ（ｘは１乃至
６３の何れかの整数）を含む。ここで抵抗ｒｘはモニタ
Ｍｘに直列に接続され、この直列接続に抵抗Ｒｘが並列
に接続される。抵抗ｒ１乃至ｒ６３及び抵抗Ｒ１乃至Ｒ
６３は、その規格上の抵抗値が既知の抵抗（所定の規格
で製造された抵抗）である。モニタＭ１乃至Ｍ６３は、
例えば抵抗やオン状態のトランジスタ等のような、正常
状態で短絡状態である回路素子である。
【００２０】端子Ｔ１に高電圧を印加して、端子Ｔ２を
グランド電位に設定すると、テスト回路１１−１乃至１
１−６３の直列接続に電流が流れる。ここで抵抗ｒｘは
抵抗Ｒｘよりはるかに小さい（ｒｘ＜＜Ｒｘ）抵抗値を
有するように設計される。モニタＭ１乃至Ｍ６３は短絡
状態の素子であるので、正常であれば殆どの電流は、抵
抗Ｒｘ側ではなく抵抗ｒｘ及びモニタＭｘ側の経路を流
れる。抵抗ｒｘは、短絡状態のモニタを電流が流れて端
子Ｔ１及びＴ２間が短絡してしまい大電流が流れるのを
防ぐ役目を有する。モニタＭｘが正常に製造されていな
い場合、或いは電圧印加により許容限界を超えて破壊さ
れてしまった場合など、短絡状態ではなく開放状態にな
る。この場合、対応するテスト回路１１−ｘの両端の電
位を測定することで、モニタＭｘが開放状態となってい
る旨を検出すると共に、モニタＭｘの抵抗値（大きな抵
抗値）を測定することが出来る。これにより、各モニタ
を製造する半導体プロセスを評価することが可能とな
る。
グランド電位に設定すると、テスト回路１１−１乃至１
１−６３の直列接続に電流が流れる。ここで抵抗ｒｘは
抵抗Ｒｘよりはるかに小さい（ｒｘ＜＜Ｒｘ）抵抗値を
有するように設計される。モニタＭ１乃至Ｍ６３は短絡
状態の素子であるので、正常であれば殆どの電流は、抵
抗Ｒｘ側ではなく抵抗ｒｘ及びモニタＭｘ側の経路を流
れる。抵抗ｒｘは、短絡状態のモニタを電流が流れて端
子Ｔ１及びＴ２間が短絡してしまい大電流が流れるのを
防ぐ役目を有する。モニタＭｘが正常に製造されていな
い場合、或いは電圧印加により許容限界を超えて破壊さ
れてしまった場合など、短絡状態ではなく開放状態にな
る。この場合、対応するテスト回路１１−ｘの両端の電
位を測定することで、モニタＭｘが開放状態となってい
る旨を検出すると共に、モニタＭｘの抵抗値（大きな抵
抗値）を測定することが出来る。これにより、各モニタ
を製造する半導体プロセスを評価することが可能とな
る。
【００２１】以下に、本発明の実施例を説明する。
【００２２】図４は、開放状態が正常状態であるモニタ
を検査する際の回路構成の実施例を示す図である。
を検査する際の回路構成の実施例を示す図である。
【００２３】図２と同様に、テスト回路１１−１乃至１
１−６３が直列に接続され、直列接続の両端に端子Ｔ１
及び端子Ｔ２が設けられる。テスト回路１１−１乃至１
１−６３の各々は、モニタＭｘ及び抵抗Ｒｘ（ｘは１乃
至６３の何れかの整数）の並列接続より構成される。こ
こで抵抗Ｒ１乃至Ｒ６３は、その規格上の抵抗値が既知
の抵抗（所定の規格で製造された抵抗）である。モニタ
Ｍ１乃至Ｍ６３は、例えばコンデンサやオフ状態のトラ
ンジスタ等のような、正常状態で開放状態である回路素
子である。
１−６３が直列に接続され、直列接続の両端に端子Ｔ１
及び端子Ｔ２が設けられる。テスト回路１１−１乃至１
１−６３の各々は、モニタＭｘ及び抵抗Ｒｘ（ｘは１乃
至６３の何れかの整数）の並列接続より構成される。こ
こで抵抗Ｒ１乃至Ｒ６３は、その規格上の抵抗値が既知
の抵抗（所定の規格で製造された抵抗）である。モニタ
Ｍ１乃至Ｍ６３は、例えばコンデンサやオフ状態のトラ
ンジスタ等のような、正常状態で開放状態である回路素
子である。
【００２４】図１の選択手段１２に対応する機構は、複
数のセレクタ回路２１よりなる。各セレクタ回路２１
は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタよ
りなるトランスファーゲート２２及び２３と、インバー
タ２４を含む。インバータ２４には、外部端子からの選
択信号が供給される。この選択信号がＨＩＧＨのときに
トランスファーゲート２２が開き、選択信号がＬＯＷの
ときにトランスファーゲート２３が開く。この動作によ
って、セレクタ回路２１に入力される２本の入力線の一
方を選択して、出力線に電気的に接続する。
数のセレクタ回路２１よりなる。各セレクタ回路２１
は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタよ
りなるトランスファーゲート２２及び２３と、インバー
タ２４を含む。インバータ２４には、外部端子からの選
択信号が供給される。この選択信号がＨＩＧＨのときに
トランスファーゲート２２が開き、選択信号がＬＯＷの
ときにトランスファーゲート２３が開く。この動作によ
って、セレクタ回路２１に入力される２本の入力線の一
方を選択して、出力線に電気的に接続する。
【００２５】端子Ｄ０に対してセレクタ回路２１は３２
個設けられており、テスト回路１１−１乃至１１−６３
の直列接続の６４点の電圧測定点に接続されている。こ
れら３２個のセレクタ回路２１の３２本の出力信号線
に、端子Ｄ１で制御される１６個のセレクタ回路２１が
接続される。またこれら１６個のセレクタ回路２１の１
６本の出力信号線に、端子Ｄ２で制御される８個のセレ
クタ回路２１が接続される。このように順次２対１の比
率で選択をしていき、端子Ｄ５で制御される１個のセレ
クタ回路２１の出力が、選択手段１２の出力端子Ｔ３と
なる。この構成によって、テスト回路１１−１乃至１１
−６３の直列接続の６４点の電圧測定点のうちの一つを
選択して、出力端子Ｔ３に接続することが出来る。
個設けられており、テスト回路１１−１乃至１１−６３
の直列接続の６４点の電圧測定点に接続されている。こ
れら３２個のセレクタ回路２１の３２本の出力信号線
に、端子Ｄ１で制御される１６個のセレクタ回路２１が
接続される。またこれら１６個のセレクタ回路２１の１
６本の出力信号線に、端子Ｄ２で制御される８個のセレ
クタ回路２１が接続される。このように順次２対１の比
率で選択をしていき、端子Ｄ５で制御される１個のセレ
クタ回路２１の出力が、選択手段１２の出力端子Ｔ３と
なる。この構成によって、テスト回路１１−１乃至１１
−６３の直列接続の６４点の電圧測定点のうちの一つを
選択して、出力端子Ｔ３に接続することが出来る。
【００２６】図５は、テスト回路のモニタ及び抵抗の値
の例を示す図である。
の例を示す図である。
【００２７】図５には、異なった回路素子パラメータに
対応して項目０乃至項目９が示される。何れの項目にお
いてもモニタ数は６３であり、端子Ｔ１及びＴ２間に２
Ｖの電圧が印加される。またモニタＭｘの抵抗値ｒｍ
は、通常時に１０ＭΩ（実質的に開放）、異常時に３０
０ｋΩであるとされている。
対応して項目０乃至項目９が示される。何れの項目にお
いてもモニタ数は６３であり、端子Ｔ１及びＴ２間に２
Ｖの電圧が印加される。またモニタＭｘの抵抗値ｒｍ
は、通常時に１０ＭΩ（実質的に開放）、異常時に３０
０ｋΩであるとされている。
【００２８】項目０は、Ｍｘの抵抗値が無限大（１０Ｍ
Ω以上）で、Ｍｘの異常が１つも無い場合に対応する。
この場合、異常モニタが存在しなければ、テスト回路１
１−１乃至１１−６３の直列接続に流れる電流は0.1058
μＡであり、各通常モニタＭｘの両端に現れる電位差は
31.7460ｍＶである。
Ω以上）で、Ｍｘの異常が１つも無い場合に対応する。
この場合、異常モニタが存在しなければ、テスト回路１
１−１乃至１１−６３の直列接続に流れる電流は0.1058
μＡであり、各通常モニタＭｘの両端に現れる電位差は
31.7460ｍＶである。
【００２９】項目１乃至３は、各抵抗Ｒｘの抵抗値Ｒが
100ｋΩである場合に対応する。項目１は異常なモニタ
の数が１つの場合、項目２は異常なモニタの数が１０個
の場合、項目３は異常なモニタの数が１５個の場合であ
る。例えば、異常なモニタの数が１つである項目１の場
合、各通常モニタＭｘの両端に現れる電位差は31.8725
ｍＶであり、異常モニタＭｘの両端に現れる電位差は2
3.9044ｍＶである。
100ｋΩである場合に対応する。項目１は異常なモニタ
の数が１つの場合、項目２は異常なモニタの数が１０個
の場合、項目３は異常なモニタの数が１５個の場合であ
る。例えば、異常なモニタの数が１つである項目１の場
合、各通常モニタＭｘの両端に現れる電位差は31.8725
ｍＶであり、異常モニタＭｘの両端に現れる電位差は2
3.9044ｍＶである。
【００３０】項目４乃至６は、各抵抗Ｒｘの抵抗値Ｒが
300ｋΩである場合に対応する。項目４は異常なモニタ
の数が１つの場合、項目５は異常なモニタの数が１０個
の場合、項目６は異常なモニタの数が１５個の場合であ
る。例えば、異常なモニタの数が１つである項目４の場
合、各通常モニタＭｘの両端に現れる電位差は32.0000
ｍＶであり、異常モニタＭｘの両端に現れる電位差は1
6.0000ｍＶである。
300ｋΩである場合に対応する。項目４は異常なモニタ
の数が１つの場合、項目５は異常なモニタの数が１０個
の場合、項目６は異常なモニタの数が１５個の場合であ
る。例えば、異常なモニタの数が１つである項目４の場
合、各通常モニタＭｘの両端に現れる電位差は32.0000
ｍＶであり、異常モニタＭｘの両端に現れる電位差は1
6.0000ｍＶである。
【００３１】項目７乃至９は、各抵抗Ｒｘの抵抗値Ｒが
３ＭΩである場合に対応する。項目７は異常なモニタの
数が１つの場合、項目８は異常なモニタの数が１０個の
場合、項目９は異常なモニタの数が１５個の場合であ
る。例えば、異常なモニタの数が１つである項目７の場
合、各通常モニタＭｘの両端に現れる電位差は32.2108
ｍＶであり、異常モニタＭｘの両端に現れる電位差は2.
9283ｍＶである。
３ＭΩである場合に対応する。項目７は異常なモニタの
数が１つの場合、項目８は異常なモニタの数が１０個の
場合、項目９は異常なモニタの数が１５個の場合であ
る。例えば、異常なモニタの数が１つである項目７の場
合、各通常モニタＭｘの両端に現れる電位差は32.2108
ｍＶであり、異常モニタＭｘの両端に現れる電位差は2.
9283ｍＶである。
【００３２】上記何れの場合においても、モニタＭｘの
両端に現れる電位差（テスト回路両端の電位差）を測定
すれば、そのモニタが正常状態であるのか異常状態であ
るのかを、測定された電位差から判断することが出来
る。また抵抗Ｒｘは、その規格上の抵抗値が既知である
ので、この抵抗値を基にして、正常時及び異常時の何れ
の場合であっても、測定された電位差からモニタの抵抗
値を算出することが出来る。
両端に現れる電位差（テスト回路両端の電位差）を測定
すれば、そのモニタが正常状態であるのか異常状態であ
るのかを、測定された電位差から判断することが出来
る。また抵抗Ｒｘは、その規格上の抵抗値が既知である
ので、この抵抗値を基にして、正常時及び異常時の何れ
の場合であっても、測定された電位差からモニタの抵抗
値を算出することが出来る。
【００３３】但し厳密に言えば、抵抗Ｒｘはその規格上
の抵抗値が既知であるだけで、実際の抵抗値は不明であ
る。またこの実際の抵抗値は測定することも不可能であ
る。従って、抵抗Ｒｘの実際の抵抗値が規格上の抵抗値
と異なっていた場合には、規格上の抵抗値を用いて測定
された電位差からモニタの抵抗値を算出すると、実際の
モニタの抵抗値とは異なってしまうことになる。
の抵抗値が既知であるだけで、実際の抵抗値は不明であ
る。またこの実際の抵抗値は測定することも不可能であ
る。従って、抵抗Ｒｘの実際の抵抗値が規格上の抵抗値
と異なっていた場合には、規格上の抵抗値を用いて測定
された電位差からモニタの抵抗値を算出すると、実際の
モニタの抵抗値とは異なってしまうことになる。
【００３４】この様子が、図５の下部に示される。例え
ば実際の抵抗Ｒｘの抵抗値Ｒが、規格上の抵抗値よりも
２０％大きい場合には、規格どおりの場合に比較して異
常モニタの両端の電位差が大きくなってしまう。項目１
の場合には、異常モニタの両端の電位差は27.3193ｍＶ
となり、抵抗Ｒｘの抵抗値が規格どおりの場合（23.904
4ｍＶ）と比較して増大している。この（抵抗Ｒｘの実
際の抵抗値が規格上の抵抗値とは異なることに起因す
る）異常モニタ両端に生じる電位差の誤差は、規格上の
抵抗Ｒｘの抵抗値Ｒが大きくなるほど小さくなる。項目
７の場合即ち規格上の抵抗値Ｒが３ＭΩの場合には、異
常モニタの両端の電位差は、抵抗値Ｒが規格どおりの場
合に2.9283ｍＶであるのに対して、抵抗値Ｒが規格より
２０％増の場合には2.9733ｍＶとなっている。このよう
に、規格上の抵抗Ｒｘの抵抗値Ｒが大きくなるほど、抵
抗Ｒの誤差による異常モニタの両端の電位差への影響は
小さくなる。
ば実際の抵抗Ｒｘの抵抗値Ｒが、規格上の抵抗値よりも
２０％大きい場合には、規格どおりの場合に比較して異
常モニタの両端の電位差が大きくなってしまう。項目１
の場合には、異常モニタの両端の電位差は27.3193ｍＶ
となり、抵抗Ｒｘの抵抗値が規格どおりの場合（23.904
4ｍＶ）と比較して増大している。この（抵抗Ｒｘの実
際の抵抗値が規格上の抵抗値とは異なることに起因す
る）異常モニタ両端に生じる電位差の誤差は、規格上の
抵抗Ｒｘの抵抗値Ｒが大きくなるほど小さくなる。項目
７の場合即ち規格上の抵抗値Ｒが３ＭΩの場合には、異
常モニタの両端の電位差は、抵抗値Ｒが規格どおりの場
合に2.9283ｍＶであるのに対して、抵抗値Ｒが規格より
２０％増の場合には2.9733ｍＶとなっている。このよう
に、規格上の抵抗Ｒｘの抵抗値Ｒが大きくなるほど、抵
抗Ｒの誤差による異常モニタの両端の電位差への影響は
小さくなる。
【００３５】抵抗Ｒの誤差は、異常モニタ両端の電位差
から算出するモニタの抵抗値にも影響を与える。例え
ば、抵抗値Ｒが規格上の抵抗値よりも２０％大きい場合
には、項目１において、異常モニタの両端の電位差は2
7.3193ｍＶである。この電位差を測定して、規格上の抵
抗値である100ｋΩを用いてモニタの抵抗値を算出する
と600ｋΩとなる。これは実際の異常モニタの抵抗値で
ある300ｋΩに比べて約２倍であり、100％の誤差になっ
てしまう。しかしこの誤差は、規格上の抵抗Ｒｘの抵抗
値Ｒが大きくなるほど小さくなる。例えば、抵抗値Ｒが
規格上の抵抗値よりも２０％大きい場合には、項目７に
おいて、異常モニタの両端の電位差は2.9733ｍＶであ
る。この電位差を測定して、規格上の抵抗値である３Ｍ
Ωを用いてモニタの抵抗値を算出すると305ｋΩとな
る。これは実際の異常モニタの抵抗値である300ｋΩに
略等しく、約1.7％の誤差しか生じない。
から算出するモニタの抵抗値にも影響を与える。例え
ば、抵抗値Ｒが規格上の抵抗値よりも２０％大きい場合
には、項目１において、異常モニタの両端の電位差は2
7.3193ｍＶである。この電位差を測定して、規格上の抵
抗値である100ｋΩを用いてモニタの抵抗値を算出する
と600ｋΩとなる。これは実際の異常モニタの抵抗値で
ある300ｋΩに比べて約２倍であり、100％の誤差になっ
てしまう。しかしこの誤差は、規格上の抵抗Ｒｘの抵抗
値Ｒが大きくなるほど小さくなる。例えば、抵抗値Ｒが
規格上の抵抗値よりも２０％大きい場合には、項目７に
おいて、異常モニタの両端の電位差は2.9733ｍＶであ
る。この電位差を測定して、規格上の抵抗値である３Ｍ
Ωを用いてモニタの抵抗値を算出すると305ｋΩとな
る。これは実際の異常モニタの抵抗値である300ｋΩに
略等しく、約1.7％の誤差しか生じない。
【００３６】このように本発明においては、テスト回路
１１−１乃至１１−ｎにおいてモニタＭｘに並列に接続
する抵抗Ｒｘの抵抗値が大きいほど、この抵抗値の規格
上の値からずれる誤差が、算出されたモニタ抵抗値に与
える影響は小さくなる。これは、モニタＭｘに並列に接
続する抵抗Ｒｘの抵抗値が大きいほど、モニタＭｘを流
れる電流に比較して抵抗Ｒｘ側を流れる電流が小さくな
り、テスト回路両端に現れる電位差はモニタの抵抗値だ
けを反映した電位差に近づくからである。即ち、テスト
回路両端に現れる電位差がモニタの抵抗値だけを反映し
た電位差に近いほど、抵抗Ｒｘの抵抗値の誤差の影響が
小さくなり、正確なモニタ抵抗値を測定することが可能
になる。
１１−１乃至１１−ｎにおいてモニタＭｘに並列に接続
する抵抗Ｒｘの抵抗値が大きいほど、この抵抗値の規格
上の値からずれる誤差が、算出されたモニタ抵抗値に与
える影響は小さくなる。これは、モニタＭｘに並列に接
続する抵抗Ｒｘの抵抗値が大きいほど、モニタＭｘを流
れる電流に比較して抵抗Ｒｘ側を流れる電流が小さくな
り、テスト回路両端に現れる電位差はモニタの抵抗値だ
けを反映した電位差に近づくからである。即ち、テスト
回路両端に現れる電位差がモニタの抵抗値だけを反映し
た電位差に近いほど、抵抗Ｒｘの抵抗値の誤差の影響が
小さくなり、正確なモニタ抵抗値を測定することが可能
になる。
【００３７】実際には大きな抵抗ほどチップ上で占める
面積が大きくなるので、使用可能な面積と測定精度との
兼ね合いを考慮して、例えば測定したいモニタの異常時
の抵抗値をｒｍとした場合、ｒｍ＜Ｒの範囲で抵抗Ｒｘ
の抵抗値Ｒを適当な値に設定すればよい。
面積が大きくなるので、使用可能な面積と測定精度との
兼ね合いを考慮して、例えば測定したいモニタの異常時
の抵抗値をｒｍとした場合、ｒｍ＜Ｒの範囲で抵抗Ｒｘ
の抵抗値Ｒを適当な値に設定すればよい。
【００３８】図６は、実質短絡状態が正常状態であるモ
ニタを検査する際の回路構成の実施例を示す図である。
図４と同一の要素は同一の参照番号で参照され、その説
明は省略される。
ニタを検査する際の回路構成の実施例を示す図である。
図４と同一の要素は同一の参照番号で参照され、その説
明は省略される。
【００３９】図３と同様に、テスト回路１１−１乃至１
１−６３が直列に接続され、直列接続の両端に端子Ｔ１
及び端子Ｔ２が設けられる。テスト回路１１−１乃至１
１−６３の各々は、モニタＭｘ、抵抗ｒｘ、及び抵抗Ｒ
ｘ（ｘは１乃至６３の何れかの整数）を含む。ここで抵
抗ｒｘはモニタＭｘに直列に接続され、この直列接続に
抵抗Ｒｘが並列に接続される。ここで抵抗Ｒ１乃至Ｒ６
３及びｒ１乃至ｒ６３は、その規格上の抵抗値が既知の
抵抗（所定の規格で製造された抵抗）である。モニタＭ
１乃至Ｍ６３は、例えば抵抗やオン状態のトランジスタ
等のような、正常状態で導通状態である回路素子であ
る。
１−６３が直列に接続され、直列接続の両端に端子Ｔ１
及び端子Ｔ２が設けられる。テスト回路１１−１乃至１
１−６３の各々は、モニタＭｘ、抵抗ｒｘ、及び抵抗Ｒ
ｘ（ｘは１乃至６３の何れかの整数）を含む。ここで抵
抗ｒｘはモニタＭｘに直列に接続され、この直列接続に
抵抗Ｒｘが並列に接続される。ここで抵抗Ｒ１乃至Ｒ６
３及びｒ１乃至ｒ６３は、その規格上の抵抗値が既知の
抵抗（所定の規格で製造された抵抗）である。モニタＭ
１乃至Ｍ６３は、例えば抵抗やオン状態のトランジスタ
等のような、正常状態で導通状態である回路素子であ
る。
【００４０】図７は、テスト回路のモニタ及び抵抗の値
の例を示す図である。
の例を示す図である。
【００４１】図７には、異なった回路素子パラメータに
対応して項目０乃至項目９が示される。何れの項目にお
いてもモニタ数は６３であり、端子Ｔ１及びＴ２間に２
Ｖの電圧が印加される。またモニタＭｘの抵抗値ｒｍ
は、通常時に５Ω（実質的に短絡）、異常時に１００Ω
であるとされている。また更に、抵抗Ｒｘの抵抗値Ｒは
５００Ωである。
対応して項目０乃至項目９が示される。何れの項目にお
いてもモニタ数は６３であり、端子Ｔ１及びＴ２間に２
Ｖの電圧が印加される。またモニタＭｘの抵抗値ｒｍ
は、通常時に５Ω（実質的に短絡）、異常時に１００Ω
であるとされている。また更に、抵抗Ｒｘの抵抗値Ｒは
５００Ωである。
【００４２】項目０は、抵抗ｒｘの抵抗値ｒが20Ωであ
り、異常モニタが存在しない場合に対応する。この場
合、テスト回路１１−１乃至１１−６３の直列接続に流
れる電流は1.3333μＡであり、各通常モニタＭｘの電位
差は31.7460ｍＶである。
り、異常モニタが存在しない場合に対応する。この場
合、テスト回路１１−１乃至１１−６３の直列接続に流
れる電流は1.3333μＡであり、各通常モニタＭｘの電位
差は31.7460ｍＶである。
【００４３】項目１乃至３は、抵抗ｒｘが存在しない場
合（ｒ＝０）に対応する。項目１は異常なモニタの数が
１つの場合、項目２は異常なモニタの数が１０個の場
合、項目３は異常なモニタの数が６０個の場合である。
例えば、異常なモニタの数が６０個である項目３の場
合、各通常モニタＭｘの電位差は1.9743ｍＶであり、異
常モニタＭｘの電位差は33.2346ｍＶである。
合（ｒ＝０）に対応する。項目１は異常なモニタの数が
１つの場合、項目２は異常なモニタの数が１０個の場
合、項目３は異常なモニタの数が６０個の場合である。
例えば、異常なモニタの数が６０個である項目３の場
合、各通常モニタＭｘの電位差は1.9743ｍＶであり、異
常モニタＭｘの電位差は33.2346ｍＶである。
【００４４】項目４乃至６は、各抵抗ｒｘの抵抗値ｒが
５Ωである場合に対応する。項目４は異常なモニタの数
が１つの場合、項目５は異常なモニタの数が２０個の場
合、項目６は異常なモニタの数が６０個の場合である。
例えば、異常なモニタの数が６０個である項目６の場
合、各通常モニタＭｘの電位差は3.7448ｍＶであり、異
常モニタＭｘの電位差は33.1461ｍＶである。
５Ωである場合に対応する。項目４は異常なモニタの数
が１つの場合、項目５は異常なモニタの数が２０個の場
合、項目６は異常なモニタの数が６０個の場合である。
例えば、異常なモニタの数が６０個である項目６の場
合、各通常モニタＭｘの電位差は3.7448ｍＶであり、異
常モニタＭｘの電位差は33.1461ｍＶである。
【００４５】項目７乃至９は、各抵抗ｒｘの抵抗値ｒが
20Ωである場合に対応する。項目７は異常なモニタの数
が１つの場合、項目８は異常なモニタの数が２０個の場
合、項目９は異常なモニタの数が６０個の場合である。
例えば、異常なモニタの数が６０個である項目９の場
合、各通常モニタＭｘの電位差は8.1014ｍＶであり、異
常モニタＭｘの電位差は32.9283ｍＶである。
20Ωである場合に対応する。項目７は異常なモニタの数
が１つの場合、項目８は異常なモニタの数が２０個の場
合、項目９は異常なモニタの数が６０個の場合である。
例えば、異常なモニタの数が６０個である項目９の場
合、各通常モニタＭｘの電位差は8.1014ｍＶであり、異
常モニタＭｘの電位差は32.9283ｍＶである。
【００４６】ここで抵抗ｒｘは、電流にリミットをかけ
て素子を破壊しない役割を果たす。従って、図８に示さ
れるように、テスト回路１１−１乃至１１−ｎの直列接
続の一部に抵抗３０を直列に挿入するようにすれば、各
テスト回路に抵抗ｒｘを挿入しなくてもよい。但し図８
のような構成においては、抵抗３０は、電流にリミット
をかける機能しか果たさないが、図６の抵抗ｒｘには、
電流リミット機能以外の機能も果たしている。
て素子を破壊しない役割を果たす。従って、図８に示さ
れるように、テスト回路１１−１乃至１１−ｎの直列接
続の一部に抵抗３０を直列に挿入するようにすれば、各
テスト回路に抵抗ｒｘを挿入しなくてもよい。但し図８
のような構成においては、抵抗３０は、電流にリミット
をかける機能しか果たさないが、図６の抵抗ｒｘには、
電流リミット機能以外の機能も果たしている。
【００４７】図７の項目３に示されるように、抵抗ｒｘ
が存在せず異常モニタの数が多い場合には、流れる電流
量が少なくなり、各通常モニタＭｘの電位差は1.9743ｍ
Ｖと小さい値となっている。この時、例えば電圧を測定
する電圧計の分解能が２ｍＶであるとすると、1.9743ｍ
Ｖは丸められて２ｍＶとなってしまう。しかしながら例
えば項目９に示されるように、20Ωの抵抗ｒｘを設けた
場合には、異常モニタの数が多くなり流れる電流量が少
なくなっても、各通常モニタＭｘの電位差は8.1014ｍＶ
となる。従って、少ない電流でも大きな電位差を確保す
ることが可能となる。
が存在せず異常モニタの数が多い場合には、流れる電流
量が少なくなり、各通常モニタＭｘの電位差は1.9743ｍ
Ｖと小さい値となっている。この時、例えば電圧を測定
する電圧計の分解能が２ｍＶであるとすると、1.9743ｍ
Ｖは丸められて２ｍＶとなってしまう。しかしながら例
えば項目９に示されるように、20Ωの抵抗ｒｘを設けた
場合には、異常モニタの数が多くなり流れる電流量が少
なくなっても、各通常モニタＭｘの電位差は8.1014ｍＶ
となる。従って、少ない電流でも大きな電位差を確保す
ることが可能となる。
【００４８】但し抵抗ｒｘの抵抗値ｒを抵抗Ｒｘの抵抗
値Ｒに近づけてしまうと、通常モニタの場合と異常モニ
タの場合とで、電位差にそれ程の違いが無くなってしま
う。図９は、抵抗値ｒを抵抗値Ｒに近づけた場合の各電
流・電圧値を示す図である。図９に示されるように、抵
抗値ｒを300Ωとして抵抗値Ｒの500Ωに近づけた場合、
通常モニタの場合の電位差と異常モニタの場合の電位差
にそれ程の違いがなくなり、抵抗Ｒｘの製造ばらつきに
よる差なのか、或いは実際にモニタの抵抗値が変化した
ために生じた差であるのかが判別できなくなってしま
う。
値Ｒに近づけてしまうと、通常モニタの場合と異常モニ
タの場合とで、電位差にそれ程の違いが無くなってしま
う。図９は、抵抗値ｒを抵抗値Ｒに近づけた場合の各電
流・電圧値を示す図である。図９に示されるように、抵
抗値ｒを300Ωとして抵抗値Ｒの500Ωに近づけた場合、
通常モニタの場合の電位差と異常モニタの場合の電位差
にそれ程の違いがなくなり、抵抗Ｒｘの製造ばらつきに
よる差なのか、或いは実際にモニタの抵抗値が変化した
ために生じた差であるのかが判別できなくなってしま
う。
【００４９】以上のように、導通状態が正常状態である
モニタを検査する際の回路構成においては、抵抗ｒｘを
モニタＭｘに直列に接続し、この直列接続を抵抗Ｒｘに
並列接続する構成が好ましい。抵抗ｒｘの抵抗値ｒとし
ては、測定したいモニタの正常時の抵抗値をｒｍとした
場合、ｒｍ＜ｒ＜Ｒの値であることが好ましい。例え
ば、抵抗値ｒは、そのオーダーが抵抗値ｒｍより少なく
とも一桁高く、また抵抗Ｒｘの抵抗値Ｒより少なくとも
一桁低くなるように設定することが好ましい。
モニタを検査する際の回路構成においては、抵抗ｒｘを
モニタＭｘに直列に接続し、この直列接続を抵抗Ｒｘに
並列接続する構成が好ましい。抵抗ｒｘの抵抗値ｒとし
ては、測定したいモニタの正常時の抵抗値をｒｍとした
場合、ｒｍ＜ｒ＜Ｒの値であることが好ましい。例え
ば、抵抗値ｒは、そのオーダーが抵抗値ｒｍより少なく
とも一桁高く、また抵抗Ｒｘの抵抗値Ｒより少なくとも
一桁低くなるように設定することが好ましい。
【００５０】以上説明したように、本発明の試験用半導
体チップにおいては、各々が測定対象のモニタを含む複
数のテスト回路を直列に接続し、任意の１つのテスト回
路を選択してその上端接続点の電位と下端接続点の電位
とを選択手段を介して測定可能な構成とすることで、テ
スト回路に生じる電圧降下を測定することが出来る。こ
れによって、例えば本来開放状態であるはずのモニタが
正しく開放状態にあるか否か、また本来短絡状態である
はずのモニタが正しく短絡状態にあるか否か等を判断す
ることが出来る。
体チップにおいては、各々が測定対象のモニタを含む複
数のテスト回路を直列に接続し、任意の１つのテスト回
路を選択してその上端接続点の電位と下端接続点の電位
とを選択手段を介して測定可能な構成とすることで、テ
スト回路に生じる電圧降下を測定することが出来る。こ
れによって、例えば本来開放状態であるはずのモニタが
正しく開放状態にあるか否か、また本来短絡状態である
はずのモニタが正しく短絡状態にあるか否か等を判断す
ることが出来る。
【００５１】なお直列接続された複数のテスト回路の各
モニタは同一である必要はなく、それぞれが異なるモニ
タであって構わない。また各テスト回路の抵抗素子の抵
抗値は、全て同一である必要はなく、測定対象のモニタ
に応じて変化させてよい。或いは、各テスト回路の抵抗
素子の抵抗値を全て同一に設定してもよい。
モニタは同一である必要はなく、それぞれが異なるモニ
タであって構わない。また各テスト回路の抵抗素子の抵
抗値は、全て同一である必要はなく、測定対象のモニタ
に応じて変化させてよい。或いは、各テスト回路の抵抗
素子の抵抗値を全て同一に設定してもよい。
【００５２】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００５３】なお本発明の内容は、以下に記載される範
囲の発明を含むものである。
囲の発明を含むものである。
【００５４】付記１）検査対象であるモニタを含み２つ
の端子を有するテスト回路を該端子同士の接続により複
数個直列接続した直列接続回路と、該直列接続回路の一
方の端に外部から第１の電圧を供給する端子と、該直列
接続回路の他方の端に外部から第２の電圧を供給する端
子と、外部から電位測定可能な測定端子と、該直列接続
回路から任意のテスト回路を選択し該選択したテスト回
路の該２つの端子のうち少なくとも一方を該測定端子に
接続する選択手段を含むことを特徴とする半導体回路。
の端子を有するテスト回路を該端子同士の接続により複
数個直列接続した直列接続回路と、該直列接続回路の一
方の端に外部から第１の電圧を供給する端子と、該直列
接続回路の他方の端に外部から第２の電圧を供給する端
子と、外部から電位測定可能な測定端子と、該直列接続
回路から任意のテスト回路を選択し該選択したテスト回
路の該２つの端子のうち少なくとも一方を該測定端子に
接続する選択手段を含むことを特徴とする半導体回路。
【００５５】付記２）該モニタは正常時に実質的に開放
状態であり異常時に実質的に導通状態になる回路素子で
あることを特徴とする付記１記載の半導体回路。
状態であり異常時に実質的に導通状態になる回路素子で
あることを特徴とする付記１記載の半導体回路。
【００５６】付記３）該モニタは正常時に実質的に短絡
状態であり異常時に実質的に高インピーダンス状態とな
ることを特徴とする付記１記載の半導体回路。
状態であり異常時に実質的に高インピーダンス状態とな
ることを特徴とする付記１記載の半導体回路。
【００５７】付記４）該テスト回路は、該モニタと抵抗
とを並列接続した回路であることを特徴とする付記１記
載の半導体回路。
とを並列接続した回路であることを特徴とする付記１記
載の半導体回路。
【００５８】付記５）該抵抗の抵抗値は、異常時におけ
る該モニタの測定対象の抵抗値よりも大きいことを特徴
とする付記４記載の半導体回路。
る該モニタの測定対象の抵抗値よりも大きいことを特徴
とする付記４記載の半導体回路。
【００５９】付記６）該直列接続回路は更に直列接続さ
れた電流制限用の抵抗を含むことを特徴とする付記４記
載の半導体回路。
れた電流制限用の抵抗を含むことを特徴とする付記４記
載の半導体回路。
【００６０】付記７）該テスト回路は、該モニタと第１
の抵抗とを直列接続し、該モニタと該第１の抵抗との直
列接続を第２の抵抗と並列接続した回路であることを特
徴とする付記１記載の半導体回路。
の抵抗とを直列接続し、該モニタと該第１の抵抗との直
列接続を第２の抵抗と並列接続した回路であることを特
徴とする付記１記載の半導体回路。
【００６１】付記８）該第１の抵抗の抵抗値は正常時に
おける該モニタの測定対象の抵抗値よりも大きく、該第
２の抵抗の抵抗値は該第１の抵抗の抵抗値よりも大きい
ことを特徴とする付記７記載の半導体回路。
おける該モニタの測定対象の抵抗値よりも大きく、該第
２の抵抗の抵抗値は該第１の抵抗の抵抗値よりも大きい
ことを特徴とする付記７記載の半導体回路。
【００６２】付記９）該選択手段は、２ｎビットの選択
に対してｎ個の選択用端子を含むことを特徴とする付記
１記載の半導体装置。
に対してｎ個の選択用端子を含むことを特徴とする付記
１記載の半導体装置。
【００６３】
【発明の効果】本発明の試験用半導体チップにおいて
は、各々が測定対象のモニタを含む複数のテスト回路を
直列に接続し、任意の１つのテスト回路を選択してその
上端接続点の電位と下端接続点の電位とを選択手段を介
して測定可能な構成とすることで、テスト回路に生じる
電圧降下を測定することが出来る。この構成では、テス
ト回路或いはその内部のモニタ回路に電気的に接続され
る端子は、複数の直列接続されたテスト回路に対する電
源電圧端子、グランド電圧端子、及び測定端子の計３個
で済むことになり、従来の構成と比較して大幅に端子数
ひいてはパッド数を削減することが可能になる。従っ
て、単一のチップに数多くのモニタを搭載することが可
能になり、効率的な試験用半導体チップを生成すること
が出来る。
は、各々が測定対象のモニタを含む複数のテスト回路を
直列に接続し、任意の１つのテスト回路を選択してその
上端接続点の電位と下端接続点の電位とを選択手段を介
して測定可能な構成とすることで、テスト回路に生じる
電圧降下を測定することが出来る。この構成では、テス
ト回路或いはその内部のモニタ回路に電気的に接続され
る端子は、複数の直列接続されたテスト回路に対する電
源電圧端子、グランド電圧端子、及び測定端子の計３個
で済むことになり、従来の構成と比較して大幅に端子数
ひいてはパッド数を削減することが可能になる。従っ
て、単一のチップに数多くのモニタを搭載することが可
能になり、効率的な試験用半導体チップを生成すること
が出来る。
【図１】本発明の原理による試験用半導体チップを説明
するための図である。
するための図である。
【図２】開放状態が正常状態であるモニタを検査する際
の回路構成を示す図である。
の回路構成を示す図である。
【図３】短絡状態が正常状態であるモニタを検査する際
の回路構成を示す図である。
の回路構成を示す図である。
【図４】開放状態が正常状態であるモニタを検査する際
の回路構成の実施例を示す図である。
の回路構成の実施例を示す図である。
【図５】テスト回路のモニタ及び抵抗の値の例を示す図
である。
である。
【図６】実質短絡状態が正常状態であるモニタを検査す
る際の回路構成の実施例を示す図である。
る際の回路構成の実施例を示す図である。
【図７】テスト回路のモニタ及び抵抗の値の例を示す図
である。
である。
【図８】実質短絡状態が正常状態であるモニタを検査す
る際の回路構成の別の実施例を示す図である。
る際の回路構成の別の実施例を示す図である。
【図９】抵抗値ｒを抵抗値Ｒに近づけた場合の各電流・
電圧値を示す図である。
電圧値を示す図である。
１１−１乃至１１−ｎ テスト回路 １２ 選択手段
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AH03 AK02 AK15 AL05 4M106 AA02 AA07 AA08 AB12 AC02 AD01 AD30 BA14 CA01 CA10 DH09 5F038 BE02 DT04 DT12 EZ20
Claims (7)
- 【請求項１】検査対象であるモニタを含み２つの端子を
有するテスト回路を該端子同士の接続により複数個直列
接続した直列接続回路と、 該直列接続回路の一方の端に外部から第１の電圧を供給
する端子と、 該直列接続回路の他方の端に外部から第２の電圧を供給
する端子と、 外部から電位測定可能な測定端子と、 該直列接続回路から任意のテスト回路を選択し該選択し
たテスト回路の該２つの端子のうち少なくとも一方を該
測定端子に接続する選択手段を含むことを特徴とする半
導体回路。 - 【請求項２】該モニタは正常時に実質的に開放状態であ
り異常時に実質的に導通状態になる回路素子であること
を特徴とする請求項１記載の半導体回路。 - 【請求項３】該モニタは正常時に実質的に短絡状態であ
り異常時に実質的に高インピーダンス状態となることを
特徴とする請求項１記載の半導体回路。 - 【請求項４】該テスト回路は、該モニタと抵抗とを並列
接続した回路であることを特徴とする請求項１記載の半
導体回路。 - 【請求項５】該抵抗の抵抗値は、異常時における該モニ
タの測定対象の抵抗値よりも大きいことを特徴とする請
求項４記載の半導体回路。 - 【請求項６】該テスト回路は、該モニタと第１の抵抗と
を直列接続し、該モニタと該第１の抵抗との直列接続を
第２の抵抗と並列接続した回路であることを特徴とする
請求項１記載の半導体回路。 - 【請求項７】該第１の抵抗の抵抗値は正常時における該
モニタの測定対象の抵抗値よりも大きく、該第２の抵抗
の抵抗値は該第１の抵抗の抵抗値よりも大きいことを特
徴とする請求項６記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000365986A JP4480880B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000365986A JP4480880B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002168917A true JP2002168917A (ja) | 2002-06-14 |
| JP4480880B2 JP4480880B2 (ja) | 2010-06-16 |
Family
ID=18836668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000365986A Expired - Fee Related JP4480880B2 (ja) | 2000-11-30 | 2000-11-30 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4480880B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7164149B2 (en) | 2003-04-18 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor device, semiconductor device manufacturing method, and semiconductor device test method |
| JP2009010344A (ja) * | 2007-05-30 | 2009-01-15 | Oki Electric Ind Co Ltd | 半導体集積回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255672A (ja) * | 1987-04-10 | 1988-10-21 | Mitsubishi Electric Corp | 回路ブロツクテスト回路 |
| JPH0538887U (ja) * | 1991-10-25 | 1993-05-25 | ソニー株式会社 | 半導体デバイスの信頼性評価用テストパターン |
| JPH05335396A (ja) * | 1992-05-29 | 1993-12-17 | Kawasaki Steel Corp | 試験用半導体装置及びその試験方法 |
| JPH09162254A (ja) * | 1995-12-12 | 1997-06-20 | Matsushita Electron Corp | 金属配線の信頼性試験方法及び試験回路 |
| JPH11248755A (ja) * | 1998-03-06 | 1999-09-17 | Matsushita Electric Ind Co Ltd | 積層電圧計測装置 |
| JP2000304819A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置 |
-
2000
- 2000-11-30 JP JP2000365986A patent/JP4480880B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255672A (ja) * | 1987-04-10 | 1988-10-21 | Mitsubishi Electric Corp | 回路ブロツクテスト回路 |
| JPH0538887U (ja) * | 1991-10-25 | 1993-05-25 | ソニー株式会社 | 半導体デバイスの信頼性評価用テストパターン |
| JPH05335396A (ja) * | 1992-05-29 | 1993-12-17 | Kawasaki Steel Corp | 試験用半導体装置及びその試験方法 |
| JPH09162254A (ja) * | 1995-12-12 | 1997-06-20 | Matsushita Electron Corp | 金属配線の信頼性試験方法及び試験回路 |
| JPH11248755A (ja) * | 1998-03-06 | 1999-09-17 | Matsushita Electric Ind Co Ltd | 積層電圧計測装置 |
| JP2000304819A (ja) * | 1999-04-22 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7164149B2 (en) | 2003-04-18 | 2007-01-16 | Kabushiki Kaisha Toshiba | Semiconductor device, semiconductor device manufacturing method, and semiconductor device test method |
| JP2009010344A (ja) * | 2007-05-30 | 2009-01-15 | Oki Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4480880B2 (ja) | 2010-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7486095B2 (en) | System for measuring signal path resistance for an integrated circuit tester interconnect structure | |
| US5861743A (en) | Hybrid scanner for use in an improved MDA tester | |
| KR100485462B1 (ko) | 집적회로검사방법 | |
| JPH08271565A (ja) | 電源装置の接続状態検査方法及びその方法を用いる電源装置 | |
| CN115004044A (zh) | 具有嵌入式测试电路系统的集成电路 | |
| JP2003532082A (ja) | 短絡スイッチを備えた電子回路デバイスおよびそのデバイスを試験する方法 | |
| JP3487281B2 (ja) | 半導体装置及びそのテスト方法 | |
| JP3558425B2 (ja) | 信号切換装置およびスイッチ回路 | |
| JP4480880B2 (ja) | 半導体回路 | |
| US6442718B1 (en) | Memory module test system with reduced driver output impedance | |
| JP2004537889A (ja) | 計測用途のための選択可能な短絡回路を提供する電気回路 | |
| JP3667645B2 (ja) | 汎用型バーンインボード | |
| JP3945641B2 (ja) | 半導体装置 | |
| JPS6230971A (ja) | 半導体集積回路装置 | |
| JP2655824B2 (ja) | インピーダンス測定方法およびインピーダンス測定装置 | |
| JP3236072B2 (ja) | テスト回路およびテスト方法 | |
| JPH06130108A (ja) | プリント基板の試験方法 | |
| US20070229106A1 (en) | Measuring and identifying analog characteristics of a microelectronic component at a wafer level and a platform level | |
| JPH06230031A (ja) | プロ−ブカ−ドを用いた半導体素子の特性測定方法 | |
| JPH0613441A (ja) | 半導体集積回路装置の検査測定方法 | |
| JP2007064645A (ja) | 半導体検査方法 | |
| JP2000258501A (ja) | Ｉｃ試験装置用電源装置 | |
| JPH05196699A (ja) | 半導体集積回路 | |
| JP2001228207A (ja) | 半導体素子の検査装置 | |
| JP2016045082A (ja) | 端子間ショート制御端子付き半導体集積回路、及び端子間ショート制御端子付き半導体集積回路と測定治具との接触抵抗を測定する方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061004 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090424 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100317 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140326 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |