JP3236072B2 - テスト回路およびテスト方法 - Google Patents
テスト回路およびテスト方法Info
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- JP3236072B2 JP3236072B2 JP15489292A JP15489292A JP3236072B2 JP 3236072 B2 JP3236072 B2 JP 3236072B2 JP 15489292 A JP15489292 A JP 15489292A JP 15489292 A JP15489292 A JP 15489292A JP 3236072 B2 JP3236072 B2 JP 3236072B2
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- Japan
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- transistor
- output
- test
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- resistance
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Description
【０００１】
【産業上の利用分野】本発明はテスト回路およびテスト
方法に関する。
方法に関する。
【０００２】
【従来の技術】従来のテスト回路は図３に示すように、
各素子Ｒ1 〜Ｒ4 ，Ｍ1 ，Ｍ2 に電極Ｔが設けられ、測
定しようとする素子の電極に探針を接触させ測定を行な
っている。これら各素子はそれぞれが独立している場合
や電極位置が統一されている場合等様々である。しかし
製品に関係する他の回路素子とは完全に分離し配置され
ている。
各素子Ｒ1 〜Ｒ4 ，Ｍ1 ，Ｍ2 に電極Ｔが設けられ、測
定しようとする素子の電極に探針を接触させ測定を行な
っている。これら各素子はそれぞれが独立している場合
や電極位置が統一されている場合等様々である。しかし
製品に関係する他の回路素子とは完全に分離し配置され
ている。
【０００３】
【発明が解決しようとする課題】この従来の方法では、
一枚毎あるいはチップ毎のデータを取ろうとすると探針
の移動が多くなり、測定時間が長くかかるようになる。
またこれら素子の配列に合せた専用の探針を用意できれ
ばこのような問題は無くなるが、別に品種毎にこれら専
用の探針ができたり、探針位置を固定した場合、製品設
計時のアートワークに制限が生じる等の問題がでてく
る。
一枚毎あるいはチップ毎のデータを取ろうとすると探針
の移動が多くなり、測定時間が長くかかるようになる。
またこれら素子の配列に合せた専用の探針を用意できれ
ばこのような問題は無くなるが、別に品種毎にこれら専
用の探針ができたり、探針位置を固定した場合、製品設
計時のアートワークに制限が生じる等の問題がでてく
る。
【０００４】
【課題を解決するための手段】本発明の特徴は、集積回
路を構成する複数の出力トランジスタ、出力端子、抵抗
素子、トランジスタ素子を具備し、それぞれの前記出力
トランジスタのドレインに前記抵抗素子もしくはトラン
ジスタ素子の一端が接続され、前記抵抗素子およびトラ
ンジスタ素子の他端が前記出力端子に共通接続され、テ
スト時に前記出力トランジスタのゲートに選択信号を作
用させることによりこれらの抵抗素子、トランジスタ素
子を選択する手段が前記出力トランジスタのゲートに接
続されているテスト回路にある。本発明の他の特徴は、
集積回路を構成する複数の出力トランジスタ、出力端
子、抵抗素子、トランジスタ素子を具備し、それぞれの
前記出力トランジスタのドレインに前記抵抗素子もしく
はトランジスタ素子の一端が接続され、前記抵抗素子お
よびトランジスタ素子の他端が前記出力端子に共通接続
され、テスト時に前記出力トランジスタのゲートに選択
信号を作用させることによりこれらの抵抗素子、トラン
ジスタ素子のうちのどれか一つの素子を選択し、この選
択された素子の特性を測定するテスト方法にある。
路を構成する複数の出力トランジスタ、出力端子、抵抗
素子、トランジスタ素子を具備し、それぞれの前記出力
トランジスタのドレインに前記抵抗素子もしくはトラン
ジスタ素子の一端が接続され、前記抵抗素子およびトラ
ンジスタ素子の他端が前記出力端子に共通接続され、テ
スト時に前記出力トランジスタのゲートに選択信号を作
用させることによりこれらの抵抗素子、トランジスタ素
子を選択する手段が前記出力トランジスタのゲートに接
続されているテスト回路にある。本発明の他の特徴は、
集積回路を構成する複数の出力トランジスタ、出力端
子、抵抗素子、トランジスタ素子を具備し、それぞれの
前記出力トランジスタのドレインに前記抵抗素子もしく
はトランジスタ素子の一端が接続され、前記抵抗素子お
よびトランジスタ素子の他端が前記出力端子に共通接続
され、テスト時に前記出力トランジスタのゲートに選択
信号を作用させることによりこれらの抵抗素子、トラン
ジスタ素子のうちのどれか一つの素子を選択し、この選
択された素子の特性を測定するテスト方法にある。
【０００５】
【実施例】次に本発明について図面を用いて説明する。
【０００６】図１は本発明の第１の実施例を示す回路図
である。
である。
【０００７】ピンＯ0 には抵抗素子Ｒ1 〜Ｒ4 の一方の
端およびトランジスタＭ1 ，Ｍ2 のドレインが接続され
ている。抵抗素子Ｒ1 の他端にはトランジスタＭ7 のド
レインが、抵抗素子Ｒ2 にはトランジスタＭ8 のドレイ
ンが、抵抗素子Ｒ3 にはトランジスタＭ5 のドレイン
が、抵抗素子Ｒ4 にはトランジスタのＭ6 ドレインがそ
れぞれ接続されている。Ｍ1 のソースにはＭ3 のドレイ
ンが、Ｍ2 のソースにはＭ4 のドレインが接続されてい
る。ここでＭ3 ，Ｍ5 ，Ｍ7 はＰｃｈＭＯＳでソースは
正の電源に、Ｍ4 ，Ｍ6 ，Ｍ8 はＮｃｈＭＯＳでソース
は接地にそれぞれつながっている。
端およびトランジスタＭ1 ，Ｍ2 のドレインが接続され
ている。抵抗素子Ｒ1 の他端にはトランジスタＭ7 のド
レインが、抵抗素子Ｒ2 にはトランジスタＭ8 のドレイ
ンが、抵抗素子Ｒ3 にはトランジスタＭ5 のドレイン
が、抵抗素子Ｒ4 にはトランジスタのＭ6 ドレインがそ
れぞれ接続されている。Ｍ1 のソースにはＭ3 のドレイ
ンが、Ｍ2 のソースにはＭ4 のドレインが接続されてい
る。ここでＭ3 ，Ｍ5 ，Ｍ7 はＰｃｈＭＯＳでソースは
正の電源に、Ｍ4 ，Ｍ6 ，Ｍ8 はＮｃｈＭＯＳでソース
は接地にそれぞれつながっている。
【０００８】これらＭ3 〜Ｍ8 のトランジスタのゲート
には論理回路Ｇ3 〜Ｇ8 がつながりこの論理回路にはＩ
0 ，ＳＥＬ，ＯＥ，Ｐ1 〜Ｐ3 又はＮ1 〜Ｎ3 が入力さ
れる。これらＰ1 〜Ｐ3 ，Ｎ1 〜Ｎ3 の信号はＤn から
ＤＥＣにより作られる。論理回路Ｇ1 はＳＥＬの反転信
号を、Ｇ2 はＯＥの反転信号を作っている。またＭ1，
Ｍ2 のゲートは他の入力ピンＩ1 とつながっている。こ
のピンＩ1 には入出力回路Ｉ／Ｏがつながっている場合
もある。
には論理回路Ｇ3 〜Ｇ8 がつながりこの論理回路にはＩ
0 ，ＳＥＬ，ＯＥ，Ｐ1 〜Ｐ3 又はＮ1 〜Ｎ3 が入力さ
れる。これらＰ1 〜Ｐ3 ，Ｎ1 〜Ｎ3 の信号はＤn から
ＤＥＣにより作られる。論理回路Ｇ1 はＳＥＬの反転信
号を、Ｇ2 はＯＥの反転信号を作っている。またＭ1，
Ｍ2 のゲートは他の入力ピンＩ1 とつながっている。こ
のピンＩ1 には入出力回路Ｉ／Ｏがつながっている場合
もある。
【０００９】次に動作を説明する。まずＯＥはピンＯ0
を高インピーダンス状態にする信号でこれが１になると
Ｍ3 〜Ｍ8 がカットオフする。
を高インピーダンス状態にする信号でこれが１になると
Ｍ3 〜Ｍ8 がカットオフする。
【００１０】ＳＥＬはＩ0 を出力するかＤn 側を出力す
るかを選択する信号。Ｉ0 はデータでＳＥＬにより切り
換えられるとＭ3 〜Ｍ8 のすべてのトランジスタのゲー
トに供給される。これによりドレイン側に抵抗分をもっ
たトランジスタでも並列効果により大きな電流が流せ
る。
るかを選択する信号。Ｉ0 はデータでＳＥＬにより切り
換えられるとＭ3 〜Ｍ8 のすべてのトランジスタのゲー
トに供給される。これによりドレイン側に抵抗分をもっ
たトランジスタでも並列効果により大きな電流が流せ
る。
【００１１】ＤＥＣの出力Ｎ1 〜Ｎ3 ，Ｐ1 〜Ｐ3 はＭ
3 〜Ｍ8 のトランジスタのうちどれか１つだけ選ぶ為に
使われるもので、これにより所望の抵抗素子がピンＯ0
と電源又は接地とつながるのでこの電圧、電流特性を容
易に測る事ができる。
3 〜Ｍ8 のトランジスタのうちどれか１つだけ選ぶ為に
使われるもので、これにより所望の抵抗素子がピンＯ0
と電源又は接地とつながるのでこの電圧、電流特性を容
易に測る事ができる。
【００１２】またＩ0 は通常の論理信号でこれを出力で
きるので、例えば製品の出力回路を本回路に置き変える
事が可能である。このとき他の入力ピンよりＤn の信号
を作りＳＥＬをテスト信号から作る必要がある、前者は
何の工夫もいらないが後者はマイクロコンピュータのよ
うに複雑なものならばテスト信号が必用な為、専用のテ
ストピン等があらかじめ用意されているが、これが用意
されていない場合やメモリのような単機能なものでは３
値入力できる特殊なピンを用意する必要がある。
きるので、例えば製品の出力回路を本回路に置き変える
事が可能である。このとき他の入力ピンよりＤn の信号
を作りＳＥＬをテスト信号から作る必要がある、前者は
何の工夫もいらないが後者はマイクロコンピュータのよ
うに複雑なものならばテスト信号が必用な為、専用のテ
ストピン等があらかじめ用意されているが、これが用意
されていない場合やメモリのような単機能なものでは３
値入力できる特殊なピンを用意する必要がある。
【００１３】図２は本発明の第２の実施例を示す回路図
で、Ｍ3 〜Ｍ8 のドレイン側Ｔ1 〜Ｔ6 に同導電型のＭ
ＯＳＦＥＴＭ11〜Ｍ16（ここでＭ11〜Ｍ13はＰｃｈＭＯ
ＳＦＥＴ，Ｍ14〜Ｍ16はＮｃｈＭＯＳＦＥＴ）のソース
を接続し、それぞれのドレインは入力端子Ｉ11〜Ｉ16に
接続されている。この時Ｉ11〜Ｉ16は他の入力回路や出
力回路と共用する場合もある。Ｍ14〜Ｍ16のゲートには
ＳＥＬが、Ｍ11〜Ｍ13のゲートには論理回路Ｇ９により
ＳＥＬを反転した信号が入る。このことにより通常の動
作時とテスト時を切り換えている。
で、Ｍ3 〜Ｍ8 のドレイン側Ｔ1 〜Ｔ6 に同導電型のＭ
ＯＳＦＥＴＭ11〜Ｍ16（ここでＭ11〜Ｍ13はＰｃｈＭＯ
ＳＦＥＴ，Ｍ14〜Ｍ16はＮｃｈＭＯＳＦＥＴ）のソース
を接続し、それぞれのドレインは入力端子Ｉ11〜Ｉ16に
接続されている。この時Ｉ11〜Ｉ16は他の入力回路や出
力回路と共用する場合もある。Ｍ14〜Ｍ16のゲートには
ＳＥＬが、Ｍ11〜Ｍ13のゲートには論理回路Ｇ９により
ＳＥＬを反転した信号が入る。このことにより通常の動
作時とテスト時を切り換えている。
【００１４】これらドレイン電圧Ｔ1 〜Ｔ6 を外部端子
に出した理由は、電流はＯ0 から直接測れるが出力トラ
ンジスタＭ3 〜Ｍ8 の抵抗分による電圧降下分はＯ0 か
ら測れない為で、本回路のようにＩ11〜Ｉ16にＴ1 〜Ｔ
6 の電圧が出ることで測定値に補正をかけることが可能
となりより正確なデータが取れる事になる。
に出した理由は、電流はＯ0 から直接測れるが出力トラ
ンジスタＭ3 〜Ｍ8 の抵抗分による電圧降下分はＯ0 か
ら測れない為で、本回路のようにＩ11〜Ｉ16にＴ1 〜Ｔ
6 の電圧が出ることで測定値に補正をかけることが可能
となりより正確なデータが取れる事になる。
【００１５】
【発明の効果】本発明は以上説明したように、一般の製
品の出力ピン，入力ピンを本回路に置き変える事で通常
の動作はまったく変らずテスト状態になり、様々な抵抗
素子の値が測定でき、半導体製造工程の状態をチップ毎
にモニタできる。
品の出力ピン，入力ピンを本回路に置き変える事で通常
の動作はまったく変らずテスト状態になり、様々な抵抗
素子の値が測定でき、半導体製造工程の状態をチップ毎
にモニタできる。
【００１６】また通常のピン測定できる為従来は抵抗素
子を測定する工程が必要であったが、これを製品の検査
時に同時にする事が可能となる為、工程合理化ができる
効果もある。
子を測定する工程が必要であったが、これを製品の検査
時に同時にする事が可能となる為、工程合理化ができる
効果もある。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例を示す回路図。
【図３】従来技術を示す回路図。
Ｍ1 ，Ｍ3 ，Ｍ5 ，Ｍ7 ，Ｍ11〜Ｍ13 ＰｃｈＭＯＳ
ＦＥＴ Ｍ2 ，Ｍ4 ，Ｍ6 ，Ｍ8 ，Ｍ14〜Ｍ16 ＮｃｈＭＯＳ
ＦＥＴ Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 抵抗素子 Ｇ1 〜Ｇ9 論理回路 ＤＥＣ デコーダ Ｔ 電極
ＦＥＴ Ｍ2 ，Ｍ4 ，Ｍ6 ，Ｍ8 ，Ｍ14〜Ｍ16 ＮｃｈＭＯＳ
ＦＥＴ Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 抵抗素子 Ｇ1 〜Ｇ9 論理回路 ＤＥＣ デコーダ Ｔ 電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 31/28 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】 集積回路を構成する複数の出力トランジ
スタ、出力端子、抵抗素子、トランジスタ素子を具備
し、それぞれの前記出力トランジスタのドレインに前記
抵抗素子もしくはトランジスタ素子の一端が接続され、
前記抵抗素子およびトランジスタ素子の他端が前記出力
端子に共通接続され、テスト時に前記出力トランジスタ
のゲートに選択信号を作用させることによりこれらの抵
抗素子、トランジスタ素子を選択する手段が前記出力ト
ランジスタのゲートに接続されていることを特徴とする
テスト回路。 - 【請求項２】 前記抵抗素子およびトランジスタ素子が
接続されているそれぞれの前記出力トランジスタのドレ
インに、該ドレインを引き出す手段が接続されているこ
とを特徴とする請求項１記載のテスト回路。 - 【請求項３】 前記出力トランジスタのソースは電源又
は接地とつながっていることを特徴とする請求項１記載
のテスト回路。 - 【請求項４】 集積回路を構成する複数の出力トランジ
スタ、出力端子、抵抗素子、トランジスタ素子を具備
し、それぞれの前記出力トランジスタのドレインに前記
抵抗素子もしくはトランジスタ素子の一端が接続され、
前記抵抗素子およびトランジスタ素子の他端が前記出力
端子に共通接続され、テスト時に前記出力トランジスタ
のゲートに選択信号を作用させることによりこれらの抵
抗素子、トランジスタ素子のうちのどれか一つの素子を
選択し、この選択された素子の特性を測定することを特
徴とするテスト方法。 - 【請求項５】 前記出力トランジスタのソースは電源又
は接地とつながっており、前記選択された素子を介した
前記出力端子と前記電源又は接地間の電圧特性、前記選
択された素子を介して両者間を流れる電流特性を測定す
ることを特徴とする請求項４記載のテスト方法。 - 【請求項６】 前記ドレインの電圧を測定することによ
り前記出力トランジスタにおける電圧降下分を補正する
ことを特徴とする請求項４又は請求項５記載のテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15489292A JP3236072B2 (ja) | 1992-06-15 | 1992-06-15 | テスト回路およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15489292A JP3236072B2 (ja) | 1992-06-15 | 1992-06-15 | テスト回路およびテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347341A JPH05347341A (ja) | 1993-12-27 |
| JP3236072B2 true JP3236072B2 (ja) | 2001-12-04 |
Family
ID=15594238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15489292A Expired - Fee Related JP3236072B2 (ja) | 1992-06-15 | 1992-06-15 | テスト回路およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3236072B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707595B2 (ja) * | 1988-05-10 | 1998-01-28 | 日本電気株式会社 | Ｒｏｍコード番号読出回路 |
-
1992
- 1992-06-15 JP JP15489292A patent/JP3236072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347341A (ja) | 1993-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010904 |
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| LAPS | Cancellation because of no payment of annual fees |