JP3395773B2 - 半導体装置 - Google Patents
半導体装置Info
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- Tests Of Electronic Circuits (AREA)
Description
トモードを備えた半導体装置に関し、特に、テストモー
ドにおいてICテスタ等の検査装置を用いて被検査デバ
イスを検査する際に検査を補助するための測定回路を内
蔵した半導体装置に関する。
図3の半導体装置においては、入力端子と内部回路との
間に、2つのインバータを含むバッファ回路が入力回路
として挿入されている。
置から入力端子1、2、3、…に印加される入力データ
は、バッファ回路101、102、103、…をそれぞ
れ介して、内部回路30に供給される。従って、検査装
置を用いてこのような半導体装置を検査する際には、内
部回路の入力における論理レベルを測定することが必要
となる。そのために、テストモードにおいて動作する測
定回路を半導体装置の内部に設けて、内部回路に入力さ
れている論理レベルを測定することが考えられる。図3
においては、このような測定回路の例として、NAND
ゲートとインバータとを含むAND回路21、22、2
3、…を設けている。
端子について鎖的に接続されている。例えば、第2段目
のAND回路22の一方の入力には、第2番目のデータ
入力端子2からバッファ回路102を介して入力データ
が供給される。また、AND回路22の他方の入力に
は、前段のAND回路21の出力が供給される。さら
に、AND回路22の出力は次段のAND回路23の1
つの入力に供給され、このようにして複数のAND回路
が鎖状に接続されている。
テストモード信号入力端子60を介して、テストモード
でハイレベルとなるテストモード信号TESTが供給さ
れる。また、最終段のAND回路の出力は、選択回路7
0の一方の入力に供給される。選択回路70の他方の入
力には、内部回路30の出力が供給される。選択回路7
0は、テストモード信号TESTによって制御され、通
常動作モードにおいては内部回路30の出力を選択し、
テストモードにおいては最終段のAND回路の出力を選
択する。選択回路70の出力は、出力端子80を介して
外部から読み出される。
ード信号TESTがローレベルであるので、入力データ
の如何にかかわらずAND回路21、22、23、…の
出力もローレベルである。一方、テストモードにおいて
は、テストモード信号TESTがハイレベルとなる。従
って、測定対象以外の入力データをハイレベルに固定
し、測定対象の入力系において入力データ(例えば、デ
ータ入力端子1に印加する入力データ)の論理レベルを
変化させると、それに応じて内部回路30の入力におけ
る論理レベルも変化するはずである。その変化は、鎖状
に接続されたAND回路21、22、23、…によって
伝送され、選択回路70を介して出力端子80から出力
される。このようにすれば、半導体装置の入力回路に関
する各種の仕様にかかわらず、内部回路30の入力にお
ける論理レベルを測定することができる。
てバッファ回路を用いると、入力データを供給する別の
システムの電源がオフとなった場合に問題が生じる。即
ち、この場合には、半導体装置のデータ入力端子がハイ
インピーダンス状態となるので、バッファ回路の入力
が、電源電圧VDDと電源電圧VSSの中間電位(VD
D+VSS)/2の近辺、あるいはVSSをアース電位
とした場合にはVDD/2の近辺となるおそれがある。
そうすると、バッファ回路を構成するインバータに定常
的なドレイン電流が流れてしまう。
れることを禁止するような仕様に対応するため、図3に
示すようなバッファ回路101のかわりに、図4に示す
ようなAND回路11や、図5に示すようなOR回路9
1で、入力回路を構成する技術が用いられている。
Dゲートとインバータとを含んでいる。NANDゲート
の一方の入力には、データ入力端子1が接続されてい
る。また、NANDゲートの他方の入力には、半導体装
置の内部で発生する制御信号Cが供給される。たとえデ
ータ入力端子1がハイインピーダンス状態になっても、
制御信号Cをローレベルとしておけば、NANDゲート
の出力が常にハイレベルとなるので、無駄な電流が流れ
ることはない。
ートとインバータとを含んでいる。NORゲートの一方
の入力には、データ入力端子1が接続されている。ま
た、他方の入力には、半導体装置の内部で発生する制御
信号Cバーが供給される。たとえデータ入力端子1がハ
イインピーダンス状態になっても、制御信号Cバーをハ
イレベルとしておけば、NORゲートの出力が常にロー
レベルとなるので、無駄な電流が流れることはない。
示すAND回路11で入力回路を構成した半導体装置を
テストする場合には、制御信号Cをハイレベルにしなけ
れば、データ入力端子1の論理レベルを変化させてもA
ND回路11の出力がローレベルに固定されて変化しな
い。また、図5に示すOR回路91で入力回路を構成し
た半導体装置をテストする場合には、制御信号Cバーを
ローレベルにしなければ、データ入力端子1の論理レベ
ルを変化させてもOR回路91の出力がハイレベルに固
定されて変化しない。
2、23、…を用いた測定回路を含む半導体装置の入力
系に図4に示すAND回路11や図5に示すOR回路9
1を挿入した場合には、内部制御信号を変化させない限
り、入力回路の入力論理レベルを測定することができな
くなってしまう。
は、内部制御信号を用いるゲート回路が入力回路の初段
に用いられた場合でも、ICテスタ等の検査装置によっ
て入力回路の入力論理レベルを測定できるようにした半
導体装置を提供することである。
め、本発明に係る半導体装置は、外部から印加される入
力データを内部で発生する内部制御信号に従ってゲート
して内部回路に供給する半導体装置であって、それぞれ
の入力データを入力するためのN個(Nは2以上の整
数)のデータ入力端子と、テストモード信号を入力する
ためのテストモード信号入力端子と、内部制御信号とテ
ストモード信号との論理和をとるための論理和手段と、
N個のデータ入力端子に印加される入力データがそれぞ
れ供給され、論理和手段の出力がアクティブのときに、
対応するデータ入力端子に印加される入力データを通過
させるN個のゲート回路と、N個のゲート回路の出力が
供給される内部回路と、一方の入力に第1番目のゲート
回路の出力が供給され、他方の入力にテストモード信号
が供給される第1段の論理積手段と、一方の入力に第2
番目から第N番目のゲート回路の出力がそれぞれ供給さ
れ、他方の入力に前段の論理積手段の出力が供給される
第2段から第N段の論理積手段とを具備する。
て内部回路の出力を選択し、テストモードにおいて第N
段の論理積手段の出力を選択する選択回路と、選択回路
の出力が供給される出力端子とをさらに具備しても良
い。ここで、上記内部制御信号及び論理和手段の出力が
ハイレベルでアクティブであっても良い。また、上記内
部制御信号及び論理和手段の出力がローレベルでアクテ
ィブであっても良い。
置によれば、内部制御信号を用いるゲート回路が入力回
路の初段に用いられた場合でも、テストモード信号を用
いてゲート回路の動作を制御できる。従って、ICテス
タ等の検査装置を用いて入力回路の入力論理レベルを測
定することが可能となる。
施の形態について説明する。図1に、本発明の第1の実
施形態に係る半導体装置の構成を示す。図1において、
外部の検査装置から複数のデータ入力端子1、2、3、
…に、それぞれの入力データが供給される。また、外部
の検査装置からテストモード信号入力端子60に、テス
トモードでハイレベルとなるテストモード信号TEST
が供給される。
トするためのゲート回路として、AND回路が挿入され
ている。データ入力端子1、2、3、…に印加される入
力データは、該入力データと内部制御信号Cとの論理積
をとるために設けられたAND回路11、12、13、
…をそれぞれ介して、半導体装置の内部回路30に供給
される。各々のAND回路は、NANDゲートとインバ
ータとを含んでいる。NANDゲートの一方の入力に
は、対応するデータ入力端子から入力データが供給さ
れ、他方の入力には、OR回路50の出力が供給され
る。OR回路50は、NORゲートとインバータとを含
んでいる。NORゲートの一方の入力には、内部回路3
0において発生する内部制御信号Cが供給され、他方の
入力には、テストモード信号TESTが供給される。O
R回路50は、内部制御信号Cとテストモード信号TE
STとの論理和をとる。
にローレベルであっても、テストモード信号TESTが
ハイレベルとなるので、OR回路50の出力はハイレベ
ルとなる。従って、データ入力端子1、2、3、…の論
理レベルを変化させると、これに応じてAND回路1
1、12、13、…の出力も変化するようになる。
NANDゲートとインバータを含むAND回路21、2
2、23、…が設けられている。例えば、第2段目のA
ND回路22の一方の入力には、第2番目のデータ入力
端子2からゲート回路12を介して入力データが供給さ
れる。また、AND回路22の他方の入力には、前段の
AND回路21の出力が供給される。さらに、AND回
路22の出力は次段のAND回路23の1つの入力に供
給され、このようにして複数のAND回路が鎖状に接続
されている。
テストモード信号TESTが供給される。また、最終段
のAND回路の出力は、選択回路70の一方の入力に供
給される。選択回路70の他方の入力には、内部回路3
0の出力が供給される。選択回路70は、テストモード
信号TESTによって制御され、通常動作モードにおい
ては内部回路30の出力を選択し、テストモードにおい
ては最終段のAND回路の出力を選択する。選択回路7
0の出力は、出力端子80を介して外部の検査装置によ
って読み出される。
ード信号TESTがローレベルであるので、入力データ
の如何にかかわらずAND回路21、22、23、…の
出力もローレベルである。一方、テストモードにおいて
は、テストモード信号TESTがハイレベルとなる。従
って、測定対象以外の入力系において入力データをハイ
レベルに固定し、測定対象の入力系において入力データ
の論理レベルを変化させると、その変化は、鎖状に接続
されたAND回路21、22、23、…によって伝送さ
れ、選択回路70を介して出力端子80から出力され
る。このようにすれば、半導体装置の入力回路に関する
各種の仕様にかかわらず、AND回路11、12、1
3、…の入力論理レベルを測定することができる。
図2を参照しながら説明する。第2の実施形態が第1の
実施形態と異なるのは、ゲート回路としてAND回路の
かわりにOR回路を用いた点である。
3、…に印加される入力データは、該入力データと内部
制御信号Cバーとの論理和をとるためのOR回路91、
92、93、…をそれぞれ介して、半導体装置の内部回
路30に供給される。各々のOR回路は、NORゲート
とインバータとを含んでいる。NORゲートの一方の入
力には、対応するデータ入力端子から入力データが供給
され、他方の入力には、NORゲート51の出力が供給
される。NORゲート51の一方の入力には、内部回路
30において発生する内部制御信号Cバーがインバータ
52を介して供給され、他方の入力には、テストモード
信号TESTが供給される。インバータ52は、内部制
御信号Cバーを反転して内部制御信号Cを作成する。N
ORゲート51は、内部制御信号Cとテストモード信号
TESTとの論理和をとり、その結果を反転して出力す
る。
が常にハイレベルであっても、テストモード信号TES
Tがハイレベルであるので、NORゲート51の出力が
ローレベルとなる。従って、データ入力端子1、2、
3、…の論理レベルを変化させると、これに応じてゲー
ト回路91、92、93、…の出力も変化するようにな
る。
ゲートとインバータを含むAND回路21、22、2
3、…、選択回路70、出力端子80が設けられている
点、及び、内部回路30の入力における論理レベルの測
定方法に関しては、第1の実施形態と同様である。
信号が1種類の場合について説明したが、複数の内部制
御信号が用いられている場合であっても対応が可能であ
る。その場合には、図1のOR回路50、又は、図2の
NORゲート51とインバータ52を、内部制御信号の
数に対応した数だけ設ければ良い。
制御信号を用いるゲート回路が入力回路の初段に用いら
れた場合でも、テストモード信号を用いてゲート回路の
動作を制御できる。従って、ICテスタ等の検査装置を
用いて入力回路の入力論理レベルを測定することが可能
となる。
成を示す図である。
成を示す図である。
例を示す図である。
一例を示す図である。
他の例を示す図である。
回路 21、22、23、… AND回路 30 内部回路 50 OR回路 51 NORゲート 52 インバータ 60 テストモード信号入力端子 70 選択回路 80 出力端子
Claims (4)
- 【請求項1】 外部から印加される入力データを内部で
発生する内部制御信号に従ってゲートして内部回路に供
給する半導体装置であって、 それぞれの入力データを入力するためのN個(Nは2以
上の整数)のデータ入力端子と、 テストモード信号を入力するためのテストモード信号入
力端子と、 前記内部制御信号と前記テストモード信号との論理和を
とるための論理和手段と、 前記N個のデータ入力端子に印加される入力データがそ
れぞれ供給され、前記論理和手段の出力がアクティブの
ときに、対応するデータ入力端子に印加される入力デー
タを通過させるN個のゲート回路と、 前記N個のゲート回路の出力が供給される内部回路と、 一方の入力に第1番目のゲート回路の出力が供給され、
他方の入力にテストモード信号が供給される第1段の論
理積手段と、 一方の入力に第2番目から第N番目のゲート回路の出力
がそれぞれ供給され、他方の入力に前段の論理積手段の
出力が供給される第2段から第N段の論理積手段と、を
具備することを特徴とする半導体装置。 - 【請求項2】 通常動作モードにおいて前記内部回路の
出力を選択し、テストモードにおいて前記第N段の論理
積手段の出力を選択する選択回路と、 前記選択回路の出力が供給される出力端子と、をさらに
具備することを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記内部制御信号及び前記論理和手段の
出力がハイレベルでアクティブであることを特徴とする
請求項1記載の半導体装置。 - 【請求項4】 前記内部制御信号及び前記論理和手段の
出力がローレベルでアクティブであることを特徴とする
請求項1記載の半導体装置。
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US5740219A (en) * | 1996-12-03 | 1998-04-14 | Vlsi Technology, Inc. | Digital counter test circuit |
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2001
- 2001-01-05 JP JP2001000676A patent/JP3395773B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
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