JP2014165937A

JP2014165937A - 半導体装置

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Inventors: Chen Kong Teh; チェンコンテー
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Abstract

【課題】半導体チップに集積された機能ブロックの動作状態に応じて、迅速に最適な電源電圧を供給出来る半導体装置を提供することを目的とする。
【解決手段】第１の電源端子を有し、前記第１の電源端子に供給される電源電圧により動作する回路ブロックが集積された第１の半導体チップ１を有する。スイッチングトランジスタ８及び９を備え、前記第１の電源端子に前記電源電圧を供給する電源回路を有する。前記第１の半導体チップ１内に形成され、前記回路ブロックからの情報信号と前記電源回路の出力電圧に応じた電圧情報信号に応答して、前記スイッチングトランジスタのオン／オフを制御する制御信号を生成するＤＣＤＣ制御部６を具備する。
【選択図】図１

Description

本発明の実施形態は、電源回路とその電源回路の出力電圧により駆動される半導体チップを備えた半導体装置に関する。

1つの半導体チップ上に、必要とされる一連の機能システムを集積するＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）と呼ばれる集積回路の設計手法が知られている。１つの半導体チップ上に種々の機能が集積化される為、高機能の半導体装置が提供される。一方、半導体チップ上で実行される機能により、負荷電流の増減が生じ、結果として電源電圧の変動が生じる。従来、各種の機能ブロックが集積された半導体チップを備えた半導体装置において、各機能ブロックの動作状態に応じて、ＤＣＤＣコンバータによって生成された複数の電源電圧を選択的に供給する技術が開示されている。

電源電圧の変動によって、半導体チップ上の機能ブロックの回路動作速度も変動する。電源電圧が高くなると回路動作速度は速くなり、電源電圧が低くなると回路動作速度は遅くなる。所定の閾値を超えて電源電圧が低下すると機能ブロックの回路動作が不能となる場合も有る。また、製造条件による半導体チップ毎のばらつきによっても、半導体チップに形成された機能ブロックの回路動作速度に差が生じる。また、電源電圧を供給する電源回路のスイッチング周波数と半導体チップ上の機能ブロックの動作周波数の関係によっては、電源回路からのノイズによりＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）干渉が生じる場合も有る。従って、種々環境に応じて、適切な電源電圧を半導体チップに供給できる電源システムの要請がある。

特開２０１０−１０３３６２号公報

本発明の一つの実施形態は、半導体チップに集積された回路ブロックの動作状態に応じて、迅速に最適な電源電圧を供給出来る半導体装置を提供することを目的とする。

本発明の一つの実施形態によれば、第１の電源端子を有し、前記第１の電源端子に供給される電源電圧により動作する回路ブロックが集積された第１の半導体チップを有する。スイッチングトランジスタを備え、前記第１の電源端子に前記電源電圧を供給する電源回路を有する。前記第１の半導体チップ内に形成され、前記回路ブロックからの情報信号と前記電源回路の出力電圧に応じた電圧情報信号に応答して、前記スイッチングトランジスタのオン／オフを制御する制御信号を生成する制御回路を具備することを特徴とする半導体装置が提供される。

図１は、第１の実施形態に係る半導体装置を示す図である。図２は、第２の実施形態に係るＤＣＤＣ制御部を示す図である。図３は、第３の実施形態に係るＤＣＤＣ制御部を示す図である。図４は、第３の実施形態に係るＤＣＤＣ制御部態の動作を説明する図である。図５は、第４の実施形態に係る半導体装置を示す図である。図６は、第４の実施形態に係る半導体装置に用いられるＤＣＤＣ制御部の一つの実施形態を示す図である。図７は、第５の実施形態に係るＤＣＤＣ制御部の動作を説明する図である。図８は、第６の実施形態に係るＤＣＤＣ制御部の動作を説明する図である。図９は、第７の実施形態に係るＤＣＤＣ制御部を示す図である。図１０は、第８の実施形態に係る半導体装置の構成を示す図である。図１１は、第９の実施形態に係る半導体装置の構成を示す図である。図１２は、第１０の実施形態に係る半導体装置の構成を示す図である。図１３は、第１１の実施形態に係る半導体装置の構成を示す図である。図１４は、第１２の実施形態に係る半導体装置の構成を示す図である。図１５は、図１４の実施形態に用いることの出来る並直列変換回路と直並列変換回路の一つの実施形態を示す図である。図１６は、図１４の実施形態の並直列変換回路と直並列変換回路に供給される信号と出力信号の関係を示す図である。

以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す図である。半導体チップ１には、所定の機能を有するロジック回路４が形成されている。ロジック回路４は、センサ５を有する。センサ５は、ロジック回路４の種々の情報を検知する。例えば、動作電圧、動作電流、温度等の情報を検知する。センサ５の情報がＤＣＤＣ制御部６に供給される。半導体チップ１は、複数の電極パッドを有しており、電極パッド２には、電源回路からの出力電圧Ｖｏｕｔが、半導体チップ１の電源電圧ＶＤＤとして印加される。電源電圧ＶＤＤに応じた信号がＤＣＤＣ制御部６に供給される。ＤＣＤＣ制御部６は、センサ５からの信号と電源電圧ＶＤＤに応じた信号に応答し、電源電圧ＶＤＤが所望の電圧になるように電源回路の動作を制御するパルス幅制御信号（以降ＰＷＭ信号と言う）を電極パッド３に供給する。

電源回路は、電極パッド３に供給されるＰＷＭ信号に応答する駆動回路７を有する。駆動回路７は、ＰＷＭ信号に応答して、第１のＰＭＯＳスイッチングトランジスタ８と第２のＮＭＯＳスイッチングトランジスタ９のオン／オフの比率（Ｄｕｔｙ）を制御する。駆動回路７は、例えば、複数段のＣＭＯＳインバータ（図示せず）で構成される。第１のＰＭＯＳスイッチングトランジスタ８がオンした時には、第２のＮＭＯＳスイッチングトランジスタ９はオフし、直流電源１０から第１のＰＭＯＳスイッチングトランジスタ８とインダクタ１１を介して電流がコンデンサ１２に供給され、出力電圧Ｖｏｕｔが上昇する。一方、第１のＰＭＯＳスイッチングトランジスタ８がオフした時には、第２のＮＭＯＳスイッチングトランジスタ９がオンし、コンデンサ１２に蓄積された電荷が第２のＮＭＯＳスイッチングトランジスタ９を介して放電され、出力電圧Ｖｏｕｔが低下する。第１のＰＭＯＳスイッチングトランジスタ８と第２のＮＭＯＳスイッチングトランジスタ９のオン／オフのＤｕｔｙを調整することにより、所望の出力電圧Ｖｏｕｔを得ることができる。

本実施形態によれば、ロジック回路４が形成された半導体チップ１内に形成されたＤＣＤＣ制御部６に、直接、ロジック回路４のセンサ５から種々の情報を示す信号が供給される。この為、センサ５からの種々情報に対して、遅延なく電源回路の出力電圧Ｖｏｕｔの制御が可能となり、ロジック回路４の動作状態に対する応答性が向上する。また、半導体チップ１内にＤＣＤＣ制御部６を形成する為、半導体チップ１の電極パッド数を増やすことなく、半導体チップ１に形成される配線（図示せず）により、ＤＣＤＣ制御部６に種々の情報を供給することが出来る。

（第２の実施形態）
図２は、第２の実施形態に係るＤＣＤＣ制御部を概念的に示す図である。本実施形態のＤＣＤＣ制御部１５は、複数の制御モードに対応した複数の回路構成を有する。例えば、モード１が選ばれると、誤差算出回路２６と補償回路２７を構成要素とするＤＣＤＣ制御部１５の構成２２が選ばれる。モード選択は、モード選択回路２８の選択信号に応答するマルチプレクサ２０と２１により選択される。モード１からモードＮは、ロジック回路４から供給される情報（Ｄａｔａ）に応じて適宜選択される。各モードに応じて、異なる回路構成のＤＣＤＣ制御部１５の回路構成２２乃至２５が選択される。それぞれ異なる回路構成で処理された信号がマルチプレクサ２１を経由してＰＷＭ生成回路２９に供給される。ＰＷＭ生成回路２９から電源回路のスイッチングトランジスタ（図示せず）のオン／オフのＤｕｔｙを制御するＰＷＭ信号が出力される。

（第３の実施形態）
図３は、第３の実施形態に係るＤＣＤＣ制御部と電源回路を示す図である。既述の実施形態の構成要素に対応する構成要素には、同一の符号を付し、説明を省略する。本実施形態は、半導体装置の電源ノイズ干渉を回避する為の実施形態を示す。例えば、図２の実施形態のモード２が選択された場合に回路構成２３として構成される。本実施形態のＤＣＤＣ制御部の回路構成２３は、電源電圧ＶＤＤと所定の参照電圧Ｖｒｅｆを比較して、その誤差信号を出力する誤差算出回路３０を有する。誤差算出回路３０の出力は、補償回路３１に供給される。補償回路３１では、電源電圧ＶＤＤと参照電圧Ｖｒｅｆの誤差がゼロ（０）に近づくように、例えば、ＰＩＤ(ＰｒｏｐｏｒｔｉｏｎａｌＩｎｔｅｇｒａｌＤｅｒｉｖａｔｉｖｅ)制御を行うことができる。補償回路３１の出力は、デジタル遅延変換回路３２に供給される。デジタル遅延変換回路３２は、補償回路３１の出力信号を、遅延量の大小に対応付けられたデジタル値に変換する。デジタル遅延変換回路３２の出力は、ＲＳラッチ回路３３のリセット信号入力端Ｒに供給される。ＲＳラッチ回路３３のリセット信号が、ＰＷＭ信号の立下りを制御する。

周波数／位相調整回路３４の一入力端には、半導体チップ内に形成された所定のロジック回路（図示せず）の動作周波数とその位相を示すＳｏＣクロック信号が供給される。周波数／位相調整回路３４の他方の入力端には、ＲＳラッチ回路３３の出力であるＰＷＭ信号が供給される。周波数／位相調整回路３４において、ＳｏＣクロック信号とＰＷＭ信号の周波数、及び位相が比較される。周波数／位相調整回路３４は、ＳｏＣクロック信号とＰＷＭ信号の比較結果に応じて、立上りのタイミングを異ならせた制御信号をＲＳラッチ回路３３のセット入力端Ｓに供給し、ＳｏＣクロック信号の周波数及び位相と、ＰＷＭ信号の周波数、及び位相が異なるように調整する。セット信号入力端Ｓに供給される信号により、ＲＳラッチ回路３３の出力信号であるＰＷＭ信号の立上りが制御され、ＰＷＭ信号の周波数と位相を制御することが出来る。デジタル遅延変換回路３２の出力により、ＰＷＭ信号の立下りが制御され、電源回路のスイッチングトランジスタのオン／オフのＤｕｔｙが制御される。

ＲＳラッチ回路３３から、立上り／立下りが制御されたＰＷＭ信号が駆動回路７に供給される。ＰＷＭ信号が供給される駆動回路７の出力により、第１のＰＭＯＳスイッチングトランジスタ８及び第２のＮＭＯＳスイッチングトランジスタ９のオン／オフが制御される。ＰＷＭ信号の立上りを制御することにより、電源回路のスイッチング周波数を、ＳｏＣクロック信号の周波数／位相と異なる周波数／位相に制御することが出来る。これにより、半導体チップ内で動作するロジック回路（図示せず）の動作周波数であるＳｏＣクロック信号の周波数と位相が、電源回路のスイッチング周波数及び位相と同じになることにより生じる、電源ノイズによるＥＭＩ干渉の問題を回避することが出来る。

図４は、図３のＤＣＤＣ制御部の回路構成２３の制御のフローを説明する為の図である。半導体チップ内に形成された所定のロジック回路（図示せず）の動作周波数であるＳｏＣクロック信号の周波数と位相を監視し（Ｓ１０１）、電源回路の周波数／位相を制御するＰＷＭ信号とずれているか否かを比較する（Ｓ１０２）。両者がずれている場合には、引き続き監視を継続する。両者が一致している場合には、両者をずらす制御を行う(Ｓ１０３)。電源回路の周波数／位相と、ＳｏＣの動作周波数／位相をずらすことにより、電源ノイズによるＥＭＩ干渉を回避することが出来る。尚、周波数／位相調整回路３４にＰＷＭ信号の周波数を逓倍する逓倍回路（図示せず）を設け、ＰＷＭ信号の高調波信号成分がＳｏＣの動作周波数／位相と一致しないように制御することも可能である。

（第４の実施形態）
図５は、第４の実施形態に係る半導体装置を示す図である。既述の実施形態の構成要素と対応する構成要素については、同一の符号を付し、説明を省略する。本実施形態は、電源立上げ時のラッシュカレントを防止するための構成を示す。半導体チップ１には、複数のパワードメイン５１乃至５３が、形成されている。一つの電源電圧が印加され、所定の機能を実行する回路ブロック領域を、パワードメイン５１乃至５３として表示している。パワードメイン５１乃至５３は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、あるいは、所定のロジック回路等を構成する。各パワードメイン５１乃至５３は、その動作電流を検知する電流センサ５０１乃至５０３を備える。電流センサ５０１乃至５０３は、例えば、電源ライン（図示せず）に接続された抵抗の両端に生じる電圧を差動増幅回路（図示せず）で検出する構成や、カレントミラー回路（図示せず）を用いて構成することが出来る。各電流センサ５０１乃至５０３の出力Ｉｓｅｎｓｅ１乃至Ｉｓｅｎｓｅ３は、ＤＣＤＣ制御部２４に供給される。電源電圧ＶＤＤの電流を検知する電流センサ５５の出力Ｉｓｅｎｓｅ４もＤＣＤＣ制御部２４に供給される。

図６は、図５に示す第４の実施形態に係る半導体装置に用いられるＤＣＤＣ制御部２４の回路構成の一つの実施形態を示す図である。本実施形態のＤＣＤＣ制御部２４は、例えば、図２の実施形態のモード３が選択された場合に回路構成２４として構成される。本実施形態のＤＣＤＣ制御部２４は、各パワードメインに応じて設定される、所定の電流設定信号Ｐｒｅｓｅｔ１乃至ＰｒｅｓｅｔＮに応じて、所定の傾きを有するランプ信号を発生するＳｌｏｐｅ制御信号生成回路６０を有する。Ｓｌｏｐｅ制御信号生成回路６０から、所定の傾きを有する電流制御出力信号Ｉｃｔｒｌ１乃至ＩｃｔｒｌＮが出力され、比較回路６１乃至６２に供給される。比較回路６１乃至６２において、それぞれの電流制御出力信号Ｉｃｔｒｌ１乃至ＩｃｔｒｌＮが半導体チップ１に形成された各パワードメイン５１乃至５３の電流センサ５０１乃至５０３からの信号Ｉｓｅｎｓｅ１乃至ＩｓｅｎｓｅＮと比較される。

各比較回路６１乃至６２の比較により、各パワードメインからの検出電流Ｉｓｅｎｓｅ１乃至ＩｓｅｎｓｅＮが電流制御出力信号Ｉｃｔｒｌ１乃至ＩｃｔｒｌＮより大きくなると、リセット信号Ｒｅｓｅｔ１乃至ＲｅｓｅｔＮが、比較回路６１乃至６２から出力され、ＯＲ回路６３に供給される。ＯＲ回路６３の出力は、モード選択回路６４に供給される。本実施形態に係るＤＣＤＣ制御部２４は、電源電圧ＶＤＤと所定の参照電圧Ｖｒｅｆを比較し、その誤差を算出する誤差算出回路６５を有する。誤差算出回路６５の出力は、ＰＩＤ制御を行う補償回路６６に供給される。補償回路６６では、電源電圧ＶＤＤと参照電圧Ｖｒｅｆの誤差がゼロ（０）に近づくように、ＰＩＤ制御が行われる。補償回路６６の出力は、デジタル遅延変換回路６７に供給される。デジタル遅延変換回路６７は、補償回路６６の出力信号を、遅延量の大小に対応付けられたデジタル値に変換する。デジタル遅延変換回路６７の出力は、モード選択回路６４に供給される。

モード選択回路６４により、起動モードが選択されると、所定の電流設定信号Ｐｒｅｓｅｔ１乃至ＰｒｅｓｅｔＮに応じて傾きが設定された電流制御出力信号Ｉｃｔｒｌ１乃至ＩｃｔｒｌＮに基く制御が選択され、ＯＲ回路６３の出力信号がＲＳラッチ回路６５のリセット入力端Ｒに供給される。通常モードが選択されると、電源電圧ＶＤＤを所定の参照電圧Ｖｒｅｆに一致させる制御に基く信号が、モード選択回路６４からＲＳラッチ回路６５のリセット入力端Ｒに供給される。ＲＳラッチ回路６５のセット入力端Ｓに供給されるクロック信号（クロック）により立上りが制御され、立下りがモード選択回路６４からのクロック信号で制御されたＰＷＭ信号が、ＲＳラッチ回路６５から出力される。

本実施形態によれば、各パワードメインにおける電源立ち上げ時の電流を、予め設定した所定の傾きに制御することが出来る為、電源立ち上げ時のラッシュカレントを抑制することが出来る。

（第５の実施形態）
図７は、第５の実施形態に係るＤＣＤＣ制御部の動作を説明する図である。本実施形態においては、半導体チップに形成されたパワードメイン（図示せず）は、各パワードメインの動作モードの切替を検知するセンサ（図示せず）を有する。各センサは、各パワードメインの動作モード切替の情報を検出し、ＤＣＤＣ制御部（図示せず）に供給する。動作モード切替の情報とは、例えば、各パワードメインが実行するアプリケーションの変更を示す情報で、画像処理のアプリケーションから単純な論理演算モードに切替える情報等を指す。動作モードの切替により、パワードメインの負荷電流が増減する為、各パワードメインの動作電圧が変動する。動作モードの切替情報を、ＤＣＤＣ制御部に供給し、フィードフォワード制御を行うことにより、負荷応答速度の改善を図ることが出来る。動作モードの切替情報として、例えば、動作モードの切替の為に各パワードメインに供給されるモード選択信号（図示せず）を検知する構成とすることが出来る。

制御のステップは、以下の通りである。まず、各パワードメインが実行するアプリケーション等の動作モード切替の情報を監視する（Ｓ７０１）。動作モードの切替（イベント）が発生したか否かを検出する（Ｓ７０２）。動作モードの切替が発生しない場合には、監視を継続する。動作モードの切替が発生した場合には、その動作モードの切替により、負荷電流が増えるモード切替か否かを判断する（Ｓ７０３）。負荷電流が増えるモード切替の場合には、電源回路のスイッチングトランジスタ（図示せず）のオン／オフのＤｕｔｙを調整し、出力電圧を上昇させる制御を行う（Ｓ７０４）。逆に、負荷電流が減る動作モード切替の場合には、電源回路のスイッチングトランジスタのオン／オフのＤｕｔｙを調整し、出力電圧を下げる制御を行う（Ｓ７０５）。かかるフィードフォワード制御により、負荷応答を早めることが出来る。例えば、予め、各モード切替に応じた遅延信号を用意しておき、モード切替のイベントの発生に応じてデジタル遅延変換回路（図６の６７等に相当）の遅延量を制御し、電源回路のスイッチングトランジスタ（図示せず）のオン／オフのＤｕｔｙを制御することにより、電源回路の出力電圧の調整を行うことが出来る。

（第６の実施形態）
図８は、第６の実施形態に係るＤＣＤＣ制御部の動作を説明する図である。本実施形態においては、半導体チップに形成されたパワードメイン（図示せず）は、各パワードメインの電源電圧のオン／オフの情報をセンスするセンサ（図示せず）を有する。すなわち、各パワードメインが動作しているか否かの情報を、半導体チップに形成されたＤＣＤＣ制御部（図示せず）に、直接供給する構成である。動作するパワードメインが多いほど、負荷電流が大きくなる。パワードメインのオン／オフの情報をＤＣＤＣ制御部に供給し、フィードフォワード制御を行うことにより、負荷応答を早めることが出来る。各パワードメインが動作しているか否かの情報として、例えば、パワードメインのオン／オフを制御する為に供給されるイネーブル信号（図示せず）を検知する構成とすることが出来る。

制御のステップは、以下の通りである。まず、各パワードメインの電源電圧のオン／オフの切替の情報を監視する（Ｓ８０１）。次に、各パワードメインの電源電圧のオン／オフの切替（イベント）が発生したか否かを検出する（Ｓ８０２）。各パワードメインの電源電圧のオン／オフの切替が発生しない場合には、監視を継続する。各パワードメインの電源電圧のオン／オフの切替が発生した場合には、その切替により、負荷電流が増えるか否かを判断する（Ｓ８０３）。電源電圧をオンにするパワードメインの数が多い場合には負荷電流が増え、オフにするパワードメインの数が多い場合には、負荷電流は減る。負荷電流が増える場合の制御は、電源回路のスイッチングトランジスタ（図示せず）のオン／オフのＤｕｔｙを調整し、出力電圧を上昇させる制御を行う（Ｓ８０４）。逆に、負荷電流が減る制御の場合には、電源回路のスイッチングトランジスタのオン／オフのＤｕｔｙを調整し、出力電圧を下げる制御を行う（Ｓ８０５）。かかるフィードフォワードの制御により、負荷応答を早めることが出来る。例えば、パワードメインのオン／オフに応じた遅延信号を用意しておき、オン／オフ切替の発生に応じてデジタル遅延変換回路（図６の６７等に相当）の遅延量を制御し、電源回路のスイッチングトランジスタ（図示せず）のオン／オフのＤｕｔｙを制御することにより、電源回路の出力電圧の調整を行うことが出来る。

（第７の実施形態）
図９は、第７の実施形態に係るＤＣＤＣ制御部を示す図である。本実施形態のＤＣＤＣ制御部２５は、例えば、図２の実施形態のモードＮが選択された場合に回路構成２５として構成される。本実施形態のＤＣＤＣ制御部２５は、所定の参照電圧Ｒｅｆ電圧と電源電圧ＶＤＤを示すセンス電圧とを比較し、その差分に応じた誤差信号誤差値１を算出する誤差算出回路９０を有する。第２の誤算算出回路９１は、所定の参照温度信号Ｒｅｆ温度とパワードメイン（図示せず）の温度を示すセンス温度とを比較し、その差分に応じた誤差信号誤差値２を算出する。温度により、半導体チップに形成されたパワードメインの動作速度が変わる為、温度情報は、半導体チップ上に形成された各パワードメインの動作状態を示す指標となる。例えば、バンドギャップ電圧は、温度に比例した変化を示す為、半導体チップに形成されたパワードメイン内のバンドギャップ電圧を検出することにより、温度情報を検出することができる。

第３の誤差算出回路９２は、所定の参照遅延信号Ｒｅｆ遅延とパワードメインの動作速度の遅延を示すセンス遅延とを比較し、その差分に応じた誤差信号誤差値３を算出する。例えば、パワードメイン内に複数のインバータを形成し、所定の時間内に応答するインバータの数をカウントすることにより、パワードメインの動作速度がどの程度遅いかの状態を検出することが出来る。各誤差算出回路９０乃至９２の誤差信号誤差値１乃至誤差値３は、加算回路９３に供給され、加算される。加算回路９３の出力が、補償回路９４に供給され、ＰＩＤ制御が行われる。ＰＩＤ制御により、加算回路９４からの出力信号に応じて、誤差信号の合計がゼロ（０）になるように、電源回路（図示せず）のスイッチングトランジスタ（図示せず）のオン／オフのＤｕｔｙを制御するＰＷＭ信号が、ＰＷＭ生成回路９５から出力される。

温度が高いほど、パワードメインの動作速度は速い。また、電源電圧ＶＤＤが高い程、パワードメインの動作速度は速い。従って、パワードメインの動作速度と温度は、電源電圧ＶＤＤに関連付けることが出来る。この為、半導体チップに形成されたパワードメインの温度情報、並びに、動作速度の情報を検知し、これらの情報を、パワードメインが形成された半導体チップに形成されたＤＣＤＣ制御回路に直接供給し、これらの情報に応じて電源電圧ＶＤＤの制御を行うことにより、各半導体チップ毎に生じるパワードメインの動作特性のばらつきに応じた、電源電圧ＶＤＤの制御を迅速に行うことが出来る。

（第８の実施形態）
図１０は、第８の実施形態に係る半導体装置の構成を示す図である。既述の実施形態の構成要素に対応する構成要素については、同一符号を付し、説明を省略する。本実施形態においては、半導体チップ１の各パワードメインの動作電圧を監視し、動作電圧の低下が最も大きいパワードメインを特定し、動作電圧のマージンが確保できるように電源電圧ＶＤＤを上昇させる制御を行う。電源電圧ＶＤＤの不足により、動作不能のパワードメインが発生することを回避する為である。尚、動作電圧は、各パワードメインの電源電圧を意味するが、電源回路から半導体チップ１に供給される電圧と区別する為、便宜的に用いる。以降の実施形態の説明において同様である。

本実施形態においては、各パワードメイン１００乃至１０２は、センサ１４０乃至１４２を備える。各センサからの信号は、半導体チップ１に形成されたＤＣＤＣ制御部１０３の誤差算出回路１０４に供給される。また、誤差算出回路１０４には、ＡＤコンバータ１０７により電源電圧ＶＤＤの情報がデジタル値に変換されて供給される。例えば、パワードメイン１００は、動作電圧が１．２Ｖで動作している。同様に、パワードメイン１０１は、１．０９Ｖで動作しており、パワードメイン１０２は１．２５Ｖで動作しているとする。

動作電圧が低下すると、パワードメインの動作の遅延が増加する。動作電圧が所定の閾値以下の電圧になると、パワードメインが動作できなくなる。この為、本実施形態においては、閾値に近い動作電圧で動作しているパワードメインがあった場合に、電源回路の出力電圧Ｖｏｕｔを上昇させ、電源電圧ＶＤＤを上昇させることにより、半導体チップ１内のパワードメインが動作不能になるといった事態を回避する制御を行う。例えば、動作電圧の閾値が１．０５Ｖとすると、パワードメイン１０１の動作電圧、すなわち、１．０９Ｖが、その閾値に近くなっていることを検知し、電源電圧ＶＤＤを１．２Ｖから１．２２Ｖに引き上げる動作を行う。ＤＣＤＣ制御部１０３の誤差算出回路１０４に供給される参照電圧Ｖｒｅｆを、１．２２Ｖに引き上げることにより、電源回路の出力電圧Ｖｏｕｔを上昇させ、電源電圧ＶＤＤを１．２２Ｖに引き上げる制御が行われる。誤差算出回路１０４の出力信号が補償回路１０５に供給される。補償回路１０５にてＰＩＤ制御が行われ、ＰＷＭ生成回路１０６から電源回路のスイッチングトランジスタ８のオンの比率を上げ、電源回路の出力電圧Ｖｏｕｔを上昇させるＰＷＭ信号が駆動回路７に供給される。

本実施形態によれば、各パワードメインの動作電圧が、所定の閾値以下にならないように、電源回路の出力電圧Ｖｏｕｔを制御する。これにより、電源電圧ＶＤＤの低下による半導体チップ１内のパワードメインの動作不能状態が発生するといった事態を回避することが出来る。

（第９の実施形態）
図１１は、第９の実施形態に係る半導体装置の構成を示す図である。既述の実施形態の構成要素に対応する構成要素については同一の符号を付し、説明を省略する。本実施形態は、電源電圧ＶＤＤを最低限の電圧に引き下げ、消費電力を低減させる構成である。各パワードメイン１１０乃至１１２に設けられたセンサ１４３乃至１４５は、各パワードメインの動作電圧の情報を、各パワードメイン１１０乃至１１２が形成された半導体チップ１に形成されたＤＣＤＣ制御部１１３を構成する誤差算出回路１１４に、直接供給する。誤差算出回路１１４には、ＡＤコンバータ１１７によりデジタル値に変換された信号が供給される。

半導体チップ１内の各パワードメインの動作電圧が、所定の閾値電圧に対し、十分なマージンを有している場合には、電源電圧ＶＤＤを下げる制御を行う。例えば、半導体チップ１内の各パワードメイン１１０乃至１１２が動作する動作電圧の閾値が１．０９Ｖの場合に、半導体チップ１内の各パワードメイン１１０乃至１１２から得た電圧情報の内、最も低い動作電圧がパワードメイン１１１の１．１５Ｖであるとする。この場合、半導体チップ１内の各パワードメイン１１０乃至１１２の動作電圧としては、まだ、十分なマージンがあるとして、電源電圧ＶＤＤを、例えば、１．２Ｖから１．１５Ｖに下げる制御が行われる。ＤＣＤＣ制御部１１３の誤差算出回路１１４に供給される参照電圧Ｖｒｅｆを、１．１５Ｖに設定することにより、電源電圧ＶＤＤを１．１５Ｖに低下させる制御を行うことが出来る。誤差算出回路１１４の出力信号が補償回路１１５に供給される。補償回路１１５にてＰＩＤ制御が行われ、ＰＷＭ生成回路１１６から電源回路のスイッチングトランジスタ８のオンの比率を下げ、電源回路の出力電圧Ｖｏｕｔを低下させるＰＷＭ信号が駆動回路７に供給される。

本実施形態によれば、各パワードメインの動作電圧の状況を示す情報が、これらのパワードメインが形成された半導体チップ１に形成されたＤＣＤＣ制御部に直接供給される為、各パワードメインの動作電圧にマージンがある場合に、迅速に電源電圧ＶＤＤを引き下げ、消費電力を低減させる制御が可能となる。

（第１０の実施形態）
図１２は、第１０の実施形態に係る半導体装置の構成を示す図である。既述の実施形態の構成要素と対応する構成要素には、同一符号を付し、説明を省略する。本実施形態は、半導体チップ１内に形成される各パワードメインに異なる電源電圧を供給する、いわゆる、マルチチャンネル構成の場合の実施形態である。本実施形態においては、半導体チップ１は、２つのパワードメイン１２０及び１２１を有する。パワードメイン１２０には、電極パッド１６２を介して、電源電圧ＶＤＤ１として、１．０Ｖが供給される。パワードメイン１２１には、電極パッド１６３を介して、電源電圧ＶＤＤ２として、３．３Ｖが供給される。各パワードメイン１２０及び１２１は、センサ１４６及び１４８を備えており、その出力は、ＤＣＤＣ制御部１４７及び１４９に供給される。パワードメイン１２０のＤＣＤＣ制御部１４７には、電源電圧ＶＤＤ１の情報が、ＡＤコンバータ１６４によりデジタル値に変換されて供給される。パワードメイン１２１のＤＣＤＣ制御部１４９には、電源電圧ＶＤＤ２の情報が、ＡＤコンバータ１６５によりデジタル値に変換されて供給される。

各ＤＣＤＣ制御部１４７及び１４９では、前述した種々の制御モードによる制御が行われる。ＤＣＤＣ制御部１４７及び１４９の出力が並直列変換回路１５０に供給され、半導体チップ１の外部に設けられた直並列変換回路１５１により、並列信号に変換され、夫々の駆動回路１５２及び１５７に供給される。並直列変換回路１５０と直並列変換回路１５１による直並列変換を行うことにより、半導体チップ１のひとつの電極パッド２から２つのＰＷＭ信号ＰＷＭ１及びＰＷＭ２を出力し、夫々の駆動回路１５２及び１５７に供給することが出来る。並直列変換回路１５０は、例えば、ＥＯＲ回路（図示せず）で構成することが出来る。直並列変換回路１５１は、２段のＴ型フリップフロップ回路を用い、一方には直接、他方には、反転した信号を供給する構成とすることが出来る。

第１の駆動回路１５２は、ＰＭＯＳスイッチングトランジスタ１５３、ＮＭＯＳスイッチングトランジスタ１５４、インダクタ１５５及びコンデンサ１５６を有する第１の電源回路の出力電圧Ｖｏｕｔ１を制御する。第２の駆動回路１５７は、ＰＭＯＳスイッチングトランジスタ１５８、ＮＭＯＳスイッチングトランジスタ１５９、インダクタ１６０及びコンデンサ１６１を有する第２の電源回路の出力電圧Ｖｏｕｔ２を制御する。第１の出力電圧Ｖｏｕｔ１と第２の出力電圧Ｖｏｕｔ２は、半導体チップ１の電極パッド１６２及び１６３に供給される。２つのパワードメイン１２０及び１２１には、夫々、所望の制御が行われた電源電圧ＶＤＤ１及びＶＤＤ２が、夫々の電極パッド１６２及び１６３を介して供給される。

本実施形態によれば、マルチチャンネル構成の半導体装置の電源電圧ＶＤＤ１及びＶＤＤ２を種々の制御モードで制御して、それぞれのパワードメイン１２０及び１２１に供給する構成とすることが出来る。夫々のパワードメイン１２０及び１２１の特性、あるいは動作状態に応じた電源電圧ＶＤＤ１及びＶＤＤ２を、これらのパワードメインが形成された半導体チップ１に形成されたＤＣＤＣ制御部１４７及び１４９で、迅速に制御し、夫々のパワードメイン１２０及び１２１に供給することが出来る。並直列変換回路１５０と直並列変換回路１５１を用いることにより、２つの電源回路の駆動回路１５２及び１５７を制御する２つのＰＷＭ信号ＰＷＭ１及びＰＷＭ２を半導体チップ１の共通の電極パッド２から出力することが出来るため、電極パッドの数の増加を抑制することが出来る。尚、ＤＣＤＣ制御部１４７及び１４９の出力を、夫々の電極パッドから、直接、各駆動回路１５２及び１５７に供給する構成にすることも可能である。

（第１１の実施形態）
図１３は、第１１の実施形態に係る半導体装置の構成を示す図である。既述の実施形態の各構成要素に対応する構成要素については、同一の符号を付し、説明を省略する。本実施形態は、マルチフェーズの電源構成の実施形態を示す。すなわち、異なる位相（フェーズ）で動作する２組の電源回路を有する。第１の電源回路は、ＰＭＯＳスイッチングトランジスタ１７２とＮＭＯＳスイッチングトランジスタ１７３、及び、インダクタ１７４を有する。第２の電源回路は、ＰＭＯＳスイッチングトランジスタ１７６とＮＭＯＳスイッチングトランジスタ１７７、及び、インダクタ１７８を有する。インダクタ１７４とインダクタ１７８は、共通のコンデンサ１７９に接続され、第１と第２の電源回路の出力が加算される。

半導体チップ１は、パワードメイン１３０乃至１３２を有する。各パワードメイン１３０乃至１３２は、各パワードメインの動作状態等を示す所定の情報をＤＣＤＣ制御部１６８に供給するセンサ１６４乃至１６６を備える。ＤＣＤＣ制御部１６８には、電源電圧ＶＤＤの情報が、ＡＤコンバータ１６７によりデジタル値に変換されて供給される。ＤＣＤＣ制御部１６８は、所定の情報に基き、２つのＰＷＭ信号ＰＷＭ１及びＰＷＭ２を出力し、その出力は、並直列変換回路１６９に供給される。並直列変換回路１６９からの直列信号が電極パッド３を介して、直並列変換回路１７０に供給され、並列信号に変換されて、夫々の電源回路の駆動回路１７１及び１７５に供給される。

半導体チップ１内に形成されたＤＣＤＣ制御部１６８により、夫々のセンサ１６４乃至１６６から直接供給された所定の情報に基き、迅速な制御が行われ、所望の出力電圧に制御する２つのＰＷＭ信号ＰＷＭ１及びＰＷＭ２が出力される。２つのＰＷＭ信号ＰＷＭ１及びＰＷＭ２は、並直列変換回路１７０に供給されて直列信号として、電極パッド３から出力され、直並列変換回路１７０で、並列信号に変換されて、夫々の電源回路の駆動回路１７１及び１７５に供給される。第１の電源回路のスイッチングトランジスタ１７２及び１７３と第２の電源回路のスイッチングトランジスタ１７６及び１７７のオン／オフのＤｕｔｙが制御され、夫々の出力電圧が加算されて、半導体チップ１の電極パッド２に供給される。第１及び第２の電源回路の出力を加算することにより、出力電流を大きくすることが出来る。また、第１の電源回路のＰＭＯＳスイッチングトランジスタ１７２と第２の電源回路のＰＭＯＳトランジスタ１７６のオンのタイミングをずらし、第１の電源回路の出力電圧が最小となるタイミングで第２の電源回路の出力電圧が最大になるように制御することにより、リップルが抑制された電源電圧ＶＤＤを得ることが出来る。また、同様な構成により電源回路の数を更に増やし、出力電流を更に増加させ、電源電圧のリップルを更に改善することも可能である。

本実施形態によれば、半導体チップ１内に集積された各パワードメイン１３０乃至１３２の動作状態に応じて、半導体チップ１内に形成されたＤＣＤＣ制御部１６８により迅速に制御された、大電流で、かつ、リップルが抑制された電源電圧ＶＤＤを、半導体チップ１のパワードメイン１３０乃至１３２に供給することが出来る。

（第１２の実施形態）
図１４は、第１２の実施形態に係る半導体装置の構成を示す図である。既述の実施形態の各構成要素に対応する構成要素については、同一の符号を付し、説明を省略する。本実施形態は、半導体チップ１内に形成される各パワードメインに異なる電源電圧を供給する、いわゆる、マルチチャンネル構成の場合の実施形態である。本実施形態においては、半導体チップ１は、４つのパワードメイン１８０乃至１８３を有する。パワードメイン１８０には、電極パッド２２２を介して、電源電圧ＶＤＤ１として、１．０Ｖが供給される。パワードメイン１８１には、電極パッド２２３を介して、電源電圧ＶＤＤ２として、３．３Ｖが供給される。パワードメイン１８２には、電極パッド２２４を介して、電源電圧ＶＤＤ３として、１．５Ｖが供給される。パワードメイン１８３には、電源電圧ＶＤＤ４として、電極パッド２２５を介して、２．０Ｖが供給される。

各パワードメイン１８０乃至１８３は、センサ１９０乃至１９３を備えており、その出力は、各パワードメイン１８０乃至１８３に設けられたＤＣＤＣ制御部１９４乃至１９７に夫々供給される。パワードメイン１８０のＤＣＤＣ制御部１９４には、電源電圧ＶＤＤ１の情報が、ＡＤコンバータ２３０によりデジタル値に変換されて供給される。パワードメイン１８１のＤＣＤＣ制御部１９５には、電源電圧ＶＤＤ２の情報が、ＡＤコンバータ２３１によりデジタル値に変換されて供給される。パワードメイン１８２のＤＣＤＣ制御部１９６には、電源電圧ＶＤＤ３の情報が、ＡＤコンバータ２３２によりデジタル値に変換されて供給される。パワードメイン１８３のＤＣＤＣ制御部１９７には、電源電圧ＶＤＤ４の情報が、ＡＤコンバータ２３３によりデジタル値に変換されて供給される。

各ＤＣＤＣ制御部１９４乃至１９７では、既述した種々の制御モードによる制御が行われる。ＤＣＤＣ制御部１９４乃至１９７の出力Ｓｅｔ１乃至Ｓｅｔ４とＲｅｓｅｔ１乃至Ｒｅｓｅｔ４が並直列変換回路１９８に供給され、直列信号に変換される。セット信号Ｓｅｔ１乃至Ｓｅｔ４は、既述の実施形態におけるセット信号に対応しており、例えば、図３の実施形態において、周波数／位相調整回路３４からＲＳラッチ回路３３に供給されるセット信号が相当する。リセット信号Ｒｅｓｅｔ１乃至Ｒｅｓｅｔ４は、図３の実施形態において、デジタル遅延変換回路３３からＲＳラッチ回路３３に供給されるリセット信号Ｒｅｓｅｔ信号が相当する。並直列変換回路１９８の出力Ｓｅｔ及びＲｅｓｅｔが、２つの電極パッド２２０及び２２１を介して、直並列変換回路１９９に供給される。並直列変換回路１９９では、４つのＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４が形成され、夫々の駆動回路２００乃至２０３に供給される。並直列変換回路１９８と直並列変換回路１９９の一つの実施形態については、後述する。

第１の駆動回路２００は、ＰＭＯＳスイッチングトランジスタ２０４、ＮＭＯＳスイッチングトランジスタ２０８、インダクタ２１２及びコンデンサ２１６を有する第１の電源回路の出力電圧Ｖｏｕｔ１を制御する。第２の駆動回路２０１は、ＰＭＯＳスイッチングトランジスタ２０５、ＮＭＯＳスイッチングトランジスタ２０９、インダクタ２１３及びコンデンサ２１７を有する第２の電源回路の出力電圧Ｖｏｕｔ２を制御する。第３の駆動回路２０２は、ＰＭＯＳスイッチングトランジスタ２０６、ＮＭＯＳスイッチングトランジスタ２１０、インダクタ２１４及びコンデンサ２１８を有する第３の電源回路の出力電圧Ｖｏｕｔ３を制御する。第４の駆動回路２０３は、ＰＭＯＳスイッチングトランジスタ２０７、ＮＭＯＳスイッチングトランジスタ２１１、インダクタ２１５及びコンデンサ２１９を有する第４の電源回路の出力電圧Ｖｏｕｔ４を制御する。４つのパワードメイン１８０乃至１８３には、夫々、パワードメイン１８０乃至１８３のＤＣＤＣ制御部１９４乃至１９７により所望の制御が行われた電源電圧ＶＤＤ１乃至ＶＤＤ４が、電極パッド２２２乃至２２５を介して供給される。

本実施形態によれば、マルチチャンネル構成の半導体装置の電源電圧ＶＤＤ１乃至ＶＤＤ４を種々の制御モードで制御して、それぞれのパワードメイン１８０乃至１８３に供給する構成とすることが出来る。夫々のパワードメイン１８０乃至１８３の特性、あるいは動作状態に応じた電源電圧ＶＤＤ１乃至ＶＤＤ４を、これらのパワードメインが形成された半導体チップ１に形成されたＤＣＤＣ制御部１９４乃至１９７で、迅速に制御し、夫々のパワードメイン１８０乃至１８３に供給することが出来る。並直列変換回路１９８と直並列変換回路１９９を用いることにより、４つの電源回路の駆動回路２００乃至２０３を制御するＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４の形成に必要な信号を、２つの電極パッド２２０及び２２１を介して電源回路側へ供給することが出来るため、電極パッド数の増加を抑制することが出来る。

図１５は、図１４の実施形態に用いることの出来る並直列変換回路１９８と直並列変換回路１９９の一つの実施形態を示す図である。図１５（Ａ）は、並直列変換回路１９８の一つの実施形態を示す。並直列変換回路１９８は、２つのＯＲ回路２３０と２３１を有する。ＯＲ回路２３０には、セット信号Ｓｅｔ１乃至Ｓｅｔ４が供給される。並直列変換回路１９８の出力であるセット信号Ｓｅｔ及びリセット信号Ｒｅｓｅｔが、半導体チップのパッド２２０及び２２１を介して直並列変換回路１９９に供給される。

図１５（Ｂ）は、直並列変換回路１９９の一つの実施形態を示す。直並列変換回路１９９は、２つのカウンター回路２３２と２３３を有する。カウンター回路２３２は、並直変換回路１９８から供給されるセット信号Ｓｅｔをカウントし、そのカウント結果を比較回路２４０乃至２４３に供給する。カウンター回路２３３は、並直列変換回路１９８から供給されるリセット信号Ｒｅｓｅｔをカウントし、そのカウント結果を比較回路２５０乃至２５３に供給する。比較回路２４０乃至２４３は、夫々、固有のデジタル値００乃至１１を有しており、カウンター回路２３２からのカウント結果がこれらのデジタル値に一致した時に、パルス信号（図示せず）を出力し、夫々対応するＲＳラッチ回路２６０乃至２６３のセット入力端Ｓに供給する。同様に、比較回路２５０乃至２５３は、夫々、固有のデジタル値００乃至１１を有しており、カウンター回路２３３からのカウント結果がこれらのデジタル値に一致した時に、パルス信号（図示せず）を出力し、夫々対応するＲＳラッチ回路２６０乃至２６３のリセット入力端Ｒに供給する。各ＲＳラッチ回路２６０乃至２６３は、セット信号及びリセット信号によって立上りと立下りが制御された４つのＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４を出力する。各ＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４は、対応する電源回路の駆動回路２００乃至２０３に供給される。

図１６は、並直列変換回路１９８と直並列変換回路１９９に供給される信号と出力信号の関係を示す図である。図１６（Ａ）乃至（Ｄ）は、並直変換回路１９８に供給されるセット信号Ｓｅｔ１乃至Ｓｅｔ４を示す。同図（Ｅ）乃至（Ｈ）は、並直変換回路１９８に供給されるリセット信号Ｒｅｓｅｔ１乃至Ｒｅｓｅｔ４を示す。同図（Ｉ）は、並直変換回路１９８のＯＲ回路２３０の出力信号Ｓｅｔ信号を示す。並直列変換回路１９８のＯＲ回路２３０に供給されたセット信号Ｓｅｔ１乃至Ｓｅｔ４が、直列信号Ｓｅｔに変換されている。同図（Ｊ）は、並直変換回路１９８のＯＲ回路２３１の出力信号Ｒｅｓｅｔ信号を示す。並直列変換回路１９８のＯＲ回路２３１に供給されたリセット信号Ｒｅｓｅｔ１乃至Ｒｅｓｅｔ４が、直列信号Ｒｅｓｅｔに変換されている。同図（Ｋ）乃至（Ｎ）は、直並列変換回路１９９の出力信号であるＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４を示す。直並列変換回路１９９の出力信号であるＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４の立上りと立下りが、夫々対応するセット信号Ｓｅｔ１乃至Ｓｅｔ４とリセット信号Ｒｅｓｅｔ１乃至４により制御される。直並列変換回路１９９の比較回路２４０乃至２４３、及び比較回路２５０乃至２５３により、夫々対応するセット信号Ｓｅｔ１乃至Ｓｅｔ４とリセット信号Ｒｅｓｅｔ１乃至Ｒｅｓｅｔ４にＲＳラッチ回路２６０乃至２６４が応答することにより、ＰＷＭ信号ＰＷＭ１乃至ＰＷＭ４が並列信号となって出力され、各電源回路の駆動回路２００乃至２０３に供給される。

セット信号Ｓｅｔ１乃至Ｓｅｔ４、及びリセット信号Ｒｅｓｅｔ１乃至Ｒｅｓｅｔ４は、図１４の実施形態に示す各パワードメイン１８０乃至１８３に設けられた制御回路部１９４乃至１９７から供給された制御信号である為、各パワードメイン１８０乃至１８３の状態に応じて、電源電圧ＶＤＤ１乃至ＶＤＤ４の制御が可能となる。また、半導体チップ１に形成されるパワードメインの数が、更に増えた場合でも、直並列変換回路１９９の比較回路とＲＳラッチ回路の数を、半導体チップ１内に形成されるパワードメインの数に応じて同様に増やすことにより、対応することが出来る。この場合も、並直列変換回路１９８から出力される信号はセット信号Ｓｅｔとリセット信号Ｒｅｓｅｔの２つで構成出来る為、並直列変換回路１９８から直並列変換回路１９９への信号供給の為に半導体チップ１に必要とされる電源パッドは２つで良い。図１３の例に示すマルチフェーズの実施形態において、電源回路の数を更に増やす場合にも、図１５に示す構成と同様の並直列変換回路１９８及び直並列変換回路１９９を用いることが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体チップ、２及び３電極パッド、４ロジック回路、５センサ、６ＤＣＤＣ制御部、７駆動回路、８第１のＰＭＯＳスイッチングトランジスタ、９第２のＮＭＯＳスイッチングトランジスタ、１０直流電源、１１インダクタ、１２コンデンサ、２０及び２１マルチプレクサ、２６及び３０誤差算出回路、２７及び３１補償回路、２８モード選択回路、２９ＰＷＭ生成回路、３２デジタル遅延変換回路、３３及び６５ＲＳラッチ回路、３４周波数／位相調整回路、５１乃至５３パワードメイン、６０Ｓｌｏｐｅ制御信号生成回路、６１及び６２比較回路、６３ＯＲ回路、６４モード選択回路、９０乃至９２誤差算出回路、９３加算回路、１０７及び１１７ＡＤコンバータ、１５０及び１６９並直列変換回路、１５１及び１７０直並列変換回路、１８０乃至１８３パワードメイン、１９８並直列変換回路、１９９直並列変換回路。

Claims

第１の電源端子を有し、前記第１の電源端子に供給される電源電圧により動作する回路ブロックが集積された第１の半導体チップと、
スイッチングトランジスタを有し、前記第１の電源端子に前記電源電圧を供給する電源回路と、
前記第１の半導体チップに形成され、前記回路ブロックからの情報信号と前記電源電圧に応じた電圧情報信号に応答して、前記スイッチングトランジスタのオン／オフを制御する制御信号を生成する制御回路と、
を具備することを特徴とする半導体装置。
前記電源回路は、第１のスイッチングトランジスタと第２のスイッチングトランジスタを具備し、前記制御回路が生成する前記制御信号は、前記第１と第２のスイッチングトランジスタのオン／オフの比率を制御することを特徴とする請求項１に記載の半導体装置。
前記情報信号は前記回路ブロックの動作周波数と位相を示す信号を含み、前記制御回路は、前記電源回路のスイッチングトランジスタが前記回路ブロックの動作周波数、及び／または位相と異なる周波数、及び／または位相でオン／オフするように制御する信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記制御回路は、前記電源電圧と所定の参照電圧とを比較し、その比較結果に応じて第１の制御信号を生成する電圧誤差信号生成回路と、前記回路ブロックの動作周波数と位相を前記電源回路の周波数及び位相と比較し、その比較結果に応じて第２の制御信号を生成する周波数誤差信号生成回路と、前記第１の制御信号と前記第２の制御信号に応答して前記電源回路のスイッチングトランジスタのオン／オフの比率を制御する信号を生成する回路とを具備することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
前記情報信号は前記回路ブロックの動作電流を示す信号を含み、前記制御回路は、前記動作電流が所定のスロープに従って増加するように制御する信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記制御回路は、所定スロープで増加する参照電流と前記回路ブロックの動作電流とを比較し、その比較結果で第３の制御信号を生成する電流制御回路と、前記第３の制御信号に応答して、前記第１と第２のスイッチングトランジスタのオン／オフの比率を制御する信号を生成する回路とを具備することを特徴とする請求項５に記載の半導体装置。
前記情報信号は前記回路ブロックの動作モードを切替えるモード切替え信号を含み、前記制御回路は、前記モード切替え信号に基いて前記電源回路のスイッチングトランジスタのオン／オフの比率を制御する信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記情報信号は前記回路ブロックの動作のオン／オフのイベント情報信号を含み、前記制御回路は、前記オン／オフのイベント情報信号に基いて前記電源回路のスイッチングトランジスタのオン／オフの比率を制御する信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記情報信号は前記回路ブロックの温度情報を示す信号を含み、前記制御回路は、前記温度情報を示す情報信号に基いて前記電源回路のスイッチングトランジスタのオン／オフの比率を制御する信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記制御回路は、所定の参照電圧と前記電源電圧を比較し、第１の誤差信号を算出する第１の誤差算出回路と、所定の参照温度信号と前記回路ブロックの温度情報を比較し、第２の誤差信号を算出する第２の誤差算出回路と、所定の参照遅延信号と前記回路ブロックの動作遅延情報を比較し、第３の誤差信号を算出する第３の誤差算出回路と、前記第１乃至第３の誤差算出回路の出力を加算する加算回路を具備することを特徴とする請求項９に記載の半導体装置。
前記第１の半導体チップには、複数のパワードメインが形成されており、前記情報信号は前記複数のパワードメインのそれぞれの動作電圧を示す信号を含み、前記制御回路は、所定の閾値電圧情報と前記動作電圧を示す信号に基いて前記電源電圧の出力電圧を上昇させる制御信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記第１の半導体チップには、複数のパワードメインが形成されており、前記情報信号は前記複数のパワードメインの動作電圧を示す信号を含み、前記制御回路は、所定の閾値電圧情報と前記動作電圧を示す信号に基いて前記電源電圧を低下させる制御信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記電源回路は、第１の出力電圧を出力する第１の電源回路と、第２の出力電圧を出力する第２の電源回路を具備し、前記制御回路は、前記第１の電源回路と前記第２の電源回路のオン／オフをそれぞれ制御する制御信号を生成することを特徴とする請求項１または２に記載の半導体装置。
前記電源回路は、第１の出力電圧を第１の位相で出力する第１の電源回路と、第２の出力電圧を前記第１の位相とは異なる第２の位相で出力する第２の電源回路を具備し、前記制御回路は、前記第１の電源回路と前記第２の電源回路をそれぞれ制御する制御信号を出力し、前記第１の電源回路の出力電圧と前記第２の電源回路の出力電圧が加算された電圧が前記第１の電源端子に供給されることを特徴とする請求項１または２に記載の半導体装置。
前記半導体チップ内に形成され、前記制御回路の制御信号を直列信号に変換する並直列変換回路と、前記並直列変換回路の出力信号が供給され、前記半導体チップの外部で、前記並直列変換回路の出力信号を並列信号に変換する直並列変換回路を具備することを特徴とする請求項１３または１４に記載の半導体装置。
前記並直列変換回路は、前記スイッチングトランジスタのオン／オフを制御する制御信号の立上りを制御する信号と立下りを制御する信号が供給されるＯＲ回路を具備し、前記直並列変換回路は、前記並直列変換回路の出力信号に応答するカウンター回路と、前記カウンター回路のカウント値が所定の値になった時に出力信号を出力する比較回路と、前記比較回路の出力信号に応答して立上りと立下りが制御された制御信号を出力するＲＳラッチ回路とを具備することを特徴とする請求項１５に記載の半導体装置。