JP5589467B2 - スイッチングレギュレータ - Google Patents
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Description
スイッチング素子と、
インダクタと、
出力電圧を平滑する出力コンデンサと、
基準電圧を生成する基準電圧源回路と、
出力電圧に基づく電圧と上記基準電圧との電圧差を増幅する誤差増幅回路と、
上記誤差増幅回路の出力に電気的に接続される位相補償抵抗と、
上記誤差増幅回路の出力に電気的に接続される位相補償コンデンサと、
発振回路と、
時間的傾斜を持った電圧を生成するスロープ電圧生成回路と、
上記誤差増幅回路の出力と上記スロープ電圧生成回路の出力を比較するPWM比較回路と、
上記スイッチング素子または出力負荷の異常状態を検出する異常検出回路と、
上記発振回路の出力または上記PWM比較回路の出力に基づいて上記スイッチング素子をオンに制御し、上記PWM比較回路の出力または上記異常検出回路の出力のいずれかに基づいて上記スイッチング素子をオフに制御するスイッチング制御回路と
を備え、
上記スイッチング素子が上記異常検出回路の出力に基づいてオフに制御された時またはその一定時間後から、次に上記スイッチング素子が上記PWM比較回路の出力に基づいてオフに制御されるまでの間、上記誤差増幅回路の特性を高速にする高速化回路を備えることを特徴とする。
図1は、本発明の第1の実施形態に係るスイッチングレギュレータ1aの回路図である。図1に示す第1の実施形態に係るスイッチングレギュレータ1aは、入力端子INに入力された入力電圧Vinを所定の電圧に変換して出力電圧Voutとして出力端子OUTから負荷Z1へ出力する。
更に、位相補償コンデンサC2を誤差増幅回路4から電気的に切断することで、誤差増幅回路4の特性が高速化され、異常状態からの復帰時に発生する出力電圧のオーバーシュート量を低減することができる。
また、位相補償コンデンサC2の電荷を放電する速さに制限を設け同時に放電の下限電圧を設けることで、異常状態からの復帰後に発生する出力電圧のアンダーシュート量を低減できることが分かる。
図4は、本発明の第2の実施形態に係るスイッチングレギュレータの回路図である。なお、図4では、図1と同じもの又は相当のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点を中心に説明する。
図6は、本発明の第3の実施形態に係るスイッチングレギュレータ1cの構成例を示すブロック図である。図6に示す構成例は、第1の実施形態を示す図1の回路図と、第2の実施形態を示す図4の回路図とに含まれる各部位の備える機能に着目して、これら各部位をブロック化して構成したものである。
図7に示す高速化回路10dは、第2の実施形態で利用され得る高速化回路10bの別の構成例を示す図である。
また、電圧源V1は、バイアス電流(電流源)I2に電流が流れている間に発生すればよいことから、図9に示すように、ダイオードD2に発生するダイオード順方向電圧を出力電圧として用いる充放電回路19cを構成してもよい。
更に、電圧源V1は、バイアス電流(電流源)I2に電流が流れている間に発生すればよいことから、図10に示すように、ダイオード結線を施したMOSトランジスタM2に発生するダイオード順方向電圧を出力電圧として用いる充放電回路19dを構成してもよい。
2・・・電流検出回路、
3・・・基準電圧源回路、
4・・・誤差増幅回路、
5・・・発振回路、
6・・・スロープ電圧生成回路、
7・・・PWM比較回路、
8・・・過電流検出回路、
9・・・スイッチング制御回路、
10、10a、10b、10c、10d・・・高速化回路、
11、15・・・OR(論理和回路)、
12、16・・・フリップフロップ回路、
13・・・バッファ、
14・・・AND(論理積回路)、
17・・・ディレイバッファ、
18・・・インバータ、
20a、20b、20c・・・異常検出回路。
Claims (9)
- スイッチング素子と、
インダクタと、
出力電圧を平滑する出力コンデンサと、
基準電圧を生成する基準電圧源回路と、
出力電圧に基づく電圧と上記基準電圧との電圧差を増幅する誤差増幅回路と、
上記誤差増幅回路の出力に電気的に接続される位相補償抵抗と、
上記誤差増幅回路の出力に電気的に接続される位相補償コンデンサと、
発振回路と、
時間的傾斜を持った電圧を生成するスロープ電圧生成回路と、
上記誤差増幅回路の出力と上記スロープ電圧生成回路の出力を比較するPWM比較回路と、
上記スイッチング素子または出力負荷の異常状態を検出する異常検出回路と、
上記発振回路の出力または上記PWM比較回路の出力に基づいて上記スイッチング素子をオンに制御し、上記PWM比較回路の出力または上記異常検出回路の出力のいずれかに基づいて上記スイッチング素子をオフに制御するスイッチング制御回路と
を備え、
更に、上記スイッチング素子が上記異常検出回路の出力に基づいてオフに制御された時またはその一定時間後から、次に上記スイッチング素子が上記PWM比較回路の出力に基づいてオフに制御されるまでの間、上記誤差増幅回路の特性を高速にする高速化回路を備えることを特徴とするスイッチングレギュレータ。 - 上記異常検出回路は、上記スイッチング素子に流れる電流が過電流であるときに異常状態を検出することを特徴とする請求項1に記載のスイッチングレギュレータ。
- 上記異常検出回路は、上記スイッチング素子のオン時間が最大オン時間に制限されたときに異常状態を検出することを特徴とする請求項1又は2に記載のスイッチングレギュレータ。
- 上記高速化回路は、上記誤差増幅回路のバイアス電流を変更することにより、上記誤差増幅回路の特性を高速にすることを特徴とする請求項1乃至3のうちのいずれか一に記載のスイッチングレギュレータ。
- 上記高速化回路は、上記位相補償コンデンサを上記誤差増幅回路から電気的に切断すること又は接続することにより、上記誤差増幅回路の特性を高速にすることを特徴とする請求項1乃至4のうちのいずれか一に記載のスイッチングレギュレータ。
- 上記高速化回路が充放電回路を有しており、
上記位相補償コンデンサを上記誤差増幅回路から電気的に切断している間、上記充放電回路が上記位相補償コンデンサを充放電することにより、上記高速化回路が上記誤差増幅回路の特性を高速にすることを特徴とする請求項5に記載のスイッチングレギュレータ。 - 上記充放電回路は、上記位相補償コンデンサを上記誤差増幅回路から電気的に切断している間、上記位相補償コンデンサを一定電流で充放電することを特徴とする請求項6に記載のスイッチングレギュレータ。
- 上記充放電回路は、上記位相補償コンデンサを上記誤差増幅回路から電気的に切断している間、上記位相補償コンデンサを放電下限電圧まで又は充電上限電圧まで充放電を行い、
上記放電下限電圧は、上記スロープ電圧生成回路の出力の下限電圧よりも大きく、又は、上記充電上限電圧は、上記スロープ電圧生成回路の出力の上限電圧よりも小さく設定されていることを特徴とする請求項6又は7に記載のスイッチングレギュレータ。 - 上記位相補償コンデンサと上記位相補償抵抗の間にスイッチが設けられ、これにより上記位相補償コンデンサが、上記誤差増幅回路から電気的に切断または接続される
ことを特徴とする請求項5乃至8のうちのいずれか一に記載のスイッチングレギュレータ。
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