JP3986391B2 - 定電圧電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、出力電流を制限する保護回路を備えた定電圧電源回路に関し、特に、電池を電源とした携帯機器の電源回路で使用される電流制限保護回路の消費電力を削減して電池寿命を伸ばすようにした保護回路を備えた定電圧電源回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等のように電池を電源とした携帯機器が広く普及し、これに伴って、電池の寿命を伸ばすために回路の省電力化及び電源回路の効率向上が強く求められるようになってきた。
図８は、従来の定電圧電源回路に用いられている電流制限保護回路の例を示した図である。
図８において、定電圧電源回路１００は、演算増幅器１０１、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１０２、Ｐチャネル型ＭＯＳトランジスタ１０３、抵抗１０４，１０５からなる定電圧回路を備え、該定電圧回路の出力端子には負荷１１０が接続されている。更に定電圧電源回路１００は、演算増幅器１０６、Ｐチャネル型ＭＯＳトランジスタ１０７及び抵抗１０８でフの字特性の出力電流制限を行う保護回路を備えている。
【０００３】
Ｐチャネル型ＭＯＳトランジスタ１０７には、Ｐチャネル型ＭＯＳトランジスタ１０３のドレイン電流に比例したドレイン電流が流れる。該ドレイン電流は抵抗１０８に流れ、抵抗１０８の両端に電圧が発生する。出力端子から負荷１１０へ出力される電流が増加して、抵抗１０８の両端電圧が抵抗１０５の両端電圧に等しくなると、演算増幅器１０６の出力電圧が上昇してＰチャネル型ＭＯＳトランジスタ１０３のゲート電圧が上昇し、出力端子の電圧Ｖｏｕｔを低下させる。
【０００４】
このため、抵抗１０５の両端電圧も低下することから、演算増幅器１０６の反転入力端の電圧が低下し、非反転入力端の電圧が相対的に上昇する。更に、演算増幅器１０６の出力電圧が上昇し、抵抗１０８の両端電圧と抵抗１０５の両端電圧が同じになるまで出力端子から負荷１１０へ出力される電流が減少する。実際には、前記のような出力電圧Ｖｏｕｔの低下と、負荷１１０への出力電流の減少が同時に行われ、いわゆるフの字特性を持つように作動する。言うまでもなく、フの字特性をなさない出力電流制限を行う保護回路であってもよい。
【０００５】
【発明が解決しようとする課題】
しかし、このような出力電流制限を行う保護回路は、電流制限動作を行っていない間も常時給電されている。出力電流制限を行う保護回路は、負荷電流が何らかの異常で増加したときに初めて作動するものであり、負荷電流が正常である間は無駄に電力を消費しており、電力効率を低下させる要因になっていた。電力効率を向上させるために演算増幅器１０６の消費電流を小さくすると、演算増幅器１０６の応答速度が遅くなると共に位相補正が困難になる。このため、負荷１１０への出力電流が、保護回路が作動する電流値になって、演算増幅器１０６が作動する際、演算増幅器１０６は、発振する等の不安定な動作を行う場合があった。このようなことから、保護回路に使用されている演算増幅器１０６の消費電流を小さくすることができなかった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、保護回路で消費する電力を小さくした場合においても、安定した保護動作が可能な保護回路を有する定電圧電源回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る定電圧電源回路は、直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に応じた電圧を出力する出力電流検出回路と、
該出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの出力電圧に応じて、該電流制限回路のみへの電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの出力電圧に応じて、前記電流制限回路への電源供給を停止するものである。
【０００８】
具体的には、前記電源制御回路は、出力電流検出回路からの出力電圧が所定値未満になると、前記電流制限回路への電源供給を停止するようにした。
【０００９】
また、前記電流制限回路は、出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御するようにした。
【００１０】
また、この発明に係る定電圧電源回路は、直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に比例した、第１比例電圧及び該第１比例電圧よりも大きい第２比例電圧をそれぞれ生成して出力する出力電流検出回路と、
該出力電流検出回路からの第１比例電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの第２比例電圧に応じて、該電流制限回路への電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの前記第２比例電圧に応じて、前記電流制限回路への電源供給を停止するものである。
【００１１】
具体的には、前記電源制御回路は、前記第２比例電圧が前記所定値以上になると、前記電流制限回路への電源供給を行い、前記第２比例電圧が前記所定値未満になると、前記電流制限回路への電源供給を停止するようにした。
【００１２】
一方、前記電流制限回路は、出力電流検出回路からの前記第１比例電圧が前記所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御するようにしてもよい。
【００１３】
また、前記定電圧発生回路部は、入力された制御信号に応じて前記出力端子に出力する電流を制御する出力制御用トランジスタを備え、前記出力電流検出回路は、該出力制御用トランジスタから出力される電流に比例した電流を出力する少なくとも１つのトランジスタと、該トランジスタから出力される電流を電圧に変換する少なくとも１つの抵抗とを備えるようにした。
【００１４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の例を示した回路図である。
図１において、定電圧電源回路１は、電源電圧Ｖｃｃから所定の定電圧Ｖａを生成して出力電圧Ｖｏとして出力端子ＯＵＴから負荷５に出力する定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電圧Ｖｏ及び出力電流ｉｏに対して電流制限を行う保護回路部３とで構成されている。なお、保護回路部３は、電流制限保護回路部をなす。
【００１５】
定電圧回路部２は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路１１と、出力電圧Ｖｏを分圧して出力する抵抗Ｒ１及びＲ２からなる分圧回路１２と、ゲートに入力された電圧に応じた電流を出力端子ＯＵＴに出力するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）からなる出力制御用トランジスタＭ１とを備えている。更に、定電圧回路部２は、基準電圧Ｖｒ１に対する、分圧回路１２で生成された分圧電圧Ｖｄ１の差電圧を増幅して出力制御用トランジスタＭ１のゲートに出力する演算増幅器Ａ１を備えている。
【００１６】
出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ１とＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部は、演算増幅器Ａ１の非反転入力端に接続されている。演算増幅器Ａ１の反転入力端には基準電圧Ｖｒ１が入力されており、演算増幅器Ａ１の出力端は、出力制御用トランジスタＭ１のゲートに接続されている。出力制御用トランジスタＭ１は、電源電圧Ｖｃｃと出力端子ＯＵＴとの間に接続されている。出力電圧Ｖｏは、分圧回路１２で分圧され、該分圧電圧Ｖｄ１と基準電圧Ｖｒ１との差電圧を演算増幅器Ａ１で増幅して出力制御用トランジスタＭ１のゲートに出力される。このように、演算増幅器Ａ１は、出力制御用トランジスタＭ１の動作制御を行って、出力電圧Ｖｏが所望の電圧Ｖａで一定になるようにしている。
【００１７】
次に、保護回路部３は、所定の基準電圧Ｖｒ２を生成して出力する基準電圧発生回路２１、抵抗Ｒ３，Ｒ４の直列回路からなる分圧回路２２、演算増幅器Ａ２、入力された各電圧の電圧比較結果を２値の信号で出力するコンパレータＣ１、ＰＭＯＳトランジスタＭ２及びスイッチ回路ＳＷ１を備えている。なお、分圧回路部２２は出力電流検出回路を、演算増幅器Ａ２及び基準電圧発生回路２１は電流制限回路を、コンパレータＣ１、スイッチ回路ＳＷ１及び基準電圧発生回路２１は電源制御回路をそれぞれなす。電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ４，Ｒ３が直列に接続されており、抵抗Ｒ３とＲ４との接続部から分圧電圧Ｖｄ２が出力される。ＰＭＯＳトランジスタＭ２のゲートは演算増幅器Ａ１の出力端に接続され、ＰＭＯＳトランジスタＭ２は、出力電流ｉｏに比例したドレイン電流を出力する。
【００１８】
ＰＭＯＳトランジスタＭ２と抵抗Ｒ４との接続部の電圧がコンパレータＣ１の非反転入力端に入力され、演算増幅器Ａ２の非反転入力端には分圧電圧Ｖｄ２が入力されている。また、コンパレータＣ１及び演算増幅器Ａ２の各反転入力端には基準電圧Ｖｒ２がそれぞれ入力されている。演算増幅器Ａ２は、スイッチ回路ＳＷ１を介して電源電圧Ｖｃｃが印加されており、該スイッチ回路ＳＷ１はコンパレータＣ１から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、コンパレータＣ１からハイ（Ｈｉｇｈ）レベルの信号が出力されると導通状態になって演算増幅器Ａ２に対して電源電圧Ｖｃｃの供給を行い、コンパレータＣ１からロー（Ｌｏｗ）レベルの信号が入力されると遮断状態になって演算増幅器Ａ２に対する電源電圧Ｖｃｃの供給を停止する。
【００１９】
定電圧回路部２の出力電流ｉｏが増加すると、ＰＭＯＳトランジスタＭ２の出力電流も比例して増加し、コンパレータＣ１の非反転入力端の電圧及び分圧電圧Ｖｄ２がそれぞれ上昇する。コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ２以上になると、コンパレータＣ１の出力端がハイレベルとなり、スイッチ回路ＳＷ１がオンして、演算増幅器Ａ２に電源電圧Ｖｃｃが供給される。更に出力電流ｉｏが増加して、演算増幅器Ａ２の非反転入力端の電圧が基準電圧Ｖｒ２以上になると、演算増幅器Ａ２の出力電圧が上昇し、出力制御用トランジスタＭ１のゲート電圧を上昇させて出力電圧Ｖｏを低下させる。
【００２０】
また、定電圧回路部２の出力電流ｉｏが低下して、コンパレータＣ１の非反転入力端の電圧が基準電圧Ｖｒ２未満になると、コンパレータＣ１の出力端がローレベルとなり、スイッチ回路ＳＷ１がオフして、演算増幅器Ａ２に対する電源電圧Ｖｃｃの供給が停止して演算増幅器Ａ２の動作が停止し、保護回路部３の機能が停止する。なお、抵抗Ｒ４の抵抗値を０Ωにすることで、演算増幅器Ａ２への給電と保護回路部３の作動開始を同時に行うことができるが、通常は、演算増幅器Ａ２や、コンパレータＣ１の入力に発生するオフセット電圧等の影響があるため、抵抗値を有する抵抗Ｒ４を接続し保護回路部３が作動を開始する前に確実に演算増幅器Ａ２への給電を行うようにしたほうがよい。また、図１では、演算増幅器Ａ１及びコンパレータＣ１は、電源電圧Ｖｃｃを電源として作動するが、該接続を省略して示している。
【００２１】
ここで、図１の保護回路部３が、出力電圧Ｖｏの低下と、出力電流ｉｏの減少とを同時に行って、いわゆるフの字特性を持つように作動するようにしてもよく、このようにした場合、図１の定電圧電源回路１は、図２のようになる。なお、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の演算増幅器Ａ２を、非反転入力端に正のオフセット電圧を持たせた演算増幅器Ａ３に置き換えたことと、基準電圧発生回路部２１をなくし図１の演算増幅器Ａ２及びコンパレータＣ１の各反転入力端に分圧電圧Ｖｄ１を入力するようにしたことにある。これに伴って、図１の保護回路部３を保護回路部３ａにすると共に、図１の定電圧電源回路１を定電圧電源回路１ａにしたことにある。
【００２２】
図２において、定電圧電源回路１ａは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３ａとで構成されている。保護回路部３ａは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３ａは、抵抗Ｒ３，Ｒ４の直列回路からなる分圧回路２２、演算増幅器Ａ３、コンパレータＣ１、ＰＭＯＳトランジスタＭ２及びスイッチ回路ＳＷ１を備えている。なお、保護回路部３ａは電流制限保護回路部をなし、演算増幅器Ａ３は電流制限回路を、コンパレータＣ１及びスイッチ回路ＳＷ１は電源制御回路をそれぞれなす。
【００２３】
演算増幅器Ａ３の非反転入力端には分圧電圧Ｖｄ２が入力されている。また、コンパレータＣ１及び演算増幅器Ａ３の各反転入力端には分圧電圧Ｖｄ１がそれぞれ入力されている。演算増幅器Ａ３は、スイッチ回路ＳＷ１を介して電源電圧Ｖｃｃが供給されており、該スイッチ回路ＳＷ１はコンパレータＣ１から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、コンパレータＣ１からハイレベルの信号が出力されると導通状態になって演算増幅器Ａ３に対する電源電圧Ｖｃｃの供給を行い、コンパレータＣ１からローレベルの信号が入力されると遮断状態になって演算増幅器Ａ３に対する電源電圧Ｖｃｃの供給を停止する。
【００２４】
出力電流ｉｏが所定値以上になり、コンパレータＣ１の非反転入力端の電圧が反転入力端の電圧より高くなると、コンパレータＣ１の出力信号の信号レベルが反転し、スイッチ回路ＳＷ１がオンして演算増幅器Ａ３に対する電源供給が行われる。保護回路部３ａが作動を開始すると、出力電圧Ｖｏが低下することからコンパレータＣ１の反転入力端の電圧も低下するが、同時に出力電流ｉｏが減少するため、コンパレータＣ１の非反転入力端の電圧も低下し、コンパレータＣ１の出力信号がハイレベルからローレベルになることはない。
【００２５】
演算増幅器Ａ３の非反転入力端には正のオフセット電圧を持たせている。これは、出力電圧Ｖｏが０Ｖになった場合でも、出力電流ｉｏが０Ａにならないようにするものであり、仮に該オフセット電圧がない（０Ｖ）か、又は負のオフセット電圧が発生した場合、定電圧電源回路１ａに電源を投入したときに、保護回路部３ａが作動して、出力電圧Ｖｏが立ち上がらなくなってしまうことがないようにするためである。演算増幅器Ａ３の非反転入力端は正のオフセット電圧を持たせる方法としては、演算増幅器Ａ３の差動対をなす各ＭＯＳトランジスタのいずれか一方のサイズを変えたり、該差動対をなす各ＭＯＳトランジスタに接続されている負荷のいずれか一方を変えて差動対の電流バランスを変えることで実現することができる。
【００２６】
一方、図２では、保護回路部３ａのコンパレータＣ１と演算増幅器Ａ３の各反転入力端には同じ電圧が入力されるようにしたが、コンパレータＣ１と演算増幅器Ａ３の各反転入力端に異なる電圧が入力されるようにしてもよく、このようにした場合、図２の定電圧電源回路１ａは、図３のようになる。なお、図３では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図３における図２との相違点は、ＰＭＯＳトランジスタＭ３及びＲＳフリップフロップ２５を追加したことにあり、これに伴って図２の保護回路部３ａを保護回路部３ｂにし、図２の定電圧電源回路１ａを定電圧電源回路１ｂにした。
【００２７】
図３において、定電圧電源回路１ｂは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３ｂとで構成されている。保護回路部３ｂは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３ｂは、抵抗Ｒ５，Ｒ６、演算増幅器Ａ３、コンパレータＣ１、ＰＭＯＳトランジスタＭ２，Ｍ３、スイッチ回路ＳＷ１及びＲＳフリップフロップ２５を備えている。なお、保護回路部３ｂは電流制限保護回路部をなし、ＰＭＯＳトランジスタＭ２，Ｍ３及び抵抗Ｒ５，Ｒ６は出力電流検出回路を、コンパレータＣ１、スイッチ回路ＳＷ１及びＲＳフリップフロップ２５は電源制御回路をそれぞれなす。
【００２８】
電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ５の直列回路と、ＰＭＯＳトランジスタＭ３及び抵抗Ｒ６の直列回路がそれぞれ並列に接続されており、ＰＭＯＳトランジスタＭ２及びＭ３の各ゲートは演算増幅器Ａ１の出力端にそれぞれ接続されている。ＰＭＯＳトランジスタＭ２及びＭ３は、出力電流ｉｏに比例したドレイン電流をそれぞれ出力する。ＰＭＯＳトランジスタＭ２と抵抗Ｒ５との接続部の電圧が演算増幅器Ａ３の非反転入力端に入力され、演算増幅器Ａ３の反転入力端には分圧電圧Ｖｄ１が入力されている。また、ＰＭＯＳトランジスタＭ３と抵抗Ｒ６との接続部の電圧がコンパレータＣ１の非反転入力端に入力され、コンパレータＣ１の反転入力端には基準電圧Ｖｒ１が入力されている。
【００２９】
演算増幅器Ａ３は、スイッチ回路ＳＷ１を介して電源電圧Ｖｃｃが印加されており、該スイッチ回路ＳＷ１はＲＳフリップフロップ２５から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、ＲＳフリップフロップ２５の出力端Ｑからハイレベルの信号が入力されると導通状態になって演算増幅器Ａ３に対して電源電圧Ｖｃｃの供給を行い、ＲＳフリップフロップ２５の出力端Ｑからローレベルの信号が入力されると遮断状態になって演算増幅器Ａ３に対する電源電圧Ｖｃｃの供給を停止する。ＲＳフリップフロップ２５において、セット端ＳにはコンパレータＣ１の出力端が接続され、リセット端Ｒには外部からのリセット信号ＲＥＳが入力される。
【００３０】
定電圧回路部２の出力電流ｉｏが増加すると、ＰＭＯＳトランジスタＭ２及びＭ３の各出力電流もそれぞれ比例して増加し、コンパレータＣ１の非反転入力端の電圧及び演算増幅器Ａ３の非反転入力端の電圧がそれぞれ上昇する。コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ１以上になると、コンパレータＣ１の出力端がハイレベルとなり、ＲＳフリップフロップ２５の出力端Ｑはハイレベルとなってスイッチ回路ＳＷ１がオンし、演算増幅器Ａ３に電源電圧Ｖｃｃが供給される。更に出力電流ｉｏが増加して、演算増幅器Ａ３の非反転入力端の電圧が分圧電圧Ｖｄ１以上になると、演算増幅器Ａ３の出力電圧が上昇し、出力制御用トランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを低下させると共に出力電圧Ｖｏを低下させる。
【００３１】
また、定電圧回路部２の出力電流ｉｏが低下して、コンパレータＣ１の非反転入力端の電圧が基準電圧Ｖｒ１未満になると、コンパレータＣ１の出力端がローレベルとなり、ＲＳフリップフロップ２５のリセット端Ｒにハイレベルのリセット信号ＲＥＳが入力されると、ＲＳフリップフロップ２５の出力端Ｑはローレベルになってスイッチ回路ＳＷ１がオフし、演算増幅器Ａ２に対する電源電圧Ｖｃｃの供給が停止して保護回路部３ｂの動作が停止する。
【００３２】
このように、コンパレータＣ１の出力信号をＲＳフリップフロップ２５で記憶するのは、保護回路部３ｂがフの字特性を持っているためであり、保護動作が始まると、出力電流ｉｏが減少し、抵抗Ｒ６の電圧も低下することから、コンパレータＣ１の出力信号がローレベルに戻ってしまうためである。すなわち、ＲＳフリップフロップ２５がないと、コンパレータＣ１の出力信号がローレベルに戻ってしまったときに、スイッチ回路ＳＷ１がオフしてしまい、演算増幅器Ａ３への電源供給が停止して、保護回路部３ｂの保護動作が中断されてしまうためである。ＲＳフリップフロップ２５をリセットするには、定電圧電源回路１ｂに電源を投入するときに、ＲＳフリップフロップ２５のリセット端Ｒにハイレベルのリセット信号ＲＥＳを入力するか、負荷電流が取り除かれたことを検出してリセット信号ＲＥＳを発生させるようにすればよい。
【００３３】
このように、本第１の実施の形態における定電圧電源回路は、出力電流ｉｏが所定の電流値以上になって保護回路部３が作動を開始する際、コンパレータＣ１によってスイッチ回路ＳＷ１がオンして導通状態になることにより、保護回路部３の演算増幅器Ａ２に電力が供給され、出力電流ｉｏが所定の電流値未満の場合は、コンパレータＣ１によってスイッチ回路ＳＷ１がオフして遮断状態になり、保護回路部３の演算増幅器Ａ２に対する電力供給を停止させるようにした。このことから、安定した出力電流制限動作を行うことができると共に該出力電流制限動作を行う保護回路の消費電流を低減させることができる。
【００３４】
第２の実施の形態．
前記第１の実施の形態では、保護回路部３が作動を開始する電流値以上に出力電流ｉｏがなると初めて演算増幅器Ａ２に電力が供給されるようにしたが、保護回路部３が作動を開始する電流値以上に出力電流ｉｏがなったときに演算増幅器Ａ２の内部で使用するバイアス電流を増加させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００３５】
図４は、本発明の第２の実施の形態における定電圧電源回路の例を示した回路図である。なお、図４では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、保護回路部３が作動を開始する電流値以上に出力電流ｉｏがなったときに、演算増幅器Ａ２の内部で使用するバイアス電流を増加させるようにしたことにあり、図１の演算増幅器Ａ２を演算増幅器Ａ４にすると共に定電流源３１及び３２を追加し、図１の保護回路部３を保護回路部３３にすると共に図１の定電圧電源回路１を定電圧電源回路３０にしたことにある。
【００３６】
図４において、定電圧電源回路３０は、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電圧Ｖｏ及び出力電流ｉｏに対して電流制限を行う保護回路部３３とで構成されている。
保護回路部３３は、所定の基準電圧Ｖｒ２を生成して出力する基準電圧発生回路２１、分圧回路２２、演算増幅器Ａ４、コンパレータＣ１、ＰＭＯＳトランジスタＭ２、スイッチ回路ＳＷ１及び定電流源３１，３２を備えている。なお、保護回路部３３ｂは電流制限保護回路部をなし、コンパレータＣ１、スイッチ回路ＳＷ１及び定電流源３１，３２はバイアス電流制御回路をなす。
【００３７】
定電流源３１は、電源電圧Ｖｃｃと演算増幅器Ａ４のバイアス電流入力端との間に接続され、定電流源３２とスイッチ回路ＳＷ１の直列回路が定電流源３１に並列に接続されている。スイッチ回路ＳＷ１は、コンパレータＣ１からハイレベルの信号が入力されると導通状態になり、演算増幅器Ａ４には定電流（ｉ１＋ｉ２）が入力され、コンパレータＣ１からローレベルの信号が入力されると遮断状態になって演算増幅器Ａ４には定電流ｉ１のみが入力される。
【００３８】
ここで、図５は、図４における演算増幅器Ａ４の内部回路例を示した回路図である。
図５における演算増幅器Ａ４は、基準電圧Ｖｒ２と分圧電圧Ｖｄ２の差動増幅を行う差動増幅回路部３５及び該差動増幅回路部３５の出力信号を増幅して出力する出力回路部３６で構成されている。差動増幅回路部３５は、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１６及び容量３７で構成されており、ＰＭＯＳトランジスタＭ１１及びＭ１２はカレントミラー回路を形成し、ＮＭＯＳトランジスタＭ１５及びＭ１６はカレントミラー回路を形成している。
【００３９】
ＮＭＯＳトランジスタＭ１３及びＭ１４は差動対をなしており、ＰＭＯＳトランジスタＭ１１及びＭ１２のカレントミラー回路は、該差動対の負荷をなしている。また、ＮＭＯＳトランジスタＭ１５及びＭ１６のカレントミラー回路は、定電流源３１又は定電流源３１及び３２から入力される定電流を該差動対に供給するものである。ＰＭＯＳトランジスタＭ１１及びＭ１２において、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ１２のドレインに接続され、各ソースは電源電圧Ｖｃｃにそれぞれ接続されている。
【００４０】
また、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ドレインは、ＮＭＯＳトランジスタＭ１３及びＭ１４のドレインにそれぞれ対応して接続され、ＮＭＯＳトランジスタＭ１３及びＭ１４のドレイン間には容量３７が接続されている。ＮＭＯＳトランジスタＭ１３のゲートは、演算増幅器Ａ４の非反転入力端をなし、分圧回路２２からの分圧電圧Ｖｄ２が入力されている。ＮＭＯＳトランジスタＭ１４のゲートは、演算増幅器Ａ４の反転入力端をなし、基準電圧Ｖｒ２が入力されている。ＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースはそれぞれ接続され、該接続部は、ＮＭＯＳトランジスタＭ１５のドレインに接続されている。ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１３の接続部が差動増幅回路部３５の出力端をなしている。
【００４１】
一方、出力回路部３６は、電源電圧Ｖｃｃと接地電圧との間に直列に接続されたＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８で構成されている。ＰＭＯＳトランジスタＭ１７のゲートは差動増幅回路部３５の出力端に接続されており、ＮＭＯＳトランジスタＭ１８のゲートはＮＭＯＳトランジスタＭ１６のゲートに接続されている。ＮＭＯＳトランジスタＭ１８は、差動増幅回路部３５のＮＭＯＳトランジスタＭ１５及びＭ１６とカレントミラー回路を形成している。ＰＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８の接続部が、演算増幅器Ａ４の出力端ＯＵＴ１をなしている。
【００４２】
このような構成において、定電圧回路部２の出力電流ｉｏが増加すると、ＰＭＯＳトランジスタＭ２の出力電流も比例して増加し、コンパレータＣ１の非反転入力端の電圧及び分圧電圧Ｖｄ２がそれぞれ上昇する。コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ２以上になると、コンパレータＣ１の出力端がハイレベルになり、スイッチ回路ＳＷ１がオンして、ＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力側トランジスタをなすＮＭＯＳトランジスタＭ１６には、定電流源３１からの定電流ｉ１と共に定電流源３２からの定電流ｉ２が入力される。
【００４３】
一方、コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ２未満になると、コンパレータＣ１の出力端がローレベルになり、スイッチ回路ＳＷ１がオフして、ＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力側トランジスタをなすＮＭＯＳトランジスタＭ１６には、定電流源３１からの定電流ｉ１のみが入力される。
【００４４】
出力電流ｉｏが増加して所定値以上になり保護回路部３３が作動を開始する場合、演算増幅器Ａ４のバイアス電流を増加させ、すなわちＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流を増加させるようにした。また、出力電流ｉｏが所定値未満であって保護回路部３３が作動を停止する場合は、演算増幅器Ａ４のバイアス電流を低下させ、すなわちＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流を低下させるようにした。
【００４５】
このように、ＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流値を変えることによって、演算増幅器Ａ４の消費電流が大きく変化することになる。演算増幅器Ａ４のバイアス電流であるＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流値を小さくすると、演算増幅器Ａ４の応答速度が低下すると共に位相補償が難しくなる。しかし、演算増幅器Ａ４の２つの入力端に入力される電圧の電圧差が大きい場合は、演算増幅器Ａ４はリニアな動作をしないため、該バイアス電流を小さくしても演算増幅器Ａ４の動作が不安定になることはない。これに対して、演算増幅器Ａ４における２つの入力電圧の電圧差が小さくなると、演算増幅器Ａ４は、リニアな動作領域に入って動作が不安定になって発振等の異常が発生しやすくなる。
【００４６】
このようなことから、保護回路部３３が作動しない場合には、演算増幅器Ａ４の入力電圧である基準電圧Ｖｒ２と分圧電圧Ｖｄ２の電圧差が大きいことから、演算増幅器Ａ４のバイアス電流を削減しても演算増幅器Ａ４の動作が不安定なることはなく、消費電流の低減を図ることができる。また、出力電流ｉｏが、保護回路部３３が作動を開始する電流値以上になると、演算増幅器Ａ４のバイアス電流を増加させて保護回路部３３の動作を安定化させることができる。
【００４７】
ここで、図４の保護回路部３３が、出力電圧Ｖｏの低下と、出力電流ｉｏの減少とを同時に行って、いわゆるフの字特性を持つように作動するようにしてもよく、このようにした場合、図４の定電圧電源回路３０は、図６のようになる。なお、図６では、図４と同じものは同じ符号で示しており、ここではその説明を省略すると共に図４との相違点のみ説明する。
図６における図４との相違点は、図４の演算増幅器Ａ４を、非反転入力端に正のオフセット電圧を持たせた演算増幅器Ａ５に置き換えたことと、基準電圧発生回路部２１をなくし図１の演算増幅器Ａ５及びコンパレータＣ１の各反転入力端に分圧電圧Ｖｄ１をそれぞれ入力するようにしたことにある。これに伴って、図４の保護回路部３３を保護回路部３３ａにすると共に、図４の定電圧電源回路３０を定電圧電源回路３０ａにしたことにある。
【００４８】
図６において、定電圧電源回路３０ａは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３３ａとで構成されている。保護回路部３３ａは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３３ａは、分圧回路２２、演算増幅器Ａ５、コンパレータＣ１、ＰＭＯＳトランジスタＭ２、スイッチ回路ＳＷ１及び定電流源３１，３２を備えている。なお、保護回路部３３ａは電流制限保護回路部をなし、演算増幅器Ａ５は電流制限回路をなす。
【００４９】
定電流源３１は、電源電圧Ｖｃｃと演算増幅器Ａ５のバイアス電流入力端との間に接続され、定電流源３２とスイッチ回路ＳＷ１の直列回路が定電流源３１に並列に接続されている。スイッチ回路ＳＷ１は、コンパレータＣ１からハイレベルの信号が出力されると導通状態になり、演算増幅器Ａ５には定電流（ｉ１＋ｉ２）が入力され、コンパレータＣ１からローレベルの信号が入力されると遮断状態になって演算増幅器Ａ５には定電流ｉ１のみが入力される。保護回路部３３ａが作動を開始すると、出力電圧Ｖｏが低下することからコンパレータＣ１の反転入力端の電圧も低下するが、同時に出力電流ｉｏが減少するため、コンパレータＣ１の非反転入力端の電圧も低下し、コンパレータＣ１の出力信号がハイレベルからローレベルになることはない。
【００５０】
演算増幅器Ａ５の非反転入力端には正のオフセット電圧を持たせている。これは、出力電圧Ｖｏが０Ｖになった場合でも、出力電流ｉｏが０Ａにならないようにするものであり、仮に該オフセット電圧がない（０Ｖ）か、又は負のオフセット電圧が発生した場合、定電圧電源回路３０ａに電源を投入したときに、保護回路部３３ａが作動して、出力電圧Ｖｏが立ち上がらなくなってしまうことがないようにするためである。演算増幅器Ａ５の内部回路は、図５で示した演算増幅器Ａ４と同様であり、演算増幅器Ａ５の非反転入力端に正のオフセット電圧を持たせる方法としては、演算増幅器Ａ５の差動対をなすＮＭＯＳトランジスタＭ１３又はＭ１４のいずれか一方のサイズを変えたり、該差動対をなすＮＭＯＳトランジスタＭ１３及びＭ１４に接続されているＰＭＯＳトランジスタＭ１１又はＭ１２のいずれか一方のサイズを変えて差動対の電流バランスを変えることで実現することができる。
【００５１】
一方、図６では、保護回路部３３ａのコンパレータＣ１と演算増幅器Ａ５の各反転入力端には同じ電圧が入力されるようにしたが、コンパレータＣ１と演算増幅器Ａ５の各反転入力端に異なる電圧が入力されるようにしてもよく、このようにした場合、図６の定電圧電源回路３０ａは、図７のようになる。なお、図７では、図３又は図６と同じものは同じ符号で示しており、ここではその説明を省略すると共に図６との相違点のみ説明する。
図７における図６との相違点は、ＰＭＯＳトランジスタＭ３及びＲＳフリップフロップ２５を追加したことにあり、これに伴って図６の保護回路部３３ａを保護回路部３３ｂにし、図６の定電圧電源回路３０ａを定電圧電源回路３０ｂにした。
【００５２】
図７において、定電圧電源回路３０ｂは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３３ｂとで構成されている。保護回路部３３ｂは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３３ｂは、抵抗Ｒ５，Ｒ６、演算増幅器Ａ５、コンパレータＣ１、ＰＭＯＳトランジスタＭ２，Ｍ３、スイッチ回路ＳＷ１、定電流源３１，３２及びＲＳフリップフロップ２５を備えている。
【００５３】
電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ５の直列回路と、ＰＭＯＳトランジスタＭ３及び抵抗Ｒ６の直列回路がそれぞれ並列に接続されており、ＰＭＯＳトランジスタＭ２及びＭ３の各ゲートは演算増幅器Ａ１の出力端にそれぞれ接続されている。ＰＭＯＳトランジスタＭ２及びＭ３は、出力電流ｉｏに比例したドレイン電流をそれぞれ出力する。ＰＭＯＳトランジスタＭ２と抵抗Ｒ５との接続部の電圧が演算増幅器Ａ５の非反転入力端に入力され、演算増幅器Ａ５の反転入力端には分圧電圧Ｖｄ１が入力されている。また、ＰＭＯＳトランジスタＭ３と抵抗Ｒ６との接続部の電圧がコンパレータＣ１の非反転入力端に入力され、コンパレータＣ１の反転入力端には基準電圧Ｖｒ１が入力されている。
【００５４】
定電流源３１は、電源電圧Ｖｃｃと演算増幅器Ａ５のバイアス電流入力端との間に接続され、定電流源３２とスイッチ回路ＳＷ１の直列回路が定電流源３１に並列に接続されている。スイッチ回路ＳＷ１はＲＳフリップフロップ２５から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、ＲＳフリップフロップ２５の出力端Ｑからハイレベルの信号が入力されると導通状態になり、演算増幅器Ａ５には定電流（ｉ１＋ｉ２）が入力され、ＲＳフリップフロップ２５の出力端Ｑからローレベルの信号が入力されると遮断状態になって、演算増幅器Ａ５には定電流ｉ１のみが入力される。
【００５５】
ＲＳフリップフロップ２５において、セット端ＳにはコンパレータＣ１の出力端が接続され、リセット端Ｒには外部からのリセット信号ＲＥＳが入力される。なお、出力電流ｉｏに対するコンパレータＣ１、ＲＳフリップフロップ２５及びスイッチ回路ＳＷ１の動作は、図３の場合と同様であるのでその説明を省略する。
【００５６】
このように、本第２の実施の形態における定電圧電源回路は、出力電流ｉｏが所定値以上になって保護回路部が作動する場合は、コンパレータＣ１によってスイッチ回路ＳＷ１をオンさせて保護回路部の演算増幅器に対するバイアス電流を増加させ、出力電流ｉｏが所定値未満になって保護回路部が作動を停止する場合は、コンパレータＣ１によってスイッチ回路ＳＷ１をオフさせて保護回路部の演算増幅器に対するバイアス電流を低減させるようにした。このことから、出力電流を制限する保護回路が作動するときだけ、該保護回路を形成する演算増幅器のバイアス電流を増加させるようにしたため、安定した保護回路の動作を得ることができると共に、該保護回路の消費電流を低減させることができる。
【００５７】
【発明の効果】
上記の説明から明らかなように、本発明の定電圧電源回路によれば、出力電流を制限する電流制限保護回路部が実際に作動する場合だけ、電流制限保護回路部に対して電力を供給するようにしたため、定電圧電源回路に設けた保護回路の消費電流を著しく減少させることができると共に、該保護回路による安定した保護動作が得られることができるため、電池を使用する携帯機器の動作時間をより長くすることが可能になった。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態における定電圧電源回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図３】 本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図４】 本発明の第２の実施の形態における定電圧電源回路の例を示した回路図である。
【図５】 図４における演算増幅器Ａ４の内部回路例を示した回路図である。
【図６】 本発明の第２の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図７】 本発明の第２の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図８】 従来の定電圧電源回路の例を示した回路図である。
【符号の説明】
１，１ａ，１ｂ，３０，３０ａ，３０ｂ 定電圧電源回路
２ 定電圧回路部
３，３ａ，３ｂ，３３，３３ａ，３３ｂ 保護回路部
５ 負荷
１１，２１ 基準電圧発生回路
１２，２２ 分圧回路
２５ ＲＳフリップフロップ
３１，３２ 定電流源
３５ 差動増幅回路部
３６ 出力回路部
Ａ１〜Ａ５ 演算増幅器
Ｃ１ コンパレータ
Ｍ１ 出力制御用トランジスタ
Ｍ２，Ｍ３ ＰＭＯＳトランジスタ
ＳＷ１ スイッチ回路
【発明の属する技術分野】
本発明は、出力電流を制限する保護回路を備えた定電圧電源回路に関し、特に、電池を電源とした携帯機器の電源回路で使用される電流制限保護回路の消費電力を削減して電池寿命を伸ばすようにした保護回路を備えた定電圧電源回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等のように電池を電源とした携帯機器が広く普及し、これに伴って、電池の寿命を伸ばすために回路の省電力化及び電源回路の効率向上が強く求められるようになってきた。
図８は、従来の定電圧電源回路に用いられている電流制限保護回路の例を示した図である。
図８において、定電圧電源回路１００は、演算増幅器１０１、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１０２、Ｐチャネル型ＭＯＳトランジスタ１０３、抵抗１０４，１０５からなる定電圧回路を備え、該定電圧回路の出力端子には負荷１１０が接続されている。更に定電圧電源回路１００は、演算増幅器１０６、Ｐチャネル型ＭＯＳトランジスタ１０７及び抵抗１０８でフの字特性の出力電流制限を行う保護回路を備えている。
【０００３】
Ｐチャネル型ＭＯＳトランジスタ１０７には、Ｐチャネル型ＭＯＳトランジスタ１０３のドレイン電流に比例したドレイン電流が流れる。該ドレイン電流は抵抗１０８に流れ、抵抗１０８の両端に電圧が発生する。出力端子から負荷１１０へ出力される電流が増加して、抵抗１０８の両端電圧が抵抗１０５の両端電圧に等しくなると、演算増幅器１０６の出力電圧が上昇してＰチャネル型ＭＯＳトランジスタ１０３のゲート電圧が上昇し、出力端子の電圧Ｖｏｕｔを低下させる。
【０００４】
このため、抵抗１０５の両端電圧も低下することから、演算増幅器１０６の反転入力端の電圧が低下し、非反転入力端の電圧が相対的に上昇する。更に、演算増幅器１０６の出力電圧が上昇し、抵抗１０８の両端電圧と抵抗１０５の両端電圧が同じになるまで出力端子から負荷１１０へ出力される電流が減少する。実際には、前記のような出力電圧Ｖｏｕｔの低下と、負荷１１０への出力電流の減少が同時に行われ、いわゆるフの字特性を持つように作動する。言うまでもなく、フの字特性をなさない出力電流制限を行う保護回路であってもよい。
【０００５】
【発明が解決しようとする課題】
しかし、このような出力電流制限を行う保護回路は、電流制限動作を行っていない間も常時給電されている。出力電流制限を行う保護回路は、負荷電流が何らかの異常で増加したときに初めて作動するものであり、負荷電流が正常である間は無駄に電力を消費しており、電力効率を低下させる要因になっていた。電力効率を向上させるために演算増幅器１０６の消費電流を小さくすると、演算増幅器１０６の応答速度が遅くなると共に位相補正が困難になる。このため、負荷１１０への出力電流が、保護回路が作動する電流値になって、演算増幅器１０６が作動する際、演算増幅器１０６は、発振する等の不安定な動作を行う場合があった。このようなことから、保護回路に使用されている演算増幅器１０６の消費電流を小さくすることができなかった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、保護回路で消費する電力を小さくした場合においても、安定した保護動作が可能な保護回路を有する定電圧電源回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る定電圧電源回路は、直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に応じた電圧を出力する出力電流検出回路と、
該出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの出力電圧に応じて、該電流制限回路のみへの電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの出力電圧に応じて、前記電流制限回路への電源供給を停止するものである。
【０００８】
具体的には、前記電源制御回路は、出力電流検出回路からの出力電圧が所定値未満になると、前記電流制限回路への電源供給を停止するようにした。
【０００９】
また、前記電流制限回路は、出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御するようにした。
【００１０】
また、この発明に係る定電圧電源回路は、直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に比例した、第１比例電圧及び該第１比例電圧よりも大きい第２比例電圧をそれぞれ生成して出力する出力電流検出回路と、
該出力電流検出回路からの第１比例電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの第２比例電圧に応じて、該電流制限回路への電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの前記第２比例電圧に応じて、前記電流制限回路への電源供給を停止するものである。
【００１１】
具体的には、前記電源制御回路は、前記第２比例電圧が前記所定値以上になると、前記電流制限回路への電源供給を行い、前記第２比例電圧が前記所定値未満になると、前記電流制限回路への電源供給を停止するようにした。
【００１２】
一方、前記電流制限回路は、出力電流検出回路からの前記第１比例電圧が前記所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御するようにしてもよい。
【００１３】
また、前記定電圧発生回路部は、入力された制御信号に応じて前記出力端子に出力する電流を制御する出力制御用トランジスタを備え、前記出力電流検出回路は、該出力制御用トランジスタから出力される電流に比例した電流を出力する少なくとも１つのトランジスタと、該トランジスタから出力される電流を電圧に変換する少なくとも１つの抵抗とを備えるようにした。
【００１４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の例を示した回路図である。
図１において、定電圧電源回路１は、電源電圧Ｖｃｃから所定の定電圧Ｖａを生成して出力電圧Ｖｏとして出力端子ＯＵＴから負荷５に出力する定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電圧Ｖｏ及び出力電流ｉｏに対して電流制限を行う保護回路部３とで構成されている。なお、保護回路部３は、電流制限保護回路部をなす。
【００１５】
定電圧回路部２は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路１１と、出力電圧Ｖｏを分圧して出力する抵抗Ｒ１及びＲ２からなる分圧回路１２と、ゲートに入力された電圧に応じた電流を出力端子ＯＵＴに出力するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）からなる出力制御用トランジスタＭ１とを備えている。更に、定電圧回路部２は、基準電圧Ｖｒ１に対する、分圧回路１２で生成された分圧電圧Ｖｄ１の差電圧を増幅して出力制御用トランジスタＭ１のゲートに出力する演算増幅器Ａ１を備えている。
【００１６】
出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ１とＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部は、演算増幅器Ａ１の非反転入力端に接続されている。演算増幅器Ａ１の反転入力端には基準電圧Ｖｒ１が入力されており、演算増幅器Ａ１の出力端は、出力制御用トランジスタＭ１のゲートに接続されている。出力制御用トランジスタＭ１は、電源電圧Ｖｃｃと出力端子ＯＵＴとの間に接続されている。出力電圧Ｖｏは、分圧回路１２で分圧され、該分圧電圧Ｖｄ１と基準電圧Ｖｒ１との差電圧を演算増幅器Ａ１で増幅して出力制御用トランジスタＭ１のゲートに出力される。このように、演算増幅器Ａ１は、出力制御用トランジスタＭ１の動作制御を行って、出力電圧Ｖｏが所望の電圧Ｖａで一定になるようにしている。
【００１７】
次に、保護回路部３は、所定の基準電圧Ｖｒ２を生成して出力する基準電圧発生回路２１、抵抗Ｒ３，Ｒ４の直列回路からなる分圧回路２２、演算増幅器Ａ２、入力された各電圧の電圧比較結果を２値の信号で出力するコンパレータＣ１、ＰＭＯＳトランジスタＭ２及びスイッチ回路ＳＷ１を備えている。なお、分圧回路部２２は出力電流検出回路を、演算増幅器Ａ２及び基準電圧発生回路２１は電流制限回路を、コンパレータＣ１、スイッチ回路ＳＷ１及び基準電圧発生回路２１は電源制御回路をそれぞれなす。電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ４，Ｒ３が直列に接続されており、抵抗Ｒ３とＲ４との接続部から分圧電圧Ｖｄ２が出力される。ＰＭＯＳトランジスタＭ２のゲートは演算増幅器Ａ１の出力端に接続され、ＰＭＯＳトランジスタＭ２は、出力電流ｉｏに比例したドレイン電流を出力する。
【００１８】
ＰＭＯＳトランジスタＭ２と抵抗Ｒ４との接続部の電圧がコンパレータＣ１の非反転入力端に入力され、演算増幅器Ａ２の非反転入力端には分圧電圧Ｖｄ２が入力されている。また、コンパレータＣ１及び演算増幅器Ａ２の各反転入力端には基準電圧Ｖｒ２がそれぞれ入力されている。演算増幅器Ａ２は、スイッチ回路ＳＷ１を介して電源電圧Ｖｃｃが印加されており、該スイッチ回路ＳＷ１はコンパレータＣ１から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、コンパレータＣ１からハイ（Ｈｉｇｈ）レベルの信号が出力されると導通状態になって演算増幅器Ａ２に対して電源電圧Ｖｃｃの供給を行い、コンパレータＣ１からロー（Ｌｏｗ）レベルの信号が入力されると遮断状態になって演算増幅器Ａ２に対する電源電圧Ｖｃｃの供給を停止する。
【００１９】
定電圧回路部２の出力電流ｉｏが増加すると、ＰＭＯＳトランジスタＭ２の出力電流も比例して増加し、コンパレータＣ１の非反転入力端の電圧及び分圧電圧Ｖｄ２がそれぞれ上昇する。コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ２以上になると、コンパレータＣ１の出力端がハイレベルとなり、スイッチ回路ＳＷ１がオンして、演算増幅器Ａ２に電源電圧Ｖｃｃが供給される。更に出力電流ｉｏが増加して、演算増幅器Ａ２の非反転入力端の電圧が基準電圧Ｖｒ２以上になると、演算増幅器Ａ２の出力電圧が上昇し、出力制御用トランジスタＭ１のゲート電圧を上昇させて出力電圧Ｖｏを低下させる。
【００２０】
また、定電圧回路部２の出力電流ｉｏが低下して、コンパレータＣ１の非反転入力端の電圧が基準電圧Ｖｒ２未満になると、コンパレータＣ１の出力端がローレベルとなり、スイッチ回路ＳＷ１がオフして、演算増幅器Ａ２に対する電源電圧Ｖｃｃの供給が停止して演算増幅器Ａ２の動作が停止し、保護回路部３の機能が停止する。なお、抵抗Ｒ４の抵抗値を０Ωにすることで、演算増幅器Ａ２への給電と保護回路部３の作動開始を同時に行うことができるが、通常は、演算増幅器Ａ２や、コンパレータＣ１の入力に発生するオフセット電圧等の影響があるため、抵抗値を有する抵抗Ｒ４を接続し保護回路部３が作動を開始する前に確実に演算増幅器Ａ２への給電を行うようにしたほうがよい。また、図１では、演算増幅器Ａ１及びコンパレータＣ１は、電源電圧Ｖｃｃを電源として作動するが、該接続を省略して示している。
【００２１】
ここで、図１の保護回路部３が、出力電圧Ｖｏの低下と、出力電流ｉｏの減少とを同時に行って、いわゆるフの字特性を持つように作動するようにしてもよく、このようにした場合、図１の定電圧電源回路１は、図２のようになる。なお、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の演算増幅器Ａ２を、非反転入力端に正のオフセット電圧を持たせた演算増幅器Ａ３に置き換えたことと、基準電圧発生回路部２１をなくし図１の演算増幅器Ａ２及びコンパレータＣ１の各反転入力端に分圧電圧Ｖｄ１を入力するようにしたことにある。これに伴って、図１の保護回路部３を保護回路部３ａにすると共に、図１の定電圧電源回路１を定電圧電源回路１ａにしたことにある。
【００２２】
図２において、定電圧電源回路１ａは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３ａとで構成されている。保護回路部３ａは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３ａは、抵抗Ｒ３，Ｒ４の直列回路からなる分圧回路２２、演算増幅器Ａ３、コンパレータＣ１、ＰＭＯＳトランジスタＭ２及びスイッチ回路ＳＷ１を備えている。なお、保護回路部３ａは電流制限保護回路部をなし、演算増幅器Ａ３は電流制限回路を、コンパレータＣ１及びスイッチ回路ＳＷ１は電源制御回路をそれぞれなす。
【００２３】
演算増幅器Ａ３の非反転入力端には分圧電圧Ｖｄ２が入力されている。また、コンパレータＣ１及び演算増幅器Ａ３の各反転入力端には分圧電圧Ｖｄ１がそれぞれ入力されている。演算増幅器Ａ３は、スイッチ回路ＳＷ１を介して電源電圧Ｖｃｃが供給されており、該スイッチ回路ＳＷ１はコンパレータＣ１から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、コンパレータＣ１からハイレベルの信号が出力されると導通状態になって演算増幅器Ａ３に対する電源電圧Ｖｃｃの供給を行い、コンパレータＣ１からローレベルの信号が入力されると遮断状態になって演算増幅器Ａ３に対する電源電圧Ｖｃｃの供給を停止する。
【００２４】
出力電流ｉｏが所定値以上になり、コンパレータＣ１の非反転入力端の電圧が反転入力端の電圧より高くなると、コンパレータＣ１の出力信号の信号レベルが反転し、スイッチ回路ＳＷ１がオンして演算増幅器Ａ３に対する電源供給が行われる。保護回路部３ａが作動を開始すると、出力電圧Ｖｏが低下することからコンパレータＣ１の反転入力端の電圧も低下するが、同時に出力電流ｉｏが減少するため、コンパレータＣ１の非反転入力端の電圧も低下し、コンパレータＣ１の出力信号がハイレベルからローレベルになることはない。
【００２５】
演算増幅器Ａ３の非反転入力端には正のオフセット電圧を持たせている。これは、出力電圧Ｖｏが０Ｖになった場合でも、出力電流ｉｏが０Ａにならないようにするものであり、仮に該オフセット電圧がない（０Ｖ）か、又は負のオフセット電圧が発生した場合、定電圧電源回路１ａに電源を投入したときに、保護回路部３ａが作動して、出力電圧Ｖｏが立ち上がらなくなってしまうことがないようにするためである。演算増幅器Ａ３の非反転入力端は正のオフセット電圧を持たせる方法としては、演算増幅器Ａ３の差動対をなす各ＭＯＳトランジスタのいずれか一方のサイズを変えたり、該差動対をなす各ＭＯＳトランジスタに接続されている負荷のいずれか一方を変えて差動対の電流バランスを変えることで実現することができる。
【００２６】
一方、図２では、保護回路部３ａのコンパレータＣ１と演算増幅器Ａ３の各反転入力端には同じ電圧が入力されるようにしたが、コンパレータＣ１と演算増幅器Ａ３の各反転入力端に異なる電圧が入力されるようにしてもよく、このようにした場合、図２の定電圧電源回路１ａは、図３のようになる。なお、図３では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図３における図２との相違点は、ＰＭＯＳトランジスタＭ３及びＲＳフリップフロップ２５を追加したことにあり、これに伴って図２の保護回路部３ａを保護回路部３ｂにし、図２の定電圧電源回路１ａを定電圧電源回路１ｂにした。
【００２７】
図３において、定電圧電源回路１ｂは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３ｂとで構成されている。保護回路部３ｂは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３ｂは、抵抗Ｒ５，Ｒ６、演算増幅器Ａ３、コンパレータＣ１、ＰＭＯＳトランジスタＭ２，Ｍ３、スイッチ回路ＳＷ１及びＲＳフリップフロップ２５を備えている。なお、保護回路部３ｂは電流制限保護回路部をなし、ＰＭＯＳトランジスタＭ２，Ｍ３及び抵抗Ｒ５，Ｒ６は出力電流検出回路を、コンパレータＣ１、スイッチ回路ＳＷ１及びＲＳフリップフロップ２５は電源制御回路をそれぞれなす。
【００２８】
電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ５の直列回路と、ＰＭＯＳトランジスタＭ３及び抵抗Ｒ６の直列回路がそれぞれ並列に接続されており、ＰＭＯＳトランジスタＭ２及びＭ３の各ゲートは演算増幅器Ａ１の出力端にそれぞれ接続されている。ＰＭＯＳトランジスタＭ２及びＭ３は、出力電流ｉｏに比例したドレイン電流をそれぞれ出力する。ＰＭＯＳトランジスタＭ２と抵抗Ｒ５との接続部の電圧が演算増幅器Ａ３の非反転入力端に入力され、演算増幅器Ａ３の反転入力端には分圧電圧Ｖｄ１が入力されている。また、ＰＭＯＳトランジスタＭ３と抵抗Ｒ６との接続部の電圧がコンパレータＣ１の非反転入力端に入力され、コンパレータＣ１の反転入力端には基準電圧Ｖｒ１が入力されている。
【００２９】
演算増幅器Ａ３は、スイッチ回路ＳＷ１を介して電源電圧Ｖｃｃが印加されており、該スイッチ回路ＳＷ１はＲＳフリップフロップ２５から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、ＲＳフリップフロップ２５の出力端Ｑからハイレベルの信号が入力されると導通状態になって演算増幅器Ａ３に対して電源電圧Ｖｃｃの供給を行い、ＲＳフリップフロップ２５の出力端Ｑからローレベルの信号が入力されると遮断状態になって演算増幅器Ａ３に対する電源電圧Ｖｃｃの供給を停止する。ＲＳフリップフロップ２５において、セット端ＳにはコンパレータＣ１の出力端が接続され、リセット端Ｒには外部からのリセット信号ＲＥＳが入力される。
【００３０】
定電圧回路部２の出力電流ｉｏが増加すると、ＰＭＯＳトランジスタＭ２及びＭ３の各出力電流もそれぞれ比例して増加し、コンパレータＣ１の非反転入力端の電圧及び演算増幅器Ａ３の非反転入力端の電圧がそれぞれ上昇する。コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ１以上になると、コンパレータＣ１の出力端がハイレベルとなり、ＲＳフリップフロップ２５の出力端Ｑはハイレベルとなってスイッチ回路ＳＷ１がオンし、演算増幅器Ａ３に電源電圧Ｖｃｃが供給される。更に出力電流ｉｏが増加して、演算増幅器Ａ３の非反転入力端の電圧が分圧電圧Ｖｄ１以上になると、演算増幅器Ａ３の出力電圧が上昇し、出力制御用トランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏを低下させると共に出力電圧Ｖｏを低下させる。
【００３１】
また、定電圧回路部２の出力電流ｉｏが低下して、コンパレータＣ１の非反転入力端の電圧が基準電圧Ｖｒ１未満になると、コンパレータＣ１の出力端がローレベルとなり、ＲＳフリップフロップ２５のリセット端Ｒにハイレベルのリセット信号ＲＥＳが入力されると、ＲＳフリップフロップ２５の出力端Ｑはローレベルになってスイッチ回路ＳＷ１がオフし、演算増幅器Ａ２に対する電源電圧Ｖｃｃの供給が停止して保護回路部３ｂの動作が停止する。
【００３２】
このように、コンパレータＣ１の出力信号をＲＳフリップフロップ２５で記憶するのは、保護回路部３ｂがフの字特性を持っているためであり、保護動作が始まると、出力電流ｉｏが減少し、抵抗Ｒ６の電圧も低下することから、コンパレータＣ１の出力信号がローレベルに戻ってしまうためである。すなわち、ＲＳフリップフロップ２５がないと、コンパレータＣ１の出力信号がローレベルに戻ってしまったときに、スイッチ回路ＳＷ１がオフしてしまい、演算増幅器Ａ３への電源供給が停止して、保護回路部３ｂの保護動作が中断されてしまうためである。ＲＳフリップフロップ２５をリセットするには、定電圧電源回路１ｂに電源を投入するときに、ＲＳフリップフロップ２５のリセット端Ｒにハイレベルのリセット信号ＲＥＳを入力するか、負荷電流が取り除かれたことを検出してリセット信号ＲＥＳを発生させるようにすればよい。
【００３３】
このように、本第１の実施の形態における定電圧電源回路は、出力電流ｉｏが所定の電流値以上になって保護回路部３が作動を開始する際、コンパレータＣ１によってスイッチ回路ＳＷ１がオンして導通状態になることにより、保護回路部３の演算増幅器Ａ２に電力が供給され、出力電流ｉｏが所定の電流値未満の場合は、コンパレータＣ１によってスイッチ回路ＳＷ１がオフして遮断状態になり、保護回路部３の演算増幅器Ａ２に対する電力供給を停止させるようにした。このことから、安定した出力電流制限動作を行うことができると共に該出力電流制限動作を行う保護回路の消費電流を低減させることができる。
【００３４】
第２の実施の形態．
前記第１の実施の形態では、保護回路部３が作動を開始する電流値以上に出力電流ｉｏがなると初めて演算増幅器Ａ２に電力が供給されるようにしたが、保護回路部３が作動を開始する電流値以上に出力電流ｉｏがなったときに演算増幅器Ａ２の内部で使用するバイアス電流を増加させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００３５】
図４は、本発明の第２の実施の形態における定電圧電源回路の例を示した回路図である。なお、図４では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、保護回路部３が作動を開始する電流値以上に出力電流ｉｏがなったときに、演算増幅器Ａ２の内部で使用するバイアス電流を増加させるようにしたことにあり、図１の演算増幅器Ａ２を演算増幅器Ａ４にすると共に定電流源３１及び３２を追加し、図１の保護回路部３を保護回路部３３にすると共に図１の定電圧電源回路１を定電圧電源回路３０にしたことにある。
【００３６】
図４において、定電圧電源回路３０は、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電圧Ｖｏ及び出力電流ｉｏに対して電流制限を行う保護回路部３３とで構成されている。
保護回路部３３は、所定の基準電圧Ｖｒ２を生成して出力する基準電圧発生回路２１、分圧回路２２、演算増幅器Ａ４、コンパレータＣ１、ＰＭＯＳトランジスタＭ２、スイッチ回路ＳＷ１及び定電流源３１，３２を備えている。なお、保護回路部３３ｂは電流制限保護回路部をなし、コンパレータＣ１、スイッチ回路ＳＷ１及び定電流源３１，３２はバイアス電流制御回路をなす。
【００３７】
定電流源３１は、電源電圧Ｖｃｃと演算増幅器Ａ４のバイアス電流入力端との間に接続され、定電流源３２とスイッチ回路ＳＷ１の直列回路が定電流源３１に並列に接続されている。スイッチ回路ＳＷ１は、コンパレータＣ１からハイレベルの信号が入力されると導通状態になり、演算増幅器Ａ４には定電流（ｉ１＋ｉ２）が入力され、コンパレータＣ１からローレベルの信号が入力されると遮断状態になって演算増幅器Ａ４には定電流ｉ１のみが入力される。
【００３８】
ここで、図５は、図４における演算増幅器Ａ４の内部回路例を示した回路図である。
図５における演算増幅器Ａ４は、基準電圧Ｖｒ２と分圧電圧Ｖｄ２の差動増幅を行う差動増幅回路部３５及び該差動増幅回路部３５の出力信号を増幅して出力する出力回路部３６で構成されている。差動増幅回路部３５は、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１６及び容量３７で構成されており、ＰＭＯＳトランジスタＭ１１及びＭ１２はカレントミラー回路を形成し、ＮＭＯＳトランジスタＭ１５及びＭ１６はカレントミラー回路を形成している。
【００３９】
ＮＭＯＳトランジスタＭ１３及びＭ１４は差動対をなしており、ＰＭＯＳトランジスタＭ１１及びＭ１２のカレントミラー回路は、該差動対の負荷をなしている。また、ＮＭＯＳトランジスタＭ１５及びＭ１６のカレントミラー回路は、定電流源３１又は定電流源３１及び３２から入力される定電流を該差動対に供給するものである。ＰＭＯＳトランジスタＭ１１及びＭ１２において、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ１２のドレインに接続され、各ソースは電源電圧Ｖｃｃにそれぞれ接続されている。
【００４０】
また、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ドレインは、ＮＭＯＳトランジスタＭ１３及びＭ１４のドレインにそれぞれ対応して接続され、ＮＭＯＳトランジスタＭ１３及びＭ１４のドレイン間には容量３７が接続されている。ＮＭＯＳトランジスタＭ１３のゲートは、演算増幅器Ａ４の非反転入力端をなし、分圧回路２２からの分圧電圧Ｖｄ２が入力されている。ＮＭＯＳトランジスタＭ１４のゲートは、演算増幅器Ａ４の反転入力端をなし、基準電圧Ｖｒ２が入力されている。ＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースはそれぞれ接続され、該接続部は、ＮＭＯＳトランジスタＭ１５のドレインに接続されている。ＰＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１３の接続部が差動増幅回路部３５の出力端をなしている。
【００４１】
一方、出力回路部３６は、電源電圧Ｖｃｃと接地電圧との間に直列に接続されたＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８で構成されている。ＰＭＯＳトランジスタＭ１７のゲートは差動増幅回路部３５の出力端に接続されており、ＮＭＯＳトランジスタＭ１８のゲートはＮＭＯＳトランジスタＭ１６のゲートに接続されている。ＮＭＯＳトランジスタＭ１８は、差動増幅回路部３５のＮＭＯＳトランジスタＭ１５及びＭ１６とカレントミラー回路を形成している。ＰＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８の接続部が、演算増幅器Ａ４の出力端ＯＵＴ１をなしている。
【００４２】
このような構成において、定電圧回路部２の出力電流ｉｏが増加すると、ＰＭＯＳトランジスタＭ２の出力電流も比例して増加し、コンパレータＣ１の非反転入力端の電圧及び分圧電圧Ｖｄ２がそれぞれ上昇する。コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ２以上になると、コンパレータＣ１の出力端がハイレベルになり、スイッチ回路ＳＷ１がオンして、ＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力側トランジスタをなすＮＭＯＳトランジスタＭ１６には、定電流源３１からの定電流ｉ１と共に定電流源３２からの定電流ｉ２が入力される。
【００４３】
一方、コンパレータＣ１の非反転入力端の電圧が、基準電圧Ｖｒ２未満になると、コンパレータＣ１の出力端がローレベルになり、スイッチ回路ＳＷ１がオフして、ＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力側トランジスタをなすＮＭＯＳトランジスタＭ１６には、定電流源３１からの定電流ｉ１のみが入力される。
【００４４】
出力電流ｉｏが増加して所定値以上になり保護回路部３３が作動を開始する場合、演算増幅器Ａ４のバイアス電流を増加させ、すなわちＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流を増加させるようにした。また、出力電流ｉｏが所定値未満であって保護回路部３３が作動を停止する場合は、演算増幅器Ａ４のバイアス電流を低下させ、すなわちＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流を低下させるようにした。
【００４５】
このように、ＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流値を変えることによって、演算増幅器Ａ４の消費電流が大きく変化することになる。演算増幅器Ａ４のバイアス電流であるＮＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８からなるカレントミラー回路の入力電流値を小さくすると、演算増幅器Ａ４の応答速度が低下すると共に位相補償が難しくなる。しかし、演算増幅器Ａ４の２つの入力端に入力される電圧の電圧差が大きい場合は、演算増幅器Ａ４はリニアな動作をしないため、該バイアス電流を小さくしても演算増幅器Ａ４の動作が不安定になることはない。これに対して、演算増幅器Ａ４における２つの入力電圧の電圧差が小さくなると、演算増幅器Ａ４は、リニアな動作領域に入って動作が不安定になって発振等の異常が発生しやすくなる。
【００４６】
このようなことから、保護回路部３３が作動しない場合には、演算増幅器Ａ４の入力電圧である基準電圧Ｖｒ２と分圧電圧Ｖｄ２の電圧差が大きいことから、演算増幅器Ａ４のバイアス電流を削減しても演算増幅器Ａ４の動作が不安定なることはなく、消費電流の低減を図ることができる。また、出力電流ｉｏが、保護回路部３３が作動を開始する電流値以上になると、演算増幅器Ａ４のバイアス電流を増加させて保護回路部３３の動作を安定化させることができる。
【００４７】
ここで、図４の保護回路部３３が、出力電圧Ｖｏの低下と、出力電流ｉｏの減少とを同時に行って、いわゆるフの字特性を持つように作動するようにしてもよく、このようにした場合、図４の定電圧電源回路３０は、図６のようになる。なお、図６では、図４と同じものは同じ符号で示しており、ここではその説明を省略すると共に図４との相違点のみ説明する。
図６における図４との相違点は、図４の演算増幅器Ａ４を、非反転入力端に正のオフセット電圧を持たせた演算増幅器Ａ５に置き換えたことと、基準電圧発生回路部２１をなくし図１の演算増幅器Ａ５及びコンパレータＣ１の各反転入力端に分圧電圧Ｖｄ１をそれぞれ入力するようにしたことにある。これに伴って、図４の保護回路部３３を保護回路部３３ａにすると共に、図４の定電圧電源回路３０を定電圧電源回路３０ａにしたことにある。
【００４８】
図６において、定電圧電源回路３０ａは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３３ａとで構成されている。保護回路部３３ａは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３３ａは、分圧回路２２、演算増幅器Ａ５、コンパレータＣ１、ＰＭＯＳトランジスタＭ２、スイッチ回路ＳＷ１及び定電流源３１，３２を備えている。なお、保護回路部３３ａは電流制限保護回路部をなし、演算増幅器Ａ５は電流制限回路をなす。
【００４９】
定電流源３１は、電源電圧Ｖｃｃと演算増幅器Ａ５のバイアス電流入力端との間に接続され、定電流源３２とスイッチ回路ＳＷ１の直列回路が定電流源３１に並列に接続されている。スイッチ回路ＳＷ１は、コンパレータＣ１からハイレベルの信号が出力されると導通状態になり、演算増幅器Ａ５には定電流（ｉ１＋ｉ２）が入力され、コンパレータＣ１からローレベルの信号が入力されると遮断状態になって演算増幅器Ａ５には定電流ｉ１のみが入力される。保護回路部３３ａが作動を開始すると、出力電圧Ｖｏが低下することからコンパレータＣ１の反転入力端の電圧も低下するが、同時に出力電流ｉｏが減少するため、コンパレータＣ１の非反転入力端の電圧も低下し、コンパレータＣ１の出力信号がハイレベルからローレベルになることはない。
【００５０】
演算増幅器Ａ５の非反転入力端には正のオフセット電圧を持たせている。これは、出力電圧Ｖｏが０Ｖになった場合でも、出力電流ｉｏが０Ａにならないようにするものであり、仮に該オフセット電圧がない（０Ｖ）か、又は負のオフセット電圧が発生した場合、定電圧電源回路３０ａに電源を投入したときに、保護回路部３３ａが作動して、出力電圧Ｖｏが立ち上がらなくなってしまうことがないようにするためである。演算増幅器Ａ５の内部回路は、図５で示した演算増幅器Ａ４と同様であり、演算増幅器Ａ５の非反転入力端に正のオフセット電圧を持たせる方法としては、演算増幅器Ａ５の差動対をなすＮＭＯＳトランジスタＭ１３又はＭ１４のいずれか一方のサイズを変えたり、該差動対をなすＮＭＯＳトランジスタＭ１３及びＭ１４に接続されているＰＭＯＳトランジスタＭ１１又はＭ１２のいずれか一方のサイズを変えて差動対の電流バランスを変えることで実現することができる。
【００５１】
一方、図６では、保護回路部３３ａのコンパレータＣ１と演算増幅器Ａ５の各反転入力端には同じ電圧が入力されるようにしたが、コンパレータＣ１と演算増幅器Ａ５の各反転入力端に異なる電圧が入力されるようにしてもよく、このようにした場合、図６の定電圧電源回路３０ａは、図７のようになる。なお、図７では、図３又は図６と同じものは同じ符号で示しており、ここではその説明を省略すると共に図６との相違点のみ説明する。
図７における図６との相違点は、ＰＭＯＳトランジスタＭ３及びＲＳフリップフロップ２５を追加したことにあり、これに伴って図６の保護回路部３３ａを保護回路部３３ｂにし、図６の定電圧電源回路３０ａを定電圧電源回路３０ｂにした。
【００５２】
図７において、定電圧電源回路３０ｂは、定電圧回路部２と、出力端子ＯＵＴから出力される電流ｉｏが所定値以上になると、出力電流ｉｏに対して電流制限を行う保護回路部３３ｂとで構成されている。保護回路部３３ｂは、出力電流ｉｏが所定値以上になると、出力電圧Ｖｏの低下と、出力電流ｉｏの減少が同時に行われる、いわゆるフの字特性を持つように作動する。
保護回路部３３ｂは、抵抗Ｒ５，Ｒ６、演算増幅器Ａ５、コンパレータＣ１、ＰＭＯＳトランジスタＭ２，Ｍ３、スイッチ回路ＳＷ１、定電流源３１，３２及びＲＳフリップフロップ２５を備えている。
【００５３】
電源電圧Ｖｃｃと接地電圧との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ５の直列回路と、ＰＭＯＳトランジスタＭ３及び抵抗Ｒ６の直列回路がそれぞれ並列に接続されており、ＰＭＯＳトランジスタＭ２及びＭ３の各ゲートは演算増幅器Ａ１の出力端にそれぞれ接続されている。ＰＭＯＳトランジスタＭ２及びＭ３は、出力電流ｉｏに比例したドレイン電流をそれぞれ出力する。ＰＭＯＳトランジスタＭ２と抵抗Ｒ５との接続部の電圧が演算増幅器Ａ５の非反転入力端に入力され、演算増幅器Ａ５の反転入力端には分圧電圧Ｖｄ１が入力されている。また、ＰＭＯＳトランジスタＭ３と抵抗Ｒ６との接続部の電圧がコンパレータＣ１の非反転入力端に入力され、コンパレータＣ１の反転入力端には基準電圧Ｖｒ１が入力されている。
【００５４】
定電流源３１は、電源電圧Ｖｃｃと演算増幅器Ａ５のバイアス電流入力端との間に接続され、定電流源３２とスイッチ回路ＳＷ１の直列回路が定電流源３１に並列に接続されている。スイッチ回路ＳＷ１はＲＳフリップフロップ２５から出力される信号によって動作制御される。例えば、スイッチ回路ＳＷ１は、ＲＳフリップフロップ２５の出力端Ｑからハイレベルの信号が入力されると導通状態になり、演算増幅器Ａ５には定電流（ｉ１＋ｉ２）が入力され、ＲＳフリップフロップ２５の出力端Ｑからローレベルの信号が入力されると遮断状態になって、演算増幅器Ａ５には定電流ｉ１のみが入力される。
【００５５】
ＲＳフリップフロップ２５において、セット端ＳにはコンパレータＣ１の出力端が接続され、リセット端Ｒには外部からのリセット信号ＲＥＳが入力される。なお、出力電流ｉｏに対するコンパレータＣ１、ＲＳフリップフロップ２５及びスイッチ回路ＳＷ１の動作は、図３の場合と同様であるのでその説明を省略する。
【００５６】
このように、本第２の実施の形態における定電圧電源回路は、出力電流ｉｏが所定値以上になって保護回路部が作動する場合は、コンパレータＣ１によってスイッチ回路ＳＷ１をオンさせて保護回路部の演算増幅器に対するバイアス電流を増加させ、出力電流ｉｏが所定値未満になって保護回路部が作動を停止する場合は、コンパレータＣ１によってスイッチ回路ＳＷ１をオフさせて保護回路部の演算増幅器に対するバイアス電流を低減させるようにした。このことから、出力電流を制限する保護回路が作動するときだけ、該保護回路を形成する演算増幅器のバイアス電流を増加させるようにしたため、安定した保護回路の動作を得ることができると共に、該保護回路の消費電流を低減させることができる。
【００５７】
【発明の効果】
上記の説明から明らかなように、本発明の定電圧電源回路によれば、出力電流を制限する電流制限保護回路部が実際に作動する場合だけ、電流制限保護回路部に対して電力を供給するようにしたため、定電圧電源回路に設けた保護回路の消費電流を著しく減少させることができると共に、該保護回路による安定した保護動作が得られることができるため、電池を使用する携帯機器の動作時間をより長くすることが可能になった。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態における定電圧電源回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図３】 本発明の第１の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図４】 本発明の第２の実施の形態における定電圧電源回路の例を示した回路図である。
【図５】 図４における演算増幅器Ａ４の内部回路例を示した回路図である。
【図６】 本発明の第２の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図７】 本発明の第２の実施の形態における定電圧電源回路の他の例を示した回路図である。
【図８】 従来の定電圧電源回路の例を示した回路図である。
【符号の説明】
１，１ａ，１ｂ，３０，３０ａ，３０ｂ 定電圧電源回路
２ 定電圧回路部
３，３ａ，３ｂ，３３，３３ａ，３３ｂ 保護回路部
５ 負荷
１１，２１ 基準電圧発生回路
１２，２２ 分圧回路
２５ ＲＳフリップフロップ
３１，３２ 定電流源
３５ 差動増幅回路部
３６ 出力回路部
Ａ１〜Ａ５ 演算増幅器
Ｃ１ コンパレータ
Ｍ１ 出力制御用トランジスタ
Ｍ２，Ｍ３ ＰＭＯＳトランジスタ
ＳＷ１ スイッチ回路
Claims (7)
- 直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に応じた電圧を出力する出力電流検出回路と、
該出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの出力電圧に応じて、該電流制限回路のみへの電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの出力電圧に応じて、前記電流制限回路への電源供給を停止することを特徴とする定電圧電源回路。 - 前記電源制御回路は、出力電流検出回路からの出力電圧が所定値未満になると、前記電流制限回路への電源供給を停止することを特徴とする請求項１記載の定電圧電源回路。
- 前記電流制限回路は、出力電流検出回路からの出力電圧が所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御することを特徴とする請求項１又は２記載の定電圧電源回路。
- 直流電源から入力された電源電圧から所定の定電圧を生成して出力端子から出力する定電圧発生回路部と、該出力端子から出力される電流が所定の電流値以上になると、該出力端子の電圧を低下させる電流制限保護回路部とを備えた定電圧電源回路において、
前記電流制限保護回路部は、
前記出力端子から出力された電流の検出を行い、該検出した電流に比例した、第１比例電圧及び該第１比例電圧よりも大きい第２比例電圧をそれぞれ生成して出力する出力電流検出回路と、
該出力電流検出回路からの第１比例電圧が所定値以上になると、前記定電圧発生回路部に対して前記所定の定電圧の出力を停止させる電流制限回路と、
前記出力電流検出回路からの第２比例電圧に応じて、該電流制限回路への電源供給制御を行う電源制御回路と、
を備え、
前記電源制御回路は、出力電流検出回路からの前記第２比例電圧に応じて、前記電流制限回路への電源供給を停止することを特徴とする定電圧電源回路。 - 前記電源制御回路は、前記第２比例電圧が前記所定値以上になると、前記電流制限回路への電源供給を行い、前記第２比例電圧が前記所定値未満になると、前記電流制限回路への電源供給を停止することを特徴とする請求項４記載の定電圧電源回路。
- 前記電流制限回路は、出力電流検出回路からの前記第１比例電圧が前記所定値以上になると、前記定電圧発生回路部に対して、出力電圧を低下させると共に出力電流を減少させてフの字特性をなすように制御することを特徴とする請求項４又は５記載の定電圧電源回路。
- 前記定電圧発生回路部は、入力された制御信号に応じて前記出力端子に出力する電流を制御する出力制御用トランジスタを備え、前記出力電流検出回路は、該出力制御用トランジスタから出力される電流に比例した電流を出力する少なくとも１つのトランジスタと、該トランジスタから出力される電流を電圧に変換する少なくとも１つの抵抗とを備えることを特徴とする請求項１、２、３、４、５又は６記載の定電圧電源回路。
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