JP5617545B2 - 電源コントローラ、および電子機器 - Google Patents

Description

本願に開示の技術は、スイッチング電源の出力電圧を制御する電源コントローラ、および該電源を使用する電子機器に関するものである。

スイッチング制御によるＤＣ−ＤＣコンバータ電源について、各種の制御方式が提案されている。こうした制御方式の一例として、差動対と容量素子とを備え、差動対をバイアスするバイアス電流が分流されて出力される差動出力電流により容量素子を充電してスイッチングのタイミングを制御するものがある。差動対により、基準電圧と出力電圧とが比較され基準電圧に対する出力電圧の誤差電圧に応じて分流電流が差動出力電流として出力され、容量素子が充電される。容量素子は、スイッチング周期ごとに初期化のために放電された上で充電が開始される。スイッチングの１周期内で容量素子の端子間電圧が充電により所定の電圧に達することに応じて、スイッチング動作が行なわれる（非特許文献１など）。

Massimiliano Belloni、他２名、"High Efficiency DC-DC Buck Converter with 60/120-MHz Switching Frequency and 1-A Output Current"、Proceedings of ESSCIRC 2009、14-18 Sept, 2009、p.452-455

背景技術に開示される制御方式において、出力電圧が基準電圧に一致する平衡状態に制御されている場合、差動対ではバイアス電流が２つの電流経路の各々に同量に分流される。容量素子はバイアス電流の半分の分流電流で充電される。負荷変動等により過渡的に出力電圧が変動すると、バイアス電流は差動対の何れか一方に局在して分流されることとなる。容量素子を充電する分流電流は最大でバイアス電流とはなるものの、平衡状態からの分流電流の増分は２倍以下に過ぎない。出力電圧の過渡的な変動に対してスイッチング動作におけるデューティ変動に寄与する分流電流の増分が制限されており、十分に高速な過渡応答性能を実現できない場合があり問題である。

また、入力電圧や出力電圧によってスイッチング動作のデューティは変化する。デューティの変化により、差動対のバイアス電流の分流比が２経路で同量となるバランス状態とは異なる分流比になることが考えられる。分流比のずれは差動対に入力される出力電圧の基準電圧からのずれを招来する。背景技術では、差動回路のｇｍで決まる容量素子を充電する分流電流に比例してデューティが変化する（容量素子の端子間電圧が所定電圧に充電されるまでの間にメインスイッチが導通して電力供給が行なわれる場合）ので、出力電圧のずれに対して、デューティ変化が小さく、十分な出力電圧精度を確保できないおそれがあり問題である。

本願に開示される技術は、上記の課題に鑑み提案されたものであって、差動対と容量素子とを備え、差動対をバイアスするバイアス電流が分流されて出力される分流電流により容量素子を充電してスイッチングのタイミングを制御する制御方式において、分流電流の変化に対するスイッチング動作のデューティ変動のゲインを大きくすることにより、出力電圧変動に伴う過渡応答特性の改善と出力電圧精度の改善を図ることが可能な電源コントローラ、および電子機器を提供することを目的とする。

出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、差動対の一方に分流する分流電流に応じて充電される容量素子と、差動対への供給電流に応じた定電流を生成し、容量素子に並列に接続され、分流電流に応じた充電電流の一部を相殺する定電流を流す電流源と、容量素子の端子電圧と所定電圧とを比較する比較器と、所定周期を有するクロック信号と比較器から出力される出力信号とに応じてトランジスタをスイッチング制御する制御部とを備え、所定周期でスイッチング制御を行なう電源コントローラが提供される。

出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、所定周期ごとに順次選択され、（Ｎ−１）周期（Ｎ≧２の自然数）の期間と所定周期の期間のうちのトランジスタがオフ状態の期間とを加えた第１期間に、差動対の一方に分流する分流電流に応じた充電が行なわれるＮ個の容量素子と、Ｎ個の容量素子のうち第１期間が経過し充電が終了した容量素子を選択する選択回路と、選択回路により選択されるＮ個の容量素子のうちの一の容量素子の端子電圧と所定電圧とを比較する比較器と、所定周期を有するクロック信号と比較器から出力される出力信号とに応じてトランジスタをスイッチング制御する制御部とを備え、所定周期でスイッチング制御を行なう電源コントローラが提供される。

本願に開示される技術に係る電源コントローラ、および電子機器によれば、出力電圧は、出力電圧の目標値からのズレを小さな電圧値に抑えられ、デューティが異なる条件である時も出力電圧の精度が改善される。また、出力電圧の微少な変動に対してデューティを大きく変化できることより、負荷の急激な変動に伴う出力電圧の過渡的な変動に対する応答特性が改善される。

第一実施形態に係るスイッチング電源１ａの回路図である。 第一実施形態に係るスイッチング電源１ａの動作波形図である。 第一実施形態の変形例であるスイッチング電源１ｂの回路図である。 第二実施形態に係るスイッチング電源２ａの回路図である。 第二実施形態に係るスイッチング電源２ａの動作波形図である。 第二実施形態の変形例であるスイッチング電源２ｂの回路図である。 第二実施形態の変形例であるスイッチング電源２ｃの回路図である。 スイッチング電源を搭載した電子機器１００を示すブロック図である。

図１は、第一実施形態に係るスイッチング電源１ａの回路図である。
スイッチング電源１ａは、差動対回路１０と、ミラー回路１１と、充電回路１２と、コンパレータ回路１３と、インバータ回路１４と、ＲＳフリップフロップ回路１５と、クロック生成回路１６と、ｐＭＯＳトランジスタＱ７と、整流用ダイオードＤと、インダクタＬと、キャパシタＣｏとを備える。

差動対回路１０は、電流Ｉ１を供給する定電流源ＣＳ１と、ｐＭＯＳトランジスタＱ１と、ｐＭＯＳトランジスタＱ２とを備える。ｐＭＯＳトランジスタＱ１とｐＭＯＳトランジスタＱ２とは同じ電流能力を持つ。定電流源ＣＳ１は、ｐＭＯＳトランジスタＱ１のソース端子とｐＭＯＳトランジスタＱ２のソース端子とに一端が接続される。他端は入力電圧Ｖｉｎに接続される。ｐＭＯＳトランジスタＱ１は、ゲート端子に基準電圧Ｖｒが入力され、ドレイン端子は接地電圧に接続される。ｐＭＯＳトランジスタＱ２は、ゲート端子に出力電圧Ｖｏｕｔが入力され、ドレイン端子は後述するｎＭＯＳトランジスタＱ３のドレイン端子に接続される。

差動対回路１０は、基準電圧Ｖｒと出力電圧Ｖｏｕｔとが等しいバランス状態の時、ｐＭＯＳトランジスタＱ１とｐＭＯＳトランジスタＱ２とに分流される電流は共に等しく、ｐＭＯＳトランジスタＱ１とｐＭＯＳトランジスタＱ２とが流す分流電流は共に電流Ｉ１の１／２である。

ｐＭＯＳトランジスタＱ２に分流電流Ｉ（Ｑ２）が流れるものとする。出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し高い場合、分流電流Ｉ（Ｑ２）はバランス状態の時と比べ減少する。出力電圧Ｖｏｕｔが高いほど分流電流Ｉ（Ｑ２）は減少し最小は０Ａとなる。つまり、バランス状態から出力電圧Ｖｏｕｔが増加するとき、差動対回路１０によって分流される分流電流Ｉ（Ｑ２）は、出力電圧Ｖｏｕｔが増加に応じて電流Ｉ１の１／２から０Ａまで減少する。

一方、出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し低い場合、分流電流Ｉ（Ｑ２）はバランス状態の時と比べ増加する。出力電圧Ｖｏｕｔが低いほど分流電流Ｉ（Ｑ２）は増加し最大は電流Ｉ１となる。つまり、バランス状態から出力電圧Ｖｏｕｔが減少するとき、差動対回路１０によって分流される分流電流Ｉ（Ｑ２）は、出力電圧Ｖｏｕｔの減少に応じて電流Ｉ１の１／２から電流Ｉ１まで増加する。

ミラー回路１１は、ｎＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ４とを備える。ｎＭＯＳトランジスタＱ４の電流能力はｎＭＯＳトランジスタＱ３の電流能力の２倍であるものとする。ｎＭＯＳトランジスタＱ３のドレイン端子とゲート端子とはｐＭＯＳトランジスタＱ２のドレイン端子に接続される。ｎＭＯＳトランジスタＱ３には分流電流Ｉ（Ｑ２）が流れる。ｎＭＯＳトランジスタＱ３のゲート端子とｎＭＯＳトランジスタＱ４のゲート端子とは接続されている。よって、ｎＭＯＳトランジスタＱ４の流れる電流Ｉ（Ｑ４）はｐＭＯＳトランジスタＱ２およびｎＭＯＳトランジスタＱ３の流れる電流Ｉ（Ｑ２）の２倍となる。

充電回路１２は、キャパシタＣｐと、スイッチＳ１と、本考案の本体である相殺電流Ｉ２を流す定電流源ＣＳ２とを備える。キャパシタＣｐは、入力電圧ＶｉｎとｎＭＯＳトランジスタＱ４のドレイン端子との間に接続される。キャパシタＣｐの端子間には、定電流源ＣＳ２とスイッチＳ１とが接続される。キャパシタＣｐを充電する電流を充電電流Ｉｃｐとする。充電電流Ｉｃｐは、電流Ｉ（Ｑ４）から相殺電流Ｉ２を減じた電流である（Ｉｃｐ＝Ｉ（Ｑ４）−Ｉ２）。キャパシタＣｐとｎＭＯＳトランジスタＱ４のドレイン端子との接続点の電圧を端子電圧Ｖｃｐとする。

コンパレータ回路１３は、非反転入力端子に端子電圧Ｖｃｐ、反転入力端子に基準電圧Ｖｃが入力される。出力端子はインバータ回路１４の入力端子に接続される。基準電圧Ｖｃは、入力電圧Ｖｉｎから所定の電圧値を減じた電圧である。インバータ回路１４はコンパレータ回路１３の出力信号の位相を反転させる。端子電圧Ｖｃｐが基準電圧Ｖｃより高電圧である場合にはコンパレータ回路１３の出力端子はハイレベルを出力する。このとき、インバータ回路１４の出力信号はローレベルである。端子電圧Ｖｃｐが基準電圧Ｖｃを下回るとコンパレータ回路１３の出力端子はローレベルに反転する。これにより、インバータ回路１４の出力信号はローレベルからハイレベルに遷移する。

クロック生成回路１６は、スイッチＳ１とＲＳフリップフロップ回路１５のリセット端子にクロック信号ＣＬＫを出力する回路である。ここで、クロック信号ＣＬＫはクロックサイクルの開始に伴いハイレベルのパルスを出力するものとする。

ＲＳフリップフロップ回路１５は、セット端子にインバータ回路１４の出力端子が接続されインバータ回路１４の出力信号が入力される。リセット端子にクロック生成回路１６の出力端子が接続されクロック信号ＣＬＫが入力される。出力端子ＸＱは、ｐＭＯＳトランジスタＱ７のゲート端子に接続される。

セット端子の入力信号がハイレベル遷移するとｐＭＯＳトランジスタＱ７のゲート端子はローレベルに遷移する。ｐＭＯＳトランジスタＱ７はオン状態になり、入力電圧ＶｉｎをインダクタＬに供給する。

一方、リセット端子の入力信号がハイレベル遷移するとｐＭＯＳトランジスタＱ７のゲート端子はハイレベルに遷移し、ｐＭＯＳトランジスタＱ７はオフ状態になり、インダクタＬへの入力電圧Ｖｉｎの供給を停止する。

インダクタＬは、ｐＭＯＳトランジスタＱ７のドレイン端子とキャパシタＣｏの一端との間に接続される。キャパシタＣｏの他端子は接地電圧に接続される。整流用ダイオードＤは、カソードがｐＭＯＳトランジスタＱ７とインダクタＬとの接点に接続される。アノードは接地電位に接続される。インダクタＬおよびキャパシタＣｏが接続される端子に発生する電圧が出力電圧Ｖｏｕｔである。

第一実施形態に係るスイッチング電源１ａは、降圧型のスイッチング電源である。クロック信号ＣＬＫによる一定のクロックサイクルでスイッチング動作が行なわれる。オフ期間の制御によりデューティを制御することができる。降圧型のＤＣ−ＤＣコンバータの場合、デューティは出力電圧Ｖｏｕｔ／入力電圧Ｖｉｎであることが知られている。

第一実施形態に係るスイッチング電源１ａの動作について説明する。クロック生成回路１６からクロック信号ＣＬＫがハイレベルのパルス信号で出力されるとＲＳフリップフロップ回路１５はリセットされ、ｐＭＯＳトランジスタＱ７のゲート端子にはハイレベルが入力される。ｐＭＯＳトランジスタＱ７はオフ状態になる。このとき、オフ期間が開始し、インダクタＬに蓄積されている電磁エネルギーが接地電圧から整流用ダイオードＤおよびインダクタＬを介しキャパシタＣｏに向かって放出される。いわゆる回生状態である。クロック信号ＣＬＫのハイレベルのパルス信号は、充電回路１２が備えるスイッチＳ１を導通する。これにより、キャパシタＣｐは放電され端子電圧Ｖｃｐは入力電圧Ｖｉｎとなり、キャパシタＣｐが初期化される。クロック信号ＣＬＫがローレベルになるとスイッチＳ１は開放状態となり、充電電流ＩｃｐによってキャパシタＣｐは充電される。キャパシタＣｐの充電に伴い端子電圧Ｖｃｐは低下する。

キャパシタＣｐの充電が継続され端子電圧Ｖｃｐが基準電圧Ｖｃを下回るとコンパレータ回路１３の出力端子はハイレベルからローレベルに遷移する。これにより、インバータ回路１４を介してＲＳフリップフロップ回路１５のセット端子はハイレベルに遷移する。ＲＳフリップフロップ回路１５によってｐＭＯＳトランジスタＱ７のゲート端子はローレベルとされオン状態になる。すなわち、クロック信号ＣＬＫがハイレベルのパルス信号で出力されてからキャパシタＣｐが充電されて端子電圧Ｖｃｐが基準電圧Ｖｃを下回るまでの間、ｐＭＯＳトランジスタＱ７がオフ状態を継続する。この期間がオフ期間である。

ｐＭＯＳトランジスタＱ７のオンにより入力電圧ＶｉｎがインダクタＬに供給される。クロックサイクル経過後、再びクロック信号ＣＬＫがハイレベルのパルスで出力されると、ｐＭＯＳトランジスタＱ７はオフ状態になりキャパシタＣｐは初期化される。以下、クロックサイクルごとにスイッチング電源のスイッチング動作が繰り返される。

キャパシタＣｐの充電について説明をする。キャパシタＣｐは充電電流Ｉｃｐによって充電される。充電電流Ｉｃｐは、電流Ｉ（Ｑ４）から相殺電流Ｉ２を減じた電流である（Ｉｃｐ＝Ｉ（Ｑ４）−Ｉ２）。相殺電流Ｉ２は定電流であり、差動対回路１０がバランスしているときの電流Ｉ（Ｑ４）より小さく設定され、例えば電流Ｉ１の１／２とする。電流Ｉ（Ｑ４）はミラー回路１１を介し、差動対回路１０によって制御される。充電電流Ｉｃｐは差動対回路１０に入力される出力電圧Ｖｏｕｔと基準電圧Ｖｒとの電圧差により制御される。

基準電圧Ｖｒと出力電圧Ｖｏｕｔとが等しいバランス状態では、分流電流Ｉ（Ｑ２）は電流Ｉ１の１／２と等しく、電流Ｉ（Ｑ４）は分流電流Ｉ（Ｑ２）の２倍であるから、電流Ｉ（Ｑ４）は電流Ｉ１と等しい。このとき、充電電流Ｉｃｐは電流Ｉ１から相殺電流Ｉ２を減じた電流である（Ｉｃｐ＝Ｉ１−Ｉ２）。

出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し高い場合、バランス状態と比較し、分流電流Ｉ（Ｑ２）の電流値は減少する。出力電圧Ｖｏｕｔが高いほど電流Ｉ（Ｑ４）は減少し、最小で０Ａとなる。充電電流Ｉｃｐは、バランス状態における電流と比較して出力電圧Ｖｏｕｔが高いほど減少し、分流電流Ｉ（Ｑ４）がバランス状態の１／２以下となると、相殺電流Ｉ２が電流Ｉ１の１／２と設定されていることから充電電流Ｉｃｐはなくなる。充電電流Ｉｃｐが減少するほどキャパシタＣｐの充電速度は低下し、端子電圧Ｖｃｐの電圧値の時間当たりの低下速度は小さくなる。

一方、出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し低い場合、バランス状態と比較し、分流電流Ｉ（Ｑ２）の電流値は増加する。出力電圧Ｖｏｕｔが低いほど電流Ｉ（Ｑ４）は増加し、最大で電流Ｉ１の２倍となる。電流Ｉ（Ｑ４）がＩ１の２倍になるまで、充電電流Ｉｃｐは、バランス状態における電流と比較して出力電圧Ｖｏｕｔが低いほど増加する。充電電流Ｉｃｐが増加するほどキャパシタＣｐの充電速度は増大し、端子電圧Ｖｃｐの電圧値の時間当たりの低下速度は大きくなる。

充電回路１２は、差動対回路１０によって制御される電流Ｉ（Ｑ４）に従い、充電電流Ｉｃｐが変化することにより、端子電圧Ｖｃｐの電圧値の時間当たりの低下速度を制御する。これにより、ｐＭＯＳトランジスタＱ７のオフ状態の期間であるオフ期間が制御される。クロック生成回路１６では一定周期のクロック信号ＣＬＫを出力し、クロック信号ＣＬＫによりスイッチング動作の周期が決定されるため、オフ期間の制御によりスイッチング動作のデューティが決定される。デューティは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比（Ｖｏｕｔ／Ｖｉｎ）で一意に定まるので、入力電圧Ｖｉｎ、基準電圧Ｖｒで設定される出力電圧Ｖｏｕｔ、およびクロック生成回路１６から出力されるクロック信号ＣＬＫの発振周期に応じて、オフ期間が決定される。

この場合の充電電流Ｉｃｐは、差動対回路１０による分流電流Ｉ（Ｑ２）により調整される。すなわち、入出力電圧や発振周期で決まるオフ期間と、差動対回路１０がバランス状態にある場合の分流電流Ｉ（Ｑ２）に応じた充電電流ＩｃｐとキャパシタＣｐと基準電圧Ｖｃで決まる時定数を合致させることにより、出力電圧Ｖｏｕｔは基準電圧Ｖｒに等しい電圧に制御される。

充電電流Ｉｃｐは電流Ｉ（Ｑ４）から相殺電流Ｉ２を減じた電流（Ｉｃｐ＝Ｉ（Ｑ４）−Ｉ２）である。相殺電流Ｉ２の電流値を電流Ｉ（Ｑ４）の電流値に近づければ充電電流Ｉｃｐは小さな電流値となり、キャパシタＣｐの容量値も小さくする必要がある。この時、出力電圧の変化、すなわち差動対回路１０への入力信号の変化による電流Ｉ（Ｑ４）の変化量は変わらず、充電電流Ｉｃｐの変化量となるが、充電電流Ｉｃｐが小さな電流値となっているため、相対的にオフ期間の変化が大きくなる。つまり、デューティ変化に対応するオフ期間の変化を実現するのに必要な出力電圧変動は小さくなる。

したがって、素子バラツキやデューティが異なる設定条件での電流Ｉ１や基準電圧Ｖｃの設定精度不足など、バランス状態からズレた状態でデューティが調節される場合において、相殺電流Ｉ２がない一般的な技術と比較して出力電圧Ｖｏｕｔの基準電圧Ｖｒからのズレは、充電電流Ｉｃｐが小さくなった比にほぼ比例して減少し、出力電圧Ｖｏｕｔの精度が改善される。

入力電圧Ｖｉｎがバランス状態と比較し１．２５倍に設定される場合を検討する。デューティは入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比（Ｖｏｕｔ／Ｖｉｎ）で一意に定まるので、スイッチング電源１ａは、標準デューティが例えば４０％の場合、４０％を１．２５で除した３２％のデューティで動作する。これにより、オフ期間は、標準時の１１３％（（１−０．３２）／（１−０．４））に制御される。

オフ期間は充電電流Ｉｃｐに反比例するため、充電電流Ｉｃｐは、０．８８倍となる（１／１．１３）。

相殺電流Ｉ２のない一般的な技術においては、充電電流Ｉｃｐは電流Ｉ（Ｑ４）に等しいため、電流Ｉ（Ｑ４）も０．８８倍となる。

一方、相殺電流Ｉ２のあるスイッチング電源１ａにおいては、電流Ｉ１を変えない場合、充電電流Ｉｃｐは相殺電流Ｉ２を減じている分、電流Ｉ（Ｑ４）より小さな電流であり、相殺電流Ｉ２は固定電流であることから、充電電流Ｉｃｐの変化分を担う電流Ｉ（Ｑ４）の変化分は０．８８倍より小さな値となる。

例えば、相殺電流Ｉ２が電流Ｉ１の３／４である場合を例示する。デューティが４０％での充電電流Ｉｃｐは、電流Ｉ１の１／４である。デューティが３２％の時には、電流Ｉ（Ｑ４）は０．９７倍となる（ΔＩ（Ｑ４）＝ΔＩｃｐ＋Ｉ２＝０．８８×１／４＋３／４＝０．９７）。相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、電流Ｉ（Ｑ４）の減少量、すなわち分流電流Ｉ（Ｑ２）の減少量を小さくすることができる。

電流Ｉ（Ｑ４）は、分流電流Ｉ（Ｑ２）に応じて、ミラー回路１１によって制御される電流であり、分流電流Ｉ（Ｑ２）は電流Ｉ（Ｑ４）に比例する。このため、相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、分流電流Ｉ（Ｑ２）の減少量を小さくできる。

分流電流Ｉ（Ｑ２）の電流値は、ｐＭＯＳトランジスタＱ２のゲート端子に入力される出力電圧Ｖｏｕｔに依存するため、出力電圧Ｖｏｕｔは、バランス状態と比較し、電圧値が高くなる。相殺電流Ｉ２のある場合の出力電圧Ｖｏｕｔの増分は、相殺電流Ｉ２のない場合の出力電圧Ｖｏｕｔの増分と比較して、分流電流Ｉ（Ｑ２）の減少量が小さくなり、この場合、差動電流の変動が１／４となるので、出力電圧の誤差も略１／４と低減される。

次に、入力電圧Ｖｉｎがバランス状態と比較し０．８倍に設定される場合を検討する。この場合は、スイッチング電源１ａは、４０％を０．８で除した５０％のデューティで動作する。導出式は入力電圧Ｖｉｎが１．２５倍に設定された場合と同等である。

４０％のデューティから５０％のデューティにするため、オフ期間は、０．８３倍となる（（１−０．５）／（１−０．４）＝０．５／０．６）。オフ期間Ｔｏｆｆは充電電流Ｉｃｐに反比例するため、充電電流Ｉｃｐは、１．２倍となる（１／０．８３）。

相殺電流Ｉ２のない一般的な技術においては、電流Ｉ（Ｑ４）も１．２倍となる。

相殺電流Ｉ２のある場合においては、電流Ｉ（Ｑ４）の変化分は、１．２より小さな値となる。

相殺電流Ｉ２が電流Ｉ１の３／４である場合を例示する。デューティが５０％では、電流Ｉ（Ｑ４）は１．０５倍となる（ΔＩ（Ｑ４）＝ΔＩｃｐ＋Ｉ２＝１．２×１／４＋３／４＝１．０５）。相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、電流Ｉ（Ｑ４）の増加量、すなわち分流電流Ｉ（Ｑ２）の増加量を略１／４に小さくできる。

分流電流Ｉ（Ｑ２）は電流Ｉ（Ｑ４）に比例するため、相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、分流電流Ｉ（Ｑ２）の増加量を小さくできる。

分流電流Ｉ（Ｑ２）の電流値は、出力電圧Ｖｏｕｔに依存するため、出力電圧Ｖｏｕｔは、バランス状態と比較し、電圧値が低くなる。相殺電流Ｉ２のある場合の出力電圧Ｖｏｕｔの減分は、相殺電流Ｉ２のない場合の出力電圧Ｖｏｕｔの減分と比較して、分流電流Ｉ（Ｑ２）の増加量が小さくなり、この場合、差動電流の変動が１／４となるので、出力電圧の誤差も略１／４と低減される。

つまり、入力電圧Ｖｉｎが差動対回路１０によるバランス状態とは異なる電圧に設定されたとき、出力電圧Ｖｏｕｔは基準電圧Ｖｒから電圧値がずれて制御される。相殺電流Ｉ２のあるスイッチング電源１ａでは、相殺電流Ｉ２のない場合と比較し、出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔの目標値である基準電圧Ｖｒからのズレを小さな電圧値に抑えることができる。よって、相殺電流Ｉ２のあるスイッチング電源１ａでは、デューティの違いに対し出力電圧Ｖｏｕｔの精度が改善される。いわゆる静特性が改善される。

尚、上記の例示では、入力電圧Ｖｉｎの設定値の違いにより制御されるデューティが異なる場合を説明したが、入力電圧Ｖｉｎに代えてあるいは入力電圧Ｖｉｎと共に、出力電圧Ｖｏｕｔの設定、すなわち、基準電圧Ｖｒの電圧値の違いにより制御されるデューティが異なる場合にも同様に当てはまることは言うまでもない。

また、負荷電流の急激な増大により出力電圧Ｖｏｕｔが動的に変動し、出力電圧Ｖｏｕｔが過渡的に基準電圧Ｖｒを下回るとき、相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、上記静特性での検討と同様に、オフ期間の減少量が例えば４倍と大きく変動するため、スイッチング電源１ａの１周期からオフ期間を減じたオン時間を長くできる。したがって、負荷の急増等による出力電圧Ｖｏｕｔの低下に対し、相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、負荷への電力供給の期間を長くし、過渡的に低下した出力電圧Ｖｏｕｔを迅速に増加させることができる。負荷の急激な変動に伴う出力電圧Ｖｏｕｔの過渡的な低下といった動的な変動に対して、より大きなデューティ変化で電力供給動作を行なうことができ、応答特性を改善することができる。

さらに、負荷電流が急減して出力電圧Ｖｏｕｔが動的に変動し、出力電圧Ｖｏｕｔが基準電圧Ｖｒを上回るとき、相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較し、上記静特性での検討と同様に、オフ期間の増加量が例えば４倍と大きく変動するため、より小さい出力電圧Ｖｏｕｔの増加量でデューティを０％にできる。したがって、負荷の急減等における出力電圧Ｖｏｕｔの過渡的な増大に対し、相殺電流Ｉ２のある場合は、相殺電流Ｉ２のない場合と比較して、出力電圧Ｖｏｕｔの増大幅の小さな段階でデューティを０％とすることができる。これにより、負荷への電力供給を停止して出力電圧Ｖｏｕｔの更なる増大を停止することができる。負荷の急激な変動に伴う出力電圧Ｖｏｕｔの過渡的な増大といった動的な変動に対する応答特性を改善することができる。

図２は、第一実施形態に係るスイッチング電源１ａの動作波形図である。

領域（Ｉ）は、定常状態に対応したデューティが４０％の動作波形を表す。この状態で差動対回路１０はバランス状態にある。領域（ＩＩ）は、例えば出力電圧が低下した場合に対応するデューティが８８％の状態における動作波形を表す。領域（ＩＩＩ）は、出力電圧が目標値を大幅に上回った場合に対応するデューティが０％の状態における動作波形を表す。

領域（ＩＩ）は負荷電流が極端に急増した過渡的な状態であり、出力電圧Ｖｏｕｔが過渡的に基準電圧Ｖｒを下回る。領域（Ｉ）の場合に比して、キャパシタＣｐの充電電流Ｉｃｐは大きく端子電圧Ｖｃｐの傾きは急になる。このため、端子電圧Ｖｃｐが基準電圧Ｖｃを下回るタイミングは領域（Ｉ）の場合に比して早く、オフ期間Ｔｏｆｆは短くなる。端子電圧Ｖｃｐが基準電圧Ｖｃを下回ってから、クロック信号ＣＬＫがハイレベルのパルス信号で出力される次の周期の開始までのオン期間Ｔｏｎは領域（Ｉ）に比して長くなり、大きなデューティで動作する。本案によると、差動対回路１０のｐＭＯＳトランジスタＱ１に電流が流れず、電流Ｉ１が全てｐＭＯＳトランジスタＱ２に流れる場合、電流Ｉ（Ｑ４）が領域（Ｉ）の時の２倍となり、充電電流Ｉｃｐは５倍（（２−３／４）／（１／４）＝５）となり、オフ期間が１／５となるため、デューティが８８％となる。一般的な技術では、オフ期間は１／２となり、デューティは最大でも７０％に制限されていた。

領域（ＩＩＩ）は負荷電流が極端に急減した過渡的な状態であり、出力電圧Ｖｏｕｔが過渡的に基準電圧Ｖｒを上回る。領域（Ｉ）の場合に比して、キャパシタＣｐの充電電流Ｉｃｐは小さく端子電圧Ｖｃｐの傾きは緩くなる。領域（ＩＩＩ）の波形において、端子電圧Ｖｃｐはクロックサイクルの１周期内では基準電圧Ｖｒを下回ることがない。そのため、ＲＳフリップフロップ１５がセットされず、ｐＭＯＳトランジスタＱ７は非導通状態のままであり、デューティは０％となる。本案によると、差動対回路１０のｐＭＯＳトランジスタＱ２に電流Ｉ１の９／２０が流れ（オフ期間が５／３倍であり、Ｉｃｐが３／５となるとき、Ｉ（Ｑ２）は、１／２×（（１／４）×（３／５）＋（３／４））＝９／２０）、残りの１１／２０がｐＭＯＳトランジスタＱ１に流れる場合、オフ期間が５／３となるため、デューティが０％となる。一般的な技術では、ｐＭＯＳトランジスタＱ２に電流Ｉ１の６／２０（（１／２）×（３／５））と４倍の電流変動が生じる出力電圧変動が、デューティが０％となるために必要であった。

図３は、第一実施形態の変形例であるスイッチング電源１ｂの回路図である。スイッチング電源１ｂは、差動対回路１０およびＲＳフリップフロップ回路１５への入力端子への接続関係がスイッチング電源１ａとは逆転している以外はスイッチング電源１ａと同様である。スイッチング電源１ａと同様な構成に関しては、説明を省略する。

スイッチング電源１ｂが備える差動対回路１０は、ｐＭＯＳトランジスタＱ１、Ｑ２のゲート端子に入力される信号が、スイッチング電源１ａとは逆の関係にある。すなわち、ｐＭＯＳトランジスタＱ１、Ｑ２のゲート端子に、それぞれ出力電圧Ｖｏｕｔ、基準電圧Ｖｒが入力される。これにより、分流電流Ｉ（Ｑ２）の大小関係がスイッチング電源１ａとは逆の関係にある。すなわち、出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し高い場合、分流電流Ｉ（Ｑ２）は増大し、出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し低い場合、分流電流Ｉ（Ｑ２）は減少する。

スイッチング電源１ｂが備えるＲＳフリップフロップ回路１５は、セット端子、リセット端子への接続関係がスイッチング電源１ａとは逆の関係にある。すなわち、セット端子にはクロック生成回路１６の出力端子が接続され、リセット端子にはインバータ回路１４の出力端子が接続される。

スイッチング電源１ｂでは、クロック生成回路１６から出力されるクロック信号ＣＬＫのハイレベルのパルス信号に応じてＲＳフリップフロップ回路１５がセットされ、ｐＭＯＳトランジスタＱ７はオン状態になる。キャパシタＣｐの充電が継続され端子電圧Ｖｃｐが基準電圧Ｖｃを下回るとコンパレータ回路１３の出力端子はハイレベルからローレベルに遷移し、ＲＳフリップフロップ回路１５はリセットされる。これにより、ｐＭＯＳトランジスタＱ７はオフ状態とされる。すなわち、クロック信号ＣＬＫがハイレベルのパルス信号から端子電圧Ｖｃｐが基準電圧Ｖｃを下回るまでの間、ｐＭＯＳトランジスタＱ７がオン状態を継続する。

出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較して高いほど、充電電流Ｉｃｐは増加し、デューティは減少する。

一方、出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し低いほど、充電電流Ｉｃｐは減少し、デューティは増加する。

スイッチング電源１ｂは、差動対回路１０の入力関係の接続、およびＲＳフリップフロップ回路１５への入力端子への接続関係を共に、スイッチング電源１ａとは逆転しているため、スイッチング電源１ａと同様の作用効果を奏する。

図４は、第二実施形態に係るスイッチング電源２ａの回路図である。スイッチング電源２ａは、ミラー回路１１および充電回路１２に代えてミラー回路１１ｂおよび充電回路１２ｂを備え、分周器１８およびパルス生成回路１９を備える切替制御回路１７が追加されている以外は、スイッチング電源１ａと同様である。スイッチング電源１ａと同様の構成には同様の符号を付し、ここでの説明を省略する。

ミラー回路１１ｂは、ｎＭＯＳトランジスタＱ３と、ｎＭＯＳトランジスタＱ４と、ｎＭＯＳトランジスタＱ８とを備え、それぞれトランジスタの電流能力は等しいとする。ｎＭＯＳトランジスタＱ３のドレイン端子とゲート端子とは、ｎＭＯＳトランジスタＱ４と、ｎＭＯＳトランジスタＱ８とのゲート端子に共有されている。したがって、ｎＭＯＳトランジスタＱ３に流れる分流電流Ｉ（Ｑ２）はｎＭＯＳトランジスタＱ４に流れる充電電流Ｉｃｐ１とｎＭＯＳトランジスタＱ８に流れる充電電流Ｉｃｐ２と等しい。

充電回路１２ｂは、キャパシタＣｐ１と、キャパシタＣｐ２と、スイッチＳ１と、スイッチＳ２とを備える。キャパシタＣｐ１は、入力電圧ＶｉｎとｎＭＯＳトランジスタＱ４のドレイン端子との間に接続される。キャパシタＣｐ１の端子間には、スイッチＳ１が接続される。キャパシタＣｐ１とｎＭＯＳトランジスタＱ４のドレイン端子との接続点の電圧を端子電圧Ｖｃｐ１とする。キャパシタＣｐ２は、入力電圧ＶｉｎとｎＭＯＳトランジスタＱ８のドレイン端子との間に接続される。キャパシタＣｐ２の端子間には、スイッチＳ２が接続される。キャパシタＣｐ２とｎＭＯＳトランジスタＱ８のドレイン端子との接続点の電圧を端子電圧Ｖｃｐ２とする。

切替制御回路１７は、分周器１８と、パルス生成回路１９とを備える。分周器１８は、クロック信号ＣＬＫのハイレベルのパルス信号が入力される度に、ハイレベルとローレベルとで交互に切り替る制御信号ＳＣ３が出力される。

パルス生成回路１９は、クロック信号ＣＬＫと制御信号ＳＣ３とが入力される。クロック信号ＣＬＫのハイレベルのパルスが入力されると、制御信号ＳＣ３がハイレベルの時、ハイレベルのパルス信号である制御信号ＳＣ２が出力される。また、制御信号ＳＣ３がローレベルの時、ハイレベルのパルス信号である制御信号ＳＣ１が出力される。制御信号ＳＣ１は充電回路１２ｂが備えるスイッチＳ１の導通を制御し、制御信号ＳＣ２は充電回路１２ｂが備えるスイッチＳ２の導通を制御する。

スイッチＳ３は、切替制御回路１７から出力される制御信号ＳＣ３に切替を制御される。制御信号ＳＣ３がハイレベルの時、スイッチＳ３は端子電圧Ｖｃｐ１をコンパレータ回路１３の非反転入力端子に入力し、制御信号ＳＣ３がローレベルの時、スイッチＳ３は端子電圧Ｖｃｐ２をコンパレータ回路１３の非反転入力端子に入力する。スイッチＳ３は切り替る際、一旦、コンパレータ回路１３と、端子電圧Ｖｃｐ１および端子電圧Ｖｃｐ２を開放状態とする、ブレイク・ビフォー・メイク動作を行う。スイッチＳ３による切り替えの際に、端子電圧Ｖｃｐ１および端子電圧Ｖｃｐ２のショートにより生じる端子電圧Ｖｃｐ１および端子電圧Ｖｃｐ２の電圧の変化を防ぐ。

このように構成されたスイッチング電源２ａにおいて、差動対回路１０のバランス状態の動作について図５の第二実施形態に係るスイッチング電源２ａの動作波形図にある領域（Ｉ）にしたがって説明する。領域（Ｉ）は、デューティが５０％の動作波形を表す。この状態で差動対回路１０はバランス状態にある。

クロック信号ＣＬＫのハイレベルのパルス信号によりＲＳフリップフロップ回路１５はリセットされ、ｐＭＯＳトランジスタＱ７のゲート端子にはハイレベルが入力される。ｐＭＯＳトランジスタＱ７はオフ状態になる。また、クロック信号ＣＬＫのハイレベルのパルス信号は切替制御回路１７に入力され、ハイレベルのパルス信号ごとに切替制御回路１７の備える分周器１８の出力信号である制御信号ＳＣ３の論理レベルを切り替える。

制御信号ＳＣ３がローレベルの場合において、クロックサイクルの始めにハイレベルのパルス信号である制御信号ＳＣ１が切替制御回路１７から出力される。制御信号ＳＣ１により、充電回路１２ｂの備えるスイッチＳ１は導通する。これにより、キャパシタＣｐ１は放電され端子電圧Ｖｃｐ１は入力電圧Ｖｉｎに初期化される。制御信号ＳＣ１がローレベルになるとスイッチＳ１は開放状態となり、充電電流Ｉｃｐ１によってキャパシタＣｐ１の充電が開始される。キャパシタＣｐ１の充電に伴い端子電圧Ｖｃｐ１は低下する。このクロックサイクルはキャパシタＣｐ１の充電開始からの初期段階であり、このクロックサイクルをプレサイクルとする。

キャパシタＣｐ１のプレサイクル経過後、クロック信号ＣＬＫのハイレベルのパルス信号が出力され次のクロックサイクルが開始すると、制御信号ＳＣ３がハイレベルに遷移する。端子電圧Ｖｃｐ１は、スイッチＳ３によりコンパレータ回路１３に入力される。コンパレータ回路１３によって、端子電圧Ｖｃｐ１と基準電圧Ｖｃとが比較される。キャパシタＣｐ１の端子電圧Ｖｃｐ１が基準電圧Ｖｃを下回るとコンパレータ回路１３の出力端子はハイレベルからローレベルに遷移する。これにより、ｐＭＯＳトランジスタＱ７のゲート端子はローレベルに遷移する。ｐＭＯＳトランジスタＱ７のオフ期間Ｔｏｆｆが終了しオン状態になる。オン期間Ｔｏｎはクロックサイクル終了まで続く。このサイクルは、端子電圧Ｖｃｐ１と基準電圧Ｖｃとが比較されるクロックサイクルである。

制御信号ＳＣ３がハイレベルの場合において、クロックサイクルの始めにハイレベルのパルス信号である制御信号ＳＣ２が切替制御回路１７から出力される。制御信号ＳＣ２により、充電回路１２ｂが備えるスイッチＳ２は導通する。これにより、キャパシタＣｐ２は放電され端子電圧Ｖｃｐ２は入力電圧Ｖｉｎに初期化される。制御信号ＳＣ２がローレベルになるとスイッチＳ２は開放状態となり、充電電流Ｉｃｐ２によってキャパシタＣｐ２の充電が開始される。キャパシタＣｐ２の充電に伴い端子電圧Ｖｃｐ２は低下する。このクロックサイクルはキャパシタＣｐ２の充電開始からの初期段階であり、このクロックサイクルをプレサイクルとする。

キャパシタＣｐ２のプレサイクル経過後、クロック信号ＣＬＫのハイレベルのパルス信号が出力され次のクロックサイクルが開始すると、制御信号ＳＣ３がローレベルに遷移する。端子電圧Ｖｃｐ２は、スイッチＳ３によりコンパレータ回路１３に入力される。コンパレータ回路１３によって、端子電圧Ｖｃｐ２と基準電圧Ｖｃとが比較される。キャパシタＣｐ２の端子電圧Ｖｃｐ２が基準電圧Ｖｃを下回るとコンパレータ回路１３の出力端子はハイレベルからローレベルに遷移する。これにより、ｐＭＯＳトランジスタＱ７のゲート端子はローレベルに遷移する。ｐＭＯＳトランジスタＱ７のオフ期間Ｔｏｆｆが終了しオン状態になる。オン期間Ｔｏｎはクロックサイクル終了まで続く。このサイクルは、端子電圧Ｖｃｐ２と基準電圧Ｖｃとが比較されるクロックサイクルである。

キャパシタＣｐ１およびキャパシタＣｐ２は、クロック信号ＣＬＫのハイレベルパルス信号が出力される度に、一方が初期化され、他方の端子電圧がコンパレータ回路１３に接続される。つまり、キャパシタＣｐ１のプレサイクルと、端子電圧Ｖｃｐ２と基準電圧Ｖｃとが比較されるクロックサイクルとは、同じクロックサイクルの中で行われる。また、キャパシタＣｐ２のプレサイクルと、端子電圧Ｖｃｐ１と基準電圧Ｖｃとが比較されるクロックサイクルとは、同じクロックサイクルの中で行われる。クロック信号ＣＬＫのハイレベルのパルス信号が出力される度に、基準電圧Ｖｃの比較対象が端子電圧Ｖｃｐ１と端子電圧Ｖｃｐ２との間で交互になされスイッチング電源２ａのスイッチング動作が繰り返される。

キャパシタＣｐ１、Ｃｐ２への充電動作は、充電が開始されるプレサイクルを経て、端子電圧Ｖｃｐ１、Ｖｃｐ２が基準電圧Ｖｃと比較される次のクロックサイクルまでの連続する２クロックサイクルの間、継続して行なわれる。キャパシタＣｐ１、Ｃｐ２への充電動作を２クロックサイクルで行なうことにより、充電に必要となる充電電流Ｉｃｐ１、Ｉｃｐ２は、１クロックサイクルの場合に比して半分程度とすることができる。

キャパシタＣｐ１およびキャパシタＣｐ２の充電について説明する。充電電流Ｉｃｐ１および充電電流Ｉｃｐ２の電流値はミラー回路１１ｂにより分流電流Ｉ（Ｑ２）の電流値と等しい。したがって、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は差動対回路１０に入力される出力電圧Ｖｏｕｔと基準電圧Ｖｒとの電圧差により制御される。

基準電圧Ｖｒと出力電圧Ｖｏｕｔとが等しいバランス状態では、分流電流Ｉ（Ｑ２）は電流Ｉ１の１／２である。充電電流Ｉｃｐ１および充電電流Ｉｃｐ２も同様に電流Ｉ１の１／２である。

出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し高い場合、バランス状態と比較し、分流電流Ｉ（Ｑ２）の電流値は減少する。出力電圧Ｖｏｕｔが高いほど充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は減少し、最小で０Ａとなる。

一方、出力電圧Ｖｏｕｔが基準電圧Ｖｒと比較し低い場合、バランス状態と比較し、分流電流Ｉ（Ｑ２）の電流値は増加する。出力電圧Ｖｏｕｔが低いほど充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は増加し、最大で電流Ｉ１となる。

充電回路１２ｂは、差動対回路１０によって制御される分流電流Ｉ（Ｑ２）に従い、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２が制御され、端子電圧Ｖｃｐ１および端子電圧Ｖｃｐ２の電圧値の時間当たりの低下速度が制御される。これにより、ｐＭＯＳトランジスタＱ７のオフ状態の期間であるオフ期間が制御される。第一実施形態の場合と同様に、クロック信号ＣＬＫによりスイッチング動作の周期が決定されるため、オフ期間の制御によりスイッチング動作のデューティが決定される。入力電圧Ｖｉｎ、基準電圧Ｖｒで設定される出力電圧Ｖｏｕｔ、およびクロック生成回路１６から出力されるクロック信号ＣＬＫの発振周期に応じて、キャパシタＣｐ１およびキャパシタＣｐ２の充電電流Ｉｃｐ１および充電電流Ｉｃｐ２によりオフ期間が決定される。

充電が開始されてから端子電圧Ｖｃｐ１および端子電圧Ｖｃｐ２が基準電圧Ｖｃを下回るまでの期間を充電期間Ｔｃｐとする。一般的な技術では１クロックサイクルでオフ期間が設定される。このため、充電期間Ｔｃｐはオフ期間と等しい。第二実施形態において、充電期間Ｔｃｐは、キャパシタＣｐ１およびキャパシタＣｐ２のプレサイクルとオフ期間を加算されたものとなる。第二実施形態では、充電期間Ｔｃｐが長くなる。充電電流Ｉｃｐ１、Ｉｃｐ２は充電期間Ｔｃｐに反比例する。ここで、標準デューティが５０％のとき、一般的な技術ではオフ期間がクロックサイクルの１／２であったのに対し、第二実施形態においては、プレサイクル期間が加算され、３／２サイクルとなるため、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は、１／３の電流値とすることができる。このため、デューティ変化する際には、第一実施形態と同様に、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２の変化量を小さくすることができる。つまり、デューティ変化に対応するオフ期間の変化を実現するのに必要な充電電流Ｉｃｐ１および充電電流Ｉｃｐ２の変化幅を小さくすることができる。

したがって、第一実施形態と同様に、差動対回路１０におけるバランス状態からのズレを小さく抑えることができ、出力電圧Ｖｏｕｔの基準電圧Ｖｒからのズレを小さなものとすることができる。出力電圧Ｖｏｕｔの精度が改善される。

また、キャパシタＣｐ１、Ｃｐ２の充電による端子電圧Ｖｃｐ１、Ｖｃｐ２の低下は、２クロックサイクルに渡って行なわれ、端子電圧Ｖｃｐ１、Ｖｃｐ２が基準電圧Ｖｃを下回るクロックサイクルに先立ってプレサイクルがある。このため、端子電圧Ｖｃｐ１、Ｖｃｐ２の時間変化傾き変化幅は、動作条件の違いに伴うオフ期間の変化に関わらず、相対的小さなものとなる。コンパレータ回路１３において、端子電圧Ｖｃｐ１、Ｖｃｐ２が基準電圧Ｖｃを下回る際の電圧値の時間変化割合の変化幅が小さいため、コンパレータ回路１３における入力電圧の遷移に伴う出力信号の遷移までの遅延時間の変化幅を小さなものとすることができる。動作条件の違いに伴う信号の伝播遅延時間の変化幅を小さなものとすることができ、出力電圧Ｖｏｕｔの精度に資することができる。

第二実施形態に係るスイッチング電源２ａについて、入力電圧Ｖｉｎの違いによる出力電圧Ｖｏｕｔの精度を、デューティが５０％のとき、差動対回路１０がバランス状態の場合を基に例示する。

入力電圧Ｖｉｎがバランス状態と比較し１％高く設定される場合を検討する。この場合において、必要なデューティは、標準の５０％より１％小さくなり、すなわち、オフ期間が１％短くなる必要がある。

オフ期間が、１％短くなるためには、キャパシタＣｐ２がなくキャパシタＣｐ１を備える場合においては、充電時間Ｔｃｐはオフ期間と等しいため、充電期間Ｔｃｐも１％短くなる。

キャパシタＣｐ１に加えてキャパシタＣｐ２のある場合においては、充電期間ＴｃｐはキャパシタＣｐ１およびキャパシタＣｐ２のプレサイクルとオフ期間を加算されたものとなる。よって、デューティが１％小さくなる４９．５％では、充電期間は０．３％短くなる（ΔＴｃｐ＝（０．４９５＋１）／（０．５＋１）＝０．９９６７）。キャパシタＣｐ１、Ｃｐ２を備える場合は、キャパシタＣｐ２のない場合と比較し、充電期間Ｔｃｐの増加量を１／３に小さくできる。

充電期間Ｔｃｐは充電電流Ｉｃｐに反比例するため、キャパシタＣｐ２のない場合においては、充電電流Ｉｃｐ１は、１％増加となる。

キャパシタＣｐ１、Ｃｐ２を備える場合においては、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は、０．３％の増加となる。

分流電流Ｉ（Ｑ２）は充電電流Ｉｃｐ１および充電電流Ｉｃｐ２に比例するため、キャパシタＣｐ１、Ｃｐ２を備える場合は、キャパシタＣｐ２のない場合と比較し、分流電流Ｉ（Ｑ２）の減少量を小さくできる。

分流電流Ｉ（Ｑ２）の電流値は出力電圧Ｖｏｕｔに依存するため、出力電圧Ｖｏｕｔは、バランス状態と比較し、電圧値が高くなる。キャパシタＣｐ１、Ｃｐ２を備える場合の出力電圧Ｖｏｕｔの増分は、キャパシタＣｐ２がなくキャパシタＣｐ１を備える場合の出力電圧Ｖｏｕｔの増分と比較して、分流電流Ｉ（Ｑ２）の減少量が１／３と小さいため、略１／３に低減される。

次に、入力電圧Ｖｉｎがバランス状態と比較し低く設定される場合でも同様であることは、言うまでもない。

つまり、入力電圧Ｖｉｎが差動対回路１０によるバランス状態とは異なる電圧に設定されたとき、出力電圧Ｖｏｕｔは基準電圧Ｖｒから電圧値がずれて制御される。キャパシタＣｐ１、Ｃｐ２を備えるスイッチング電源２ａでは、キャパシタＣｐ２がなくキャパシタＣｐ１を備える場合と比較し、出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔの目標値である基準電圧Ｖｒからのズレを小さな電圧値に抑えることができる。第一実施形態と同様に、キャパシタＣｐ１、Ｃｐ２を備えるスイッチング電源２ａにおいても、デューティの違いに対し出力電圧Ｖｏｕｔの精度が改善される。いわゆる静特性が改善される。

尚、上記の例示では、入力電圧Ｖｉｎの設定値の違いにより制御されるデューティが異なる場合を説明したが、入力電圧Ｖｉｎに代えてあるいは入力電圧Ｖｉｎと共に、出力電圧Ｖｏｕｔの設定、すなわち、基準電圧Ｖｒの電圧値の違いにより制御されるデューティが異なる場合にも同様に当てはまることは言うまでもない。

次に出力が過渡的に変化した場合の波形変化について述べる。第二実施形態に係るスイッチング電源２ａについて、出力電圧Ｖｏｕｔの動的変動に対するデューティの過渡的な変動を示すため、図５に例示するように、デューティが５０％のとき、差動対回路１０がバランス状態にある場合を、領域（Ｉ）に例示する。

図５の領域（ＩＩ）は、過渡的に負荷電流が増加して、出力電圧Ｖｏｕｔが低下した場合で、デューティが１００％で動作している場合を示している。キャパシタＣｐ１、Ｃｐ２の充電時間は、１サイクル（プレサイクル＋オフ期間Ｔｏｆｆ＝０）であり、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は、標準デューティの５０％の場合と比較すると、充電時間の逆数となるため、（３／２）／１＝１．５倍大きくなれば良い。一般的な技術では、充電電流が最大の２倍となった場合でも、オフ期間Ｔｏｆｆが１／２、すなわち、最大デューティは、１００％−（１００％−５０％）／２＝７５％に制限されており、デューティを１００％とすることができなかった。

図５の領域（ＩＩＩ）は、過渡的に負荷電流が減少して、出力電圧Ｖｏｕｔが上昇した場合で、デューティが０％となった場合を示している。キャパシタＣｐ１、Ｃｐ２の充電時間は、２サイクル（プレサイクル＋オフ期間Ｔｏｆｆ）であり、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２は、標準デューティの５０％の場合と比較すると、（３／２）／２＝０．７５倍と小さくなれば良い。一般的な技術では、オフ期間Ｔｏｆｆが２倍となるため、充電電流Ｉｃｐが０．５倍となる必要があった。よって、２倍の電流変化量が必要であり、出力電圧Ｖｏｕｔが略２倍変化しなければ同等の補正動作が行われないこととなる。

よって、スイッチング電源２ａは、キャパシタＣｐ１、Ｃｐ２を備えることにより、負荷電流の急激な増大により出力電圧Ｖｏｕｔが動的に変動し、出力電圧Ｖｏｕｔが過渡的に基準電圧Ｖｒを下回るとき、デューティの１００％が取ることができ、キャパシタＣｐ２がなくキャパシタＣｐ１を備える場合に比してより大きなデューティで動作することができ、１周期のオン期間Ｔｏｎを長くできる。過渡的に低下した出力電圧Ｖｏｕｔを迅速に増加させることができる。また、負荷電流が急減して出力電圧Ｖｏｕｔが動的に変動し、出力電圧Ｖｏｕｔが基準電圧Ｖｒを上回るとき、キャパシタＣｐ２がなくキャパシタＣｐ１を備える場合と比較し、より小さい出力電圧Ｖｏｕｔの増加量でデューティを０％にできる。負荷への電力供給を停止して出力電圧Ｖｏｕｔの更なる増大を停止することができる。負荷の急激な変動に伴う出力電圧Ｖｏｕｔの過渡的な変動に対する応答特性を改善することができる。

スイッチング電源１ｂと同様に、スイッチング電源２ａについて、差動対回路１０の入力関係の接続、およびＲＳフリップフロップ回路１５への入力端子への接続関係を共に、逆転した場合においても、同様の作用効果を奏することはいうまでもない。

図６は、第二実施形態の変形例であるスイッチング電源２ｂの回路図である。スイッチング電源２ｂは、充電回路１２ｂに代えて充電回路１２ｃを備える。そのほかの回路はスイッチング電源２ａと同様である。スイッチング電源２ａと同様な構成に関しては、説明を省略する。

充電回路１２ｃは、充電回路１２ｂに相殺電流Ｉ２を流す定電流源ＣＳ２と相殺電流Ｉ３を定電流源ＣＳ３とが追加される。キャパシタＣｐ１の端子間には定電流源ＣＳ２とスイッチＳ１とが接続され、キャパシタＣｐ２の端子間には定電流源ＣＳ３とスイッチＳ２とが接続される。キャパシタＣｐ１を充電する電流を充電電流Ｉｃｐ１は、ｎＭＯＳトランジスタＱ４に流れる電流である電流Ｉ（Ｑ４）から相殺電流Ｉ２を減じた電流である（Ｉｃｐ１＝Ｉ（Ｑ４）−Ｉ２）。また、キャパシタＣｐ２を充電する電流を充電電流Ｉｃｐ２は、ｎＭＯＳトランジスタＱ８に流れる電流である電流Ｉ（Ｑ８）から相殺電流Ｉ２を減じた電流である（Ｉｃｐ２＝Ｉ（Ｑ８）−Ｉ３）。

第一実施形態と同様に、相殺電流Ｉ２および相殺電流Ｉ３により充電電流Ｉｃｐ１および充電電流Ｉｃｐ２が小さな電流値とされる。また、スイッチング電源２ａと同様に、充電期間Ｔｃｐを長くすることによっても、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２が小さな電流値とされる。これらにより、デューティ変化に対応する充電電流Ｉｃｐ１およびＩｃｐ２の変化量を小さくすることができる。出力電圧Ｖｏｕｔの基準電圧Ｖｒからのズレを小さなものとして出力電圧Ｖｏｕｔの精度を改善することができる。

また、スイッチング電源２ａと同様に、充電期間Ｔｃｐを長くすることにより、端子電圧Ｖｃｐ１および端子電圧Ｖｃｐ２の電圧値の時間当たりの低下速度の変化幅を小さくできる。オフ期間のばらつきを抑えることができ、出力電圧Ｖｏｕｔの精度が改善される。

また、スイッチング電源２ｂは、スイッチング電源２ａと同様に、デューティの１００％およびデューティの０％で動作させることができるうえ、より小さな出力電圧変動でデューティの大きな変化を生じることができる。これにより、負荷の急激な変動に伴う出力電圧Ｖｏｕｔの過渡的な変動に対する応答特性を改善することができる。

図７は、第二実施形態の変形例であるスイッチング電源２ｃの回路図である。スイッチング電源２ｃは、差動対回路１０およびＲＳフリップフロップ回路１５の入力端子への接続関係が逆転している以外はスイッチング電源２ｂと同様である。スイッチング電源２ｂと同様な作用効果を奏する。

また、第二実施形態において、充電回路１２ｂおよび充電回路１２ｃが備えるキャパシタの数が３つ以上であっても良い。

キャパシタを３つ以上備える場合においては、充電期間Ｔｃｐは、キャパシタの数から一つ減じた数のスイッチンサイクルによりなるプレサイクルとオフ期間Ｔｏｆｆを加算したものとなる。したがって、キャパシタの数が増えるほど、充電期間Ｔｃｐが長くでき、充電電流Ｉｃｐを小さなものとすることができる。また、端子電圧の時間変化割合も、更に緩やかなものとすることができ、動作条件の違いに基づく充電電流Ｉｃｐの変化幅を小さくすることができる。オフ期間のばらつきを抑えることができる。これにより、バランス状態とは異なる状態でデューティが調節される場合において、出力電圧Ｖｏｕｔの精度が改善される。

図８は、スイッチング電源を搭載した電子機器１００を示すブロック図である。電子機器１００は、例えばポータブル機器システム、パソコン、携帯電話、デジタルカメラが挙げられる。電子機器１００は、バッテリ２００、スイッチング電源１ａ、負荷回路３００を備える。バッテリ２００は、スイッチング電源１ａに入力電圧Ｖｉｎを供給するものである。たとえばリチウムイオン電池であり、もしくは、複数のリチウムイオン電池ユニットを直列接続したものである。スイッチング電源１ａは、スイッチング電源１ｂ、２ａ、２ｂ、または２ｃであってもかまわない。負荷回路３００は、たとえば、アナログ回路、デジタル回路、マイクロプロセッサ、発光素子、表示素子、センサなどである。スイッチング電源装置は、バッテリ２００からの出力電圧が入力され、所定の電圧に変換し、負荷回路３００に対して電源電圧を供給する。

以上、詳細に説明したように、本発明の第一実施形態によれば、スイッチング電源１ａは、差動対回路１０に入力される出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差に応じて、充電回路１２は充電電流Ｉｃｐを制御する。充電回路１２に備える定電流源ＣＳ２より供給される相殺電流Ｉ２により、充電電流Ｉｃｐは低い電流値とされる。充電電流Ｉｃｐは、出力電圧Ｖｏｕｔと基準電圧Ｖｒとの差に応じて差動対回路１０から出力される電流変化量は同じであるため、充電電流Ｉｃｐの変化量は同じであり、その絶対値が小さくなっていることから、充電電流Ｉｃｐの変化率として大きな値が得られる。充電電流Ｉｃｐによってオフ期間が決定される。

したがって、バランス状態とは異なる状態でデューティが調節される場合において、相殺電流Ｉ２がない一般的な技術と比較して出力電圧Ｖｏｕｔの基準電圧Ｖｒからのズレは小さなものとなり、デューティの違いに対し出力電圧Ｖｏｕｔの精度が改善される。

また、負荷の急激な変動により出力電圧Ｖｏｕｔが動的に変動する場合、出力電圧Ｖｏｕｔの変化幅の小さくともデューティを大きく変化させることができる。ことのため、負荷の急激な変動に伴う出力電圧Ｖｏｕｔの過渡的な変動に対する応答特性を改善することができる。

また、本発明の第二実施形態は、スイッチング電源２ａの備える充電回路１２ｂは、キャパシタＣｐ１およびキャパシタＣｐ２を備える。切替制御回路１７は、キャパシタＣｐ１およびキャパシタＣｐ２は、クロック信号ＣＬＫのハイレベルパルス信号が出力される度に、一方が初期化され、他方の端子電圧がコンパレータ回路１３に接続される。つまり、キャパシタＣｐ１、Ｃｐ２への充電動作を２クロックサイクルで行なうことにより、充電に必要となる充電電流Ｉｃｐ１、Ｉｃｐ２は、１クロックサイクルの場合に比して半分程度とすることができる。このため、デューティ変化する際には、充電電流Ｉｃｐ１および充電電流Ｉｃｐ２の変化量を小さくすることができる。充電電流Ｉｃｐ１、Ｉｃｐ２の小さな変化で、デューティ変化に対応するオフ期間の変化を実現することができる。

したがって、第一実施形態と同様に、差動対回路１０におけるバランス状態からのズレを小さく抑えることができ、出力電圧Ｖｏｕｔの基準電圧Ｖｒからのズレを小さなものとすることができる。出力電圧Ｖｏｕｔの精度が改善される。

また、第一実施形態と同様に、負荷の急激な変動に伴う出力電圧Ｖｏｕｔの過渡的な変動に対する応答特性を改善することができる。

また、端子電圧Ｖｃｐ１、Ｖｃｐ２の単位時間当たりの変化量は、充電電流Ｉｃｐ１、Ｉｃｐ２と同様に、小さなものとなる。このため、コンパレータ回路１３において出力信号が反転するまでの遅延時間の変化幅を小さなものとすることができる。動作条件の違いに伴う信号の伝播遅延時間の変化幅を小さなものとすることができ、出力電圧Ｖｏｕｔの精度に資することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。例えば、差動対回路１０に出力電圧Ｖｏｕｔが直接入力される代わりに、出力電圧Ｖｏｕｔの抵抗分圧された電圧が差動対回路１０に入力されてもよい。ミラー回路１１と充電回路１２の間に、カスケード素子を備えることにより充電電流Ｉｃｐの安定化が行われてもよい。キャパシタＣｐは放電の代わりに充電により初期化が行われ、充電の代わりに放電されてもよい。整流用ダイオードＤは、同期整流トランジスタスイッチが用いられることなどは、当然考えられることである。

スイッチング電源１ａ、１ｂ、２ａ、２ｂ、および２ｃは電源コントローラの一例、出力電圧Ｖｏｕｔはフィードバック電圧の一例、キャパシタＣｐ１およびキャパシタＣｐ２は容量素子の一例、基準電圧Ｖｃは所定電圧の一例、スイッチＳ３は選択回路の一例、コンパレータ回路１３は比較器の一例、インバータ回路１４と、ＲＳフリップフロップ回路１５と、ｐＭＯＳトランジスタＱ７とは制御部の一例である。

以下、本発明の諸態様を付記としてまとめる。
（付記１）
所定周期でスイッチング制御を行なう電源コントローラであって、
出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
前記差動対の一方に分流する分流電流に応じて充電が行なわれる容量素子と、
前記容量素子に並列に接続され、前記分流電流に応じた充電電流の一部を相殺する相殺電流を流す前記差動対への供給電流に応じた電流源と、
前記容量素子の端子電圧と所定電圧との比較を行なう比較器と、
前記所定周期を規定するクロック信号と前記比較器から出力される出力信号とに応じてスイッチング状態を反転する制御部とを備えることを特徴とする電源コントローラ。
（付記２）
前記クロック信号に応じて導通することにより前記容量素子を初期化するスイッチ素子を備えることを特徴とする付記１に記載の電源コントローラ。
（付記３）
所定周期でスイッチング制御を行なう電源コントローラであって、
出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
前記所定周期ごとに順次選択され、Ｎ周期（Ｎ≧２の自然数）の期間、前記差動対の一方に分流する分流電流に応じた充電が行なわれるＮ個の容量素子と、
前記Ｎ個の容量素子のうち充電の期間が前記Ｎ周期に入った容量素子を選択する選択回路と、
前記選択回路により選択される前記Ｎ個の容量素子のうちの一の容量素子の端子電圧と所定電圧との比較を行なう比較器と、
前記所定周期を規定するクロック信号と前記比較器から出力される出力信号とに応じてスイッチング状態を反転する制御部とを備えることを特徴とする電源コントローラ。
（付記４）
前記Ｎ個の容量素子の各々に対して備えられ、前記Ｎ個の容量素子のうち充電の期間が終了する前記Ｎ周期が経過した容量素子を、前記クロック信号に応じて導通することにより初期化するＮ個のスイッチ素子を備えることを特徴とする付記３に記載の電源コントローラ。
（付記５）
前記Ｎ個の容量素子の各々に並列に接続され、前記分流電流に応じた充電電流または放電電流の一部を相殺する相殺電流を流す前記差動対への供給電流に応じたＮ個の電流源を備えることを特徴とする付記３または４に記載の電源コントローラ。
（付記６）
前記分流電流を入力電流とし、出力端が前記容量素子に接続されるカレントミラー回路を備えることを特徴とする付記１乃至５の何れか１項に記載の電源コントローラ。
（付記７）
前記差動対は、前記分流電流が出力される側のトランジスタに前記フィードバック電圧が入力され、
前記制御部は、前記クロック信号による周期の開始に応じて回生状態とされ、前記比較器からの出力信号の反転に応じて給電状態とされることを特徴とする付記１乃至６の何れか１項に記載の電源コントローラ。
（付記８）
前記差動対は、前記分流電流が出力される側のトランジスタに前記基準電圧が入力され、
前記制御部は、前記クロック信号による周期の開始に応じて給電状態とされ、前記比較器からの出力信号の反転に応じて回生状態とされることを特徴とする付記１乃至６の何れか１項に記載の電源コントローラ。
（付記９）
所定周期でスイッチング制御を行なう電源コントローラと、
前記電源コントローラにより給電される負荷回路とを備え、
前記電源コントローラは、
出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
前記差動対の一方に分流する分流電流に応じて充電が行なわれる容量素子と、
前記容量素子に並列に接続され、前記分流電流に応じた充電電流の一部を相殺する相殺電流を流す前記差動対への供給電流に応じた電流源と、
前記容量素子の端子電圧と所定電圧との比較を行なう比較器と、
前記所定周期を規定するクロック信号と前記比較器から出力される出力信号とに応じてスイッチング状態を反転する制御部とを備えることを特徴とする電子機器。
（付記１０）
所定周期でスイッチング制御を行なう電源コントローラと、
前記電源コントローラにより給電される負荷回路とを備え、
前記電源コントローラは、
出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
前記所定周期ごとに順次選択され、Ｎ周期（Ｎ≧２の自然数）の期間、前記差動対の一方に分流する分流電流に応じた充電が行なわれるＮ個の容量素子と、
前記Ｎ個の容量素子のうち充電の期間が前記Ｎ周期に入った容量素子を選択する選択回路と、
前記選択回路により選択される前記Ｎ個の容量素子のうちの一の容量素子の端子電圧と所定電圧との比較を行なう比較器と、
前記所定周期を規定するクロック信号と前記比較器から出力される出力信号とに応じてスイッチング状態を反転する制御部とを備えることを特徴とする電子機器。
（付記１１）
所定周期でスイッチング制御を行なう電源の制御方法であって、
出力電圧に対応するフィードバック電圧と基準電圧とを差動対に入力するステップと、
前記入力のステップにより、前記差動対の一方に分流する分流電流に応じて容量素子を充電するステップと、
前記充電または放電のステップにおいて、前記分流電流に応じた充電電流の一部を相殺するステップと、
前記充電のステップにより得られる前記容量素子の端子電圧が所定電圧を越えることを検出するステップと、
前記所定周期を規定するクロック信号と前記検出のステップにより得られる信号とに応じてスイッチング状態を反転するステップとを備えることを特徴とする電源の制御方法。（付記１２）
所定周期でスイッチング制御を行なう電源の制御方法であって、
出力電圧に対応するフィードバック電圧と基準電圧とを差動対に入力するステップと、
前記所定周期ごとにＮ個（Ｎ≧２の自然数）の容量素子が順次選択され、Ｎ周期の期間、前記入力のステップにより前記差動対の一方に分流する分流電流に応じた充電を行なうステップと、
前記Ｎ個の容量素子のうち充電の期間が前記Ｎ周期に入った容量素子を選択するステップと、
前記選択のステップにより選択される前記Ｎ個の容量素子のうちの一の容量素子の端子電圧が、前記充電のステップにより所定電圧を越えることを検出するステップと、
前記所定周期を規定するクロック信号と前記検出のステップにより得られる信号とに応じてスイッチング状態を反転するステップとを備えることを特徴とする電源の制御方法。

１ａ、１ｂ、２ａ、２ｂ、２ｃ スイッチング電源１ａ
１０ 差動対回路
１１、１１ｂ ミラー回路
１２、１２ｂ、１２ｃ 充電回路
１３ コンパレータ回路
１５ ＲＳフリップフロップ
１６ クロック生成回路
１００ 電子機器
２００ バッテリ
３００ 負荷回路
ＣＳ１、ＣＳ２、ＣＳ３ 定電流源
Ｃｐ１、Ｃｐ２ キャパシタ
Ｓ１、Ｓ２、Ｓ３ スイッチ
Ｖｒ、Ｖｃ 基準電圧
Ｉ（Ｑ２） 分流電流
Ｉ２、Ｉ３ 相殺電流
Ｉｃｐ、Ｉｃｐ１、Ｉｃｐ２ 充電電流
Ｖｃｐ、Ｖｃｐ１、Ｖｃｐ２ 端子電圧

Claims (7)

1. 所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラであって、
   前記出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
   前記差動対の一方に分流する分流電流に応じて充電される容量素子と、
   前記差動対への供給電流に応じた定電流を生成し、前記容量素子に並列に接続され、前記分流電流に応じた充電電流の一部を相殺する前記定電流を流す電流源と、
   前記容量素子の端子電圧と所定電圧とを比較する比較器と、
   前記所定周期を有するクロック信号と前記比較器から出力される出力信号とに応じて前記トランジスタをスイッチング制御する制御部とを備えることを特徴とする電源コントローラ。
2. 前記クロック信号に応じて導通することにより前記容量素子を初期化するスイッチ素子を備えることを特徴とする請求項１に記載の電源コントローラ。
3. 所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラであって、
   前記出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
   前記所定周期ごとに順次選択され、（Ｎ−１）周期（Ｎ≧２の自然数）の期間と前記所定周期の期間のうちの前記トランジスタがオフ状態の期間とを加えた第１期間に、前記差動対の一方に分流する分流電流に応じた充電が行なわれるＮ個の容量素子と、
   前記Ｎ個の容量素子のうち前記第１期間が経過し前記充電が終了した容量素子を選択する選択回路と、
   前記選択回路により選択される前記Ｎ個の容量素子のうちの一の容量素子の端子電圧と所定電圧とを比較する比較器と、
   前記所定周期を有するクロック信号と前記比較器から出力される出力信号とに応じて前記トランジスタをスイッチング制御する制御部とを備えることを特徴とする電源コントローラ。
4. 前記Ｎ個の容量素子の各々に対して備えられ、前記Ｎ個の容量素子のうち前記第１期間が経過し前記充電が終了した容量素子を、前記クロック信号に応じて導通することにより初期化するＮ個のスイッチ素子を備えることを特徴とする請求項３に記載の電源コントローラ。
5. 前記差動対への供給電流に応じた定電流を生成し、前記Ｎ個の容量素子の各々に並列に接続され、前記分流電流に応じた充電電流の一部を相殺する前記定電流を流すＮ個の電流源を備えることを特徴とする請求項３または４に記載の電源コントローラ。
6. 所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラと、
   前記電源コントローラにより給電される負荷回路とを備え、
   前記電源コントローラは、
   前記出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
   前記差動対の一方に分流する分流電流に応じて充電される容量素子と、
   前記差動対への供給電流に応じた定電流を生成し、前記容量素子に並列に接続され、前記分流電流に応じた充電電流の一部を相殺する前記定電流を流す電流源と、
   前記容量素子の端子電圧と所定電圧とを比較する比較器と、
   前記所定周期を有するクロック信号と前記比較器から出力される出力信号とに応じて前記トランジスタをスイッチング制御する制御部とを備えることを特徴とする電子機器。
7. 所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラと、
   前記電源コントローラにより給電される負荷回路とを備え、
   前記電源コントローラは、
   前記出力電圧に対応するフィードバック電圧と基準電圧とを比較する差動対と、
   前記所定周期ごとに順次選択され、（Ｎ−１）周期（Ｎ≧２の自然数）の期間と前記所定周期の期間のうちの前記トランジスタがオフ状態の期間とを加えた第１期間に、前記差動対の一方に分流する分流電流に応じた充電または放電が行なわれるＮ個の容量素子と、
   前記Ｎ個の容量素子のうち前記第１期間が経過し前記充電または前記放電が終了した容量素子を選択する選択回路と、
   前記選択回路により選択される前記Ｎ個の容量素子のうちの一の容量素子の端子電圧と所定電圧とを比較する比較器と、
   前記所定周期を有するクロック信号と前記比較器から出力される出力信号とに応じて前記トランジスタをスイッチング制御する制御部とを備えることを特徴とする電子機器。

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