JP2014057477A - スイッチングレギュレータおよびその制御回路、制御方法、ならびに電子機器 - Google Patents
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Abstract
【解決手段】ボトム検出コンパレータ10は、スイッチングレギュレータ4の出力電圧VOUTに応じたフィードバック電圧VFBが基準電圧VREFまで低下すると、オン信号SONをアサートする。オフ信号生成部50は、オン信号SONがアサートされた後にオフ信号SOFFをアサートする。ゼロ電流検出部60は、同期整流用トランジスタM2の電流IM2がしきい値IZEROまで低下するとゼロ電流検出信号SZEROをアサートする。制御ロジック部22は、スイッチングトランジスタM1、同期整流用トランジスタM2がともにオフする第3状態φ3において、ゼロ電流検出信号SZEROがアサートされてから所定の待機時間τw経過した時刻から、次にオン信号SONがアサートされる時刻までの間、制御回路100の少なくとも一部の動作電流を低減する。
【選択図】図3
Description
時刻t1以前、スイッチングレギュレータ4rは第3状態φ3であり、スイッチングトランジスタM1、同期整流用トランジスタM2がともにオフしている。負荷電流によって出力キャパシタC1が放電され、出力電圧VOUTが低下していく。時刻t1に、フィードバック電圧VFBが基準電圧VREFまで低下すると、オン信号SONがアサートされる。これを契機に第1状態φ1に遷移し、スイッチングトランジスタM1がオンする。
制御ロジック部は、少なくともピーク電流検出コンパレータの動作電流を低減してもよい。
制御ロジック部は、少なくともタイマー回路の動作電流を低減してもよい。
この態様によると、オフ信号を、コンパレータによる電圧比較ではなく、タイマー回路による時間測定にもとづいて生成することになるため、コイル電流のピークを精度良く制御できる。
スイッチングトランジスタに流れる電流すなわちコイル電流の傾きは、スイッチングレギュレータのインダクタ(コイル)の両端間に印加される電圧、すなわち入力電圧と出力電圧の差に比例する。この態様によれば、入力電圧あるいは出力電圧の少なくとも一方が変動する状況においても、コイル電流の傾きに応じて、オン時間を変化させることにより、コイル電流のピークを一定に保つことができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
タイマー回路80は、ゼロ電流検出信号SZEROがアサートされてから時間τw経過後にアサートされるスタンバイ信号SSTBを生成する。制御ロジック部22は、第3状態φ3の期間中にスタンバイ信号SSTBがアサートされると、次にオン信号SONがアサートされるまでの間(スタンバイ状態φ4という)、制御回路100の少なくとも一部の消費電流を低減させる。タイマー回路80の構成は特に限定されず、公知のアナログタイマー、あるいはデジタルタイマーを利用すればよい。
図5(a)を参照し、軽負荷状態の動作を説明する。スイッチングレギュレータ4の基本動作は図2(a)、(b)を参照して説明した通りである。第1状態φ1、第2状態φ2において、制御ロジック部22は、ボトム検出コンパレータ10、オフ信号生成部50、ゼロ電流検出部60の動作電流を大きな値に設定する。この状態では、オフ信号生成部50、ゼロ電流検出部60は高速に動作可能であり、小さな遅延で動作する。
負荷が重くなるに従い、第3状態φ3の長さが短くなり、したがってスタンバイ状態φ4の長さも短くなる。負荷電流IOUTがあるしきい値を超えると、図5(b)に示すように、スタンバイ状態φ4に遷移する前に、フィードバック電圧VFBが基準電圧VREFまで低下する。このとき、ボトム検出コンパレータ10の応答遅延τDは短い第1の値τD1であるため、フィードバック電圧VFBの低下速度が速いにも関わらず、ドロップ量VDROPを低減できる。
図7は、第2の実施の形態に係るスイッチングレギュレータ4sの構成を示す回路図である。スイッチングレギュレータ4sは、図3のスイッチングレギュレータ4のオフ信号生成部50に代えて、オフ信号生成部70を備える。またスイッチングレギュレータ4sの出力電圧VOUTは、出力電圧検出端子P5に入力される。その他の構成は図3のスイッチングレギュレータ4と同様である。
IPEAK=(VDD−VOUT)/L×TON …(1)
TON=IPEAK/(VDD−VOUT)×L …(2)
図8(a)のオフ信号生成部70aは、キャパシタC11、スイッチSW11、電流源72、コンパレータ74を備える。キャパシタC11の一端の電位は固定され、その他端には電流源72が接続される。電流源72は、入力電圧VDDと出力電圧VOUTに応じた充電電流ICHGによってキャパシタC11を充電する。スイッチSW11は、キャパシタC11の電圧VC11をゼロに初期化するために設けられ、オン時間TONの測定開始を契機としてオフする。コンパレータ74は、キャパシタC11の電圧VC11と、所定のしきい値電圧VTHを比較し、電圧VC11がしきい値電圧VTHに達するとアサート(たとえばハイレベル)されるオフ信号SOFFを生成する。
TON=C11×VTH/ICHG …(3)
ICHG=gm×(VDD−VOUT) …(4)
式(4)を式(3)に代入すると、式(5)が得られる。
TON=C11×VTH/{gm×(VDD−VOUT)} …(5)
式(2)と式(5)を対比すると、式(6)が成り立つように、キャパシタC11の容量値およびしきい値VTH、比例係数gmを定めることで、コイル電流ICOILのピークを、所望の値IPEAKと一致させることができる。
IPEAK/L=C11×VTH/gm …(6)
VTH=km/(VDD−VOUT) …(7)
式(7)を式(3)に代入すると、式(8)が得られる。
TON=C11×km/(VDD−VOUT)/ICHG …(8)
IPEAK/L=C11×km/ICHG …(6)
図9は、図7のスイッチングレギュレータ4sの動作波形図である。
時刻t1に、フィードバック電圧VFBが基準電圧VREFまで低下すると、オン信号SONがアサートされる。これを契機として、第1状態に遷移し、スイッチングトランジスタM1がオン、同期整流用トランジスタM2がオフする。
スイッチングレギュレータ4sは、図3のスイッチングレギュレータ4の利点に加えて、さらに以下の利点を有する。
オン時間TONは、必ずしも完全に入力電圧VDDと出力電圧VOUTの差に反比例している必要はない。反比例の関係から逸脱している場合でも、入力電圧VDDと出力電圧VOUTの差が大きくなるほどオン時間TONを短くすることにより、オン時間TONを固定した場合に比べれば、ピーク電流IPEAKの変動を抑制できる。
実施の形態では、オン時間TONを入力電圧VDDと出力電圧VOUTに応じて変化させる場合を説明したが、入力電圧VDDと出力電圧VOUTの差の変動量が小さい場合には、オン時間TONは固定してもよい。この場合であっても、図4のスイッチングレギュレータ4とは異なり、オフ信号生成部50の遅延時間の影響を受けないため、ピーク電流を正確に制御できる。
第1〜第3の実施の形態では、制御回路100の動作電流を、2段階で変化させる場合を説明したが、本発明はそれには限定されない。第3の変形例において、制御ロジック部22は、第3状態φ3において、ゼロ電流検出信号SZEROがアサートされてからの経過時間に応じて、制御回路100の少なくとも一部の動作電流を、多段階で、あるいは連続的に変化させてもよい。
τw1<τw2<…<τwN−1
IDD1>IDD2>…>IDDN
第1〜第3の実施の形態では、降圧型のスイッチングレギュレータについて説明したが、本発明はそれには限定されず、昇圧型、あるいは昇降圧型のスイッチングレギュレータにも適用可能である。昇圧型あるいは昇降圧型のスイッチングレギュレータでは、出力回路102のトポロジーを変更すればよい。
Claims (21)
- スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路であって、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、
前記オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、
前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、
前記オン信号、前記オフ信号および前記ゼロ電流検出信号を受け、(i)前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第1状態に遷移し、(ii)前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第2状態に遷移し、(iii)前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第3状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、
前記制御ロジック部からの制御信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
を備え、
前記制御ロジック部は、前記第3状態において、前記ゼロ電流検出信号がアサートされてから所定の待機時間経過した時刻から次に前記オン信号がアサートされる時刻までの間、前記制御回路の少なくとも一部の動作電流を低減することを特徴とする制御回路。 - スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路であって、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、
前記オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、
前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、
前記オン信号、前記オフ信号および前記ゼロ電流検出信号を受け、(i)前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第1状態に遷移し、(ii)前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第2状態に遷移し、(iii)前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第3状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、
前記制御ロジック部からの制御信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
を備え、
前記制御ロジック部は、前記第3状態において、前記ゼロ電流検出信号がアサートされてからの経過時間に応じて、前記制御回路の少なくとも一部の動作電流を変化させることを特徴とする制御回路。 - 前記制御ロジック部は、少なくとも前記ボトム検出コンパレータの動作電流を低減することを特徴とする請求項1または2に記載の制御回路。
- 前記オフ信号生成部は、
前記スイッチングトランジスタに流れる電流が所定のピーク値に達すると、前記オフ信号をアサートすることを特徴とする請求項1から3のいずれかに記載の制御回路。 - 前記オフ信号生成部は、
前記スイッチングトランジスタの電圧降下に応じた検出電圧を生成する電流検出部と、
前記検出電圧を前記ピーク値に応じたしきい値電圧と比較し、比較結果に応じた前記オフ信号を生成するピーク電流検出コンパレータと、
を含むことを特徴とする請求項4に記載の制御回路。 - 前記オフ信号生成部は、
前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、前記オフ信号をアサートするタイマー回路を含むことを特徴とする請求項1から3のいずれかに記載の制御回路。 - 前記タイマー回路は、前記オン時間の長さを、前記入力電圧と前記出力電圧の差に応じて調節することを特徴とする請求項6に記載の制御回路。
- 前記タイマー回路は、前記入力電圧と前記出力電圧の差が大きくなるほど、前記オン時間の長さを短くすることを特徴とする請求項6に記載の制御回路。
- 前記タイマー回路は、前記オン時間の長さを、前記入力電圧と前記出力電圧の差に実質的に反比例するように調節することを特徴とする請求項6に記載の制御回路。
- 前記タイマー回路は、
キャパシタと、
前記キャパシタを前記入力電圧と前記出力電圧の差に応じた電流で充電する充電回路と、
前記キャパシタの電圧を、所定のしきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項6から9のいずれかに記載の制御回路。 - 前記充電回路は、前記入力電圧と前記出力電圧の差に比例した電流で前記キャパシタを充電することを特徴とする請求項10に記載の制御回路。
- 前記充電回路は、第1入力端子に前記入力電圧を受け、第2入力端子に前記出力電圧を受けるトランスコンダクタンスアンプを含むことを特徴とする請求項10に記載の制御回路。
- 前記充電回路は、
基準電流を生成する基準電流源と、
ドレインが基準電流源に接続され、ソースに入力電圧が印加されたPチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の第1トランジスタと、
ソースに入力電圧が印加され、ゲートが前記第1トランジスタのゲートと接続され、ドレインが前記充電回路の出力端子と接続されたPチャンネルMOSFETの第2トランジスタと、
ソースに入力電圧が印加され、ゲートが前記第1トランジスタのゲートと接続されたPチャンネルMOSFETの第3トランジスタと、
ソースが前記第3トランジスタのドレインと接続され、ゲートに前記出力電圧が印加され、ドレインが前記充電回路の出力端子と接続された第4トランジスタと、
を含むことを特徴とする請求項10に記載の制御回路。 - 前記タイマー回路は、
キャパシタと、
前記キャパシタを所定の電流で充電する充電回路と、
前記入力電圧と前記出力電圧の差に応じたしきい値電圧を生成する可変電圧源と、
前記キャパシタの電圧を前記しきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項6から9のいずれかに記載の制御回路。 - 前記可変電圧源は、前記入力電圧と前記出力電圧の差に実質的に反比例した前記しきい値電圧を生成することを特徴とする請求項14に記載の制御回路。
- 前記スイッチングレギュレータは降圧型であることを特徴とする請求項1から15のいずれかに記載の制御回路。
- ひとつの半導体基板に一体集積化されることを特徴とする請求項1から16のいずれかに記載の制御回路。
- 請求項1から17のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
- 請求項18に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
- スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する方法であって、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧まで低下するとオン信号をアサートするステップと、
前記オン信号がアサートされた後にオフ信号をアサートするステップと、
前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、オフ信号をアサートするステップと、
前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするステップと、
(i)前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第1状態に遷移し、(ii)前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第2状態に遷移し、(iii)前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第3状態に遷移するステップと、
前記第3状態において、前記ゼロ電流検出信号がアサートされてから所定の待機時間経過した時刻から次に前記オン信号がアサートされる時刻までの間、前記スイッチングレギュレータの制御回路の少なくとも一部の動作電流を低減するステップと、
を備えることを特徴とする方法。 - スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する方法であって、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧まで低下するとオン信号をアサートするステップと、
前記オン信号がアサートされた後にオフ信号をアサートするステップと、
前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、オフ信号をアサートするステップと、
前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするステップと、
(i)前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第1状態に遷移し、(ii)前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第2状態に遷移し、(iii)前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第3状態に遷移するステップと、
前記第3状態において、前記ゼロ電流検出信号がアサートされてからの経過時間に応じて、前記スイッチングレギュレータの制御回路の少なくとも一部の動作電流を変化させるステップと、
を備えることを特徴とする方法。
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