JP6031303B2 - スイッチングレギュレータおよびその制御回路、制御方法、ならびに電子機器 - Google Patents

スイッチングレギュレータおよびその制御回路、制御方法、ならびに電子機器 Download PDF

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Description

本発明は、スイッチングレギュレータに関する。
近年の携帯電話、ＰＤＡ（Personal Digital Assistants）等の電子機器には、電池電圧よりも高い、あるいは低い電源電圧を必要とするデバイスが搭載される。このようなデバイスに適切な電源電圧を供給するために、昇圧、降圧、もしくは昇降圧型のスイッチングレギュレータが利用される。
図１は、本発明者が検討したスイッチングレギュレータ４ｒを示す回路図である。スイッチングレギュレータ４ｒは、制御回路１００ｒ、出力回路１０２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含み、一般的な降圧型スイッチングレギュレータのトポロジーを有する。制御回路１００ｒは、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングし、出力電圧ＶＯＵＴを目標値に安定化する。
制御回路１００ｒは、軽負荷時に出力電圧を安定化させるために、ボトム検出コンパレータ１０、駆動回路２０ｒ、オフ信号生成部５０、ゼロ電流検出部６０を備える。第１分圧抵抗Ｒ１および第２分圧抵抗Ｒ２は出力電圧ＶＯＵＴを分圧し、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成する。ボトム検出コンパレータ１０は、フィードバック電圧ＶＦＢを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下するとアサート（たとえばハイレベル）されるオン信号ＳＯＮを生成する。
オフ信号生成部５０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達するとオフ信号ＳＯＦＦをアサートするピーク電流検出部を含む。オフ信号生成部５０は、電流検出部５２およびピーク電流検出コンパレータ５４を含む。
スイッチングトランジスタＭ１のオン期間において、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点（スイッチング端子ＬＸ）の電圧ＶＬＸは、ＶＤＤ−ＩＭ１×ＲＯＮ１で与えられる。ＲＯＮ１はスイッチングトランジスタＭ１のオン抵抗である。電流検出部５２は、スイッチングトランジスタＭ１の電圧降下（ＩＭ１×ＲＯＮ１）に応じた検出電圧ＶＩＭ１を生成する。
ピーク電流検出コンパレータ５４は、検出電圧ＶＩＭ１を、ピーク電流ＩＰＥＡＫに対応するしきい値電圧ＶＰＥＡＫと比較し、検出電圧ＶＩＭ１がしきい値電圧ＶＰＥＡＫに達すると、言い換えると電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達すると、オフ信号ＳＯＦＦをアサート（たとえばハイレベル）する。
ゼロ電流検出部６０は、同期整流用トランジスタＭ２に流れる電流ＩＭ２がゼロ付近のしきい値ＩＺＥＲＯに低下するとゼロ電流検出信号ＳＺＥＲＯをアサートする。同期整流用トランジスタＭ２がオンの期間、スイッチング端子ＬＸの電位ＶＬＸは、ＶＩＭ２＝−ＲＯＮ２×ＩＭ２となる。ＲＯＮ２は同期整流用トランジスタＭ２のオン抵抗である。ゼロ電流検出部６０は、スイッチング端子ＬＸの電位ＶＬＸを所定のしきい値電圧ＶＺＥＲＯと比較するコンパレータを含む。
駆動回路２０ｒは、制御ロジック部２２ｒおよびプリドライバ２４を含む。制御ロジック部２２ｒは、オン信号ＳＯＮ、オフ信号ＳＯＦＦ、ゼロ電流検出信号ＳＺＥＲＯを受け、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のオン、オフを指示する制御信号を生成する。プリドライバ２４は制御ロジック部２２ｒが生成した制御信号にもとづきスイッチングトランジスタＭ１、同期整流用トランジスタＭ２を制御する。
駆動回路２０ｒは、オン信号ＳＯＮがアサートされるとスイッチングトランジスタＭ１をオン、同期整流用トランジスタＭ２をオフする（第１状態φ１）。続いてオフ信号ＳＯＦＦがアサートされると、スイッチングトランジスタＭ１をオフ、同期整流用トランジスタＭ２をオンする（第２状態φ２）。続いてゼロ電流検出信号ＳＺＥＲＯがアサートされると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を両方オフする（第３状態φ３）。
図２（ａ）、（ｂ）は、図１のスイッチングレギュレータ４ｒの動作波形図である。
時刻ｔ１以前、スイッチングレギュレータ４ｒは第３状態φ３であり、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフしている。負荷電流によって出力キャパシタＣ１が放電され、出力電圧ＶＯＵＴが低下していく。時刻ｔ１に、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下すると、オン信号ＳＯＮがアサートされる。これを契機に第１状態φ１に遷移し、スイッチングトランジスタＭ１がオンする。
スイッチングトランジスタＭ１がオンすると、スイッチング端子ＬＸの電位ＶＬＸが、入力電圧ＶＤＤ付近まで上昇する。そしてコイル電流ＩＣＯＩＬが増大するに従って、すなわちスイッチングトランジスタＭ１の電流ＩＭ１が増大するに従って、スイッチングトランジスタＭ１の電圧降下が増大し、スイッチング端子ＬＸの電位ＶＬＸは低下していく。
時刻ｔ２に、スイッチングトランジスタＭ１の電圧降下がしきい値ＶＰＥＡＫに達すると、言い換えれば、スイッチング端子ＬＸの電位ＶＬＸが、ＶＤＤ−ＶＰＥＡＫまで低下すると、オフ信号生成部５０は、オフ信号ＳＯＦＦをアサートする。これを契機に第２状態φ２に遷移し、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンする。
時刻ｔ３に同期整流用トランジスタＭ２に流れる電流がゼロ付近のしきい値ＩＺＥＲＯまで低下すると、ゼロ電流検出信号ＳＺＥＲＯがアサートされる。これを契機に、第３状態φ３に遷移し、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフする。
時刻ｔ４に、再びフィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下すると、オン信号ＳＯＮがアサートされ、第１状態φ１に戻る。スイッチングレギュレータ４ｒは、軽負荷状態において、第１状態φ１〜第３状態φ３を繰り返す。
本発明者は、図１のスイッチングレギュレータ４ｒについて検討した結果、以下の課題を認識するに至った。ボトム検出コンパレータ１０は応答遅延τＤを有し、応答遅延τＤは出力電圧ＶＯＵＴに影響を及ぼす。応答遅延τＤが出力電圧ＶＯＵＴに与える影響を、図２（ｂ）を参照して説明する。
実線は、応答遅延がゼロの理想的な状態を示す。応答遅延がゼロのとき、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下すると直ちにオン信号ＳＯＮがアサートされ、第１状態φ１に遷移する。第１状態φ１でスイッチングトランジスタＭ１がオンすると、インダクタＬ１に流れるコイル電流ＩＣＯＩＬによって出力キャパシタＣ１が充電され、出力電圧ＶＯＵＴ（フィードバック電圧ＶＦＢ）が上昇に転ずる。
一点鎖線は、非ゼロの応答遅延τＤが存在する場合を示す。応答遅延τＤの間は、スイッチングトランジスタＭ１がオンしないため、出力電圧ＶＯＵＴは低下し続ける。つまり、応答遅延τＤが長くなるほど、出力電圧ＶＯＵＴのリップル（ドロップ量）が大きくなる。
同様にピーク電流検出コンパレータ５４の応答遅延は、コイル電流ＩＣＯＩＬのピークＩＰＥＡＫに影響を及ぼす。ピーク電流ＩＰＥＡＫが変動すると、出力キャパシタＣ１へ供給される電荷が変動し、出力電圧ＶＯＵＴのリップルが変動する。
出力電圧ＶＯＵＴのリップルを小さくし、またリップルの変動を抑制するためには、ボトム検出コンパレータ１０やピーク電流検出コンパレータ５４の応答速度を高める必要があるが、そのためには、コンパレータの動作電流（バイアス電流）を増大させる必要がある。一方、コンパレータの動作電流の増大は、スイッチングレギュレータ４ｒの効率、特に軽負荷状態の効率を悪化させる。
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、効率の悪化を抑制しつつ、出力電圧のリップルを低減可能なスイッチングレギュレータの提供にある。
本発明のある態様は、スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路に関する。制御回路は、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、オフ信号がアサートされた後に、同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、オン信号、オフ信号およびゼロ電流検出信号を受け、（i）オン信号がアサートされると、スイッチングトランジスタをオン、同期整流用トランジスタをオフする第１状態に遷移し、（ii）オフ信号がアサートされると、スイッチングトランジスタをオフ、同期整流用トランジスタをオンする第２状態に遷移し、（iii）ゼロ電流検出信号がアサートされると、スイッチングトランジスタ、同期整流用トランジスタをオフする第３状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、制御ロジック部からの制御信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタをスイッチングするプリドライバと、を備える。制御ロジック部は、第３状態において、ゼロ電流検出信号がアサートされてから所定の待機時間経過した時刻から次にオン信号がアサートされる時刻までの間、制御回路の少なくとも一部の動作電流を低減する。
負荷が軽くなるにしたがって、第３状態の期間は長くなる。第３状態の期間中、待機時間の経過後は、制御回路の少なくとも一部の動作電流が減少するため、消費電力を低減できる。一方、負荷が重くなると、第３状態の期間が短くなる。そして第３状態の長さが待機時間よりも短くなると、動作電流が低減する前に高速なボトム検出コンパレータによって短い遅延でオン信号をアサートできるため、出力電圧のリップルを低減できる。
本発明の別の態様もまた、スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路に関する。この制御回路は、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、オフ信号がアサートされた後に、同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、オン信号、オフ信号およびゼロ電流検出信号を受け、（i）オン信号がアサートされると、スイッチングトランジスタをオン、同期整流用トランジスタをオフする第１状態に遷移し、（ii）オフ信号がアサートされると、スイッチングトランジスタをオフ、同期整流用トランジスタをオンする第２状態に遷移し、（iii）ゼロ電流検出信号がアサートされると、スイッチングトランジスタ、同期整流用トランジスタをオフする第３状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、制御ロジック部からの制御信号にもとづいてスイッチングトランジスタおよび同期整流用トランジスタをスイッチングするプリドライバと、を備える。制御ロジック部は、第３状態において、ゼロ電流検出信号がアサートされてからの経過時間に応じて、制御回路の少なくとも一部の動作電流を変化させる。
負荷が軽くなるにしたがって、第３状態の期間は長くなる。第３状態の期間中、待機時間の経過後は、制御回路の少なくとも一部の動作電流が減少するため、消費電力を低減できる。一方、負荷が重くなると、第３状態の期間が短くなる。そして第３状態の長さが待機時間よりも短くなると、動作電流が低減する前にボトム検出コンパレータによって短い遅延でオン信号をアサートできるため、出力電圧のリップルを低減できる。
制御ロジック部は、少なくともボトム検出コンパレータの動作電流を低減してもよい。
オフ信号生成部は、スイッチングトランジスタに流れる電流が所定のピーク値に達すると、オフ信号をアサートしてもよい。
オフ信号生成部は、スイッチングトランジスタの電圧降下に応じた検出電圧を生成する電流検出部と、検出電圧をピーク値に応じたしきい値電圧と比較し、比較結果に応じたオフ信号を生成するピーク電流検出コンパレータと、を含んでもよい。
制御ロジック部は、少なくともピーク電流検出コンパレータの動作電流を低減してもよい。
オフ信号生成部は、オン信号がアサートされてからスイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後にオフ信号をアサートするタイマー回路を含んでもよい。
制御ロジック部は、少なくともタイマー回路の動作電流を低減してもよい。
この態様によると、オフ信号を、コンパレータによる電圧比較ではなく、タイマー回路による時間測定にもとづいて生成することになるため、コイル電流のピークを精度良く制御できる。
タイマー回路は、オン時間の長さを、入力電圧と出力電圧の差に応じて調節してもよい。
スイッチングトランジスタに流れる電流すなわちコイル電流の傾きは、スイッチングレギュレータのインダクタ（コイル）の両端間に印加される電圧、すなわち入力電圧と出力電圧の差に比例する。この態様によれば、入力電圧あるいは出力電圧の少なくとも一方が変動する状況においても、コイル電流の傾きに応じて、オン時間を変化させることにより、コイル電流のピークを一定に保つことができる。
タイマー回路は、入力電圧と出力電圧の差が大きくなるほど、オン時間の長さを短くしてもよい。
タイマー回路は、オン時間の長さを、入力電圧と出力電圧の差に実質的に反比例するように調節してもよい。
タイマー回路は、キャパシタと、キャパシタを入力電圧と出力電圧の差に応じた電流で充電する充電回路と、キャパシタの電圧を、所定のしきい値電圧と比較するコンパレータと、を含んでもよい。
充電回路は、入力電圧と出力電圧の差に比例した電流でキャパシタを充電してもよい。
充電回路は、第１入力端子に入力電圧を受け、第２入力端子に出力電圧を受けるトランスコンダクタンスアンプを含み、トランスコンダクタンスアンプの出力電流に応じた電流によってキャパシタを充電してもよい。
充電回路は、基準電流を生成する基準電流源と、ドレインが基準電流源に接続され、ソースに入力電圧が印加されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、ソースに入力電圧が印加され、ゲートが第１トランジスタのゲートと接続され、ドレインが充電回路の出力端子と接続されたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、ソースに入力電圧が印加され、ゲートが第１トランジスタのゲートと接続されたＰチャンネルＭＯＳＦＥＴの第３トランジスタと、ソースが第３トランジスタのドレインと接続され、ゲートに出力電圧が印加され、ドレインが充電回路の出力端子と接続された第４トランジスタと、を含んでもよい。
タイマー回路は、キャパシタと、キャパシタを所定の電流で充電する充電回路と、入力電圧と出力電圧の差に応じたしきい値電圧を生成する可変電圧源と、キャパシタの電圧をしきい値電圧と比較するコンパレータと、を含んでもよい。
可変電圧源は、入力電圧と出力電圧の差に実質的に反比例したしきい値電圧を生成してもよい。
スイッチングレギュレータは降圧型であってもよい。
制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
本発明の別の態様はスイッチングレギュレータに関する。スイッチングレギュレータは、上述のいずれかの制御回路を備えてもよい。
本発明の別の態様は電子機器に関する。電子機器は、スイッチングレギュレータを備えてもよい。
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、効率の悪化を抑制しつつ、出力電圧のリップルを低減できる。
本発明者が検討したスイッチングレギュレータを示す回路図である。 図２（ａ）、（ｂ）は、図１のスイッチングレギュレータの動作波形図である。 第１の実施の形態に係るスイッチングレギュレータを備える電子機器の構成を示す回路図である。 図４（ａ）は、軽負荷状態における、図４（ｂ）は、重負荷状態における、比較技術に係るスイッチングレギュレータの動作波形図である。 図５（ａ）は、負荷電流ＩＯＵＴが小さいとき、図５（ｂ）は負荷電流ＩＯＵＴが大きいときの、図３のスイッチングレギュレータの動作波形図である。 図３のスイッチングレギュレータの、負荷電流と出力電圧の関係を示す図である。 第２の実施の形態に係るスイッチングレギュレータの構成を示す回路図である。 図８（ａ）〜（ｄ）は、オフ信号生成部の構成例を示す回路図である。 図７のスイッチングレギュレータの動作波形図である。 第３の変形例に係るスイッチングレギュレータの、負荷電流と出力電圧（平均レベル）の関係を示す図である。 図１１（ａ）、（ｂ）は、スイッチングレギュレータを備える電子機器を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図３は、第１の実施の形態に係るスイッチングレギュレータ４を備える電子機器１の構成を示す回路図である。
電子機器１は、タブレットＰＣ（Personal Computer）、ラップトップＰＣ、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤ、ＰＤＡ（Personal Digital Assistant）である。電子機器１は、負荷２、電池３、スイッチングレギュレータ４を備える。
負荷２は、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＧＰＵ（Graphics Processing Unit）、マイクロコントローラ、メモリ、液晶ドライバ、オーディオ回路をはじめとするさまざまなデジタル回路、アナログ回路、アナログデジタル混載回路を含む。
スイッチングレギュレータ４は、電源電圧（入力電圧ともいう）ＶＤＤを受け、それを降圧して安定化された出力電圧ＶＯＵＴを生成し、負荷２に供給する。電源電圧ＶＤＤは、電池３もしくは図示しない外部電源から供給される。
制御回路１００は、スイッチングレギュレータ４の出力信号（本実施の形態では、出力電圧ＶＯＵＴ）に応じたフィードバック電圧ＶＦＢにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２を駆動し、出力電圧ＶＯＵＴを所望のレベルに安定化させる。
スイッチングレギュレータ４は、制御回路１００、インダクタＬ１、出力キャパシタＣ１、第１分圧抵抗Ｒ１、第２分圧抵抗Ｒ２、を備え、ひとつの半導体基板上に一体集積化される。
本実施の形態では、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２が制御回路１００に内蔵される場合を示すが、これらは制御回路１００の外部に設けられたディスクリート素子であってもよい。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、バイポーラトランジスタであってもよい。
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣｏを含む出力回路１０２のトポロジーは一般的な同期整流型スイッチングレギュレータと同様である。
出力キャパシタＣ１は出力端子ＰＯＵＴと接地端子の間に設けられる。インダクタＬ１は、出力端子ＰＯＵＴと制御回路１００ｒのスイッチング端子Ｐ３の間に設けられる。制御回路１００ｒの入力端子Ｐ１には入力電圧ＶＤＤが入力され、接地端子Ｐ２は接地される。第１分圧抵抗Ｒ１および第２分圧抵抗Ｒ２は、出力電圧ＶＯＵＴを分圧し、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを、制御回路１００のフィードバック端子Ｐ４にフィードバックする。
制御回路１００ｒは、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２に加えて、ボトム検出コンパレータ１０、駆動回路２０、オフ信号生成部５０、ゼロ電流検出部６０、を備える。
スイッチングトランジスタＭ１および同期整流用トランジスタＭ２は、入力端子Ｐ１と接地端子Ｐ２の間に順に直列に設けられる。スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点ＬＸは、スイッチング端子Ｐ３と接続される。
ボトム検出コンパレータ１０は、フィードバック電圧ＶＦＢを所定の基準電圧ＶＲＥＦと比較し、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下するとアサート（たとえばハイレベル）されるオン信号ＳＯＮを生成する。
ゼロ電流検出部６０は、オフ信号ＳＯＦＦのアサートを契機として同期整流用トランジスタＭ２がオンした後、同期整流用トランジスタＭ２に流れる電流ＩＭ２（コイル電流ＩＣＯＩＬ）がゼロ付近に定められたしきい値ＩＺＥＲＯに低下するとアサートされるゼロ電流検出信号ＳＺＥＲＯを生成する。同期整流用トランジスタＭ２がオンの期間、スイッチング端子ＬＸの電位ＶＬＸは、ＶＩＭ２＝−ＲＯＮ２×ＩＭ２となる。ＲＯＮ２は同期整流用トランジスタＭ２のオン抵抗である。ゼロ電流検出部６０は、スイッチング端子ＬＸの電位ＶＬＸを所定のしきい値電圧ＶＺＥＲＯと比較するコンパレータを含んでもよい。なおゼロ電流検出部６０の構成は図３のそれには限定されず、別の構成を用いてもよい。たとえば電流検出用の抵抗を同期整流用トランジスタＭ２と直列に挿入し、その抵抗の電圧降下をしきい値電圧ＶＺＥＲＯと比較してもよい。
オフ信号生成部５０は、スイッチングトランジスタＭ１に流れる電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達するとアサートされるオフ信号ＳＯＦＦを生成するピーク電流検出部を含む。オフ信号生成部５０は、電流検出部５２およびピーク電流検出コンパレータ５４を含む。
スイッチングトランジスタＭ１のオン期間において、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点（スイッチング端子ＬＸ）の電圧ＶＬＸは、ＶＤＤ−ＩＭ１×ＲＯＮ１で与えられる。ＲＯＮ１はスイッチングトランジスタＭ１のオン抵抗である。電流検出部５２は、スイッチングトランジスタＭ１の電圧降下（ＩＭ１×ＲＯＮ１）に応じた検出電圧ＶＩＭ１を生成する。
ピーク電流検出コンパレータ５４は、検出電圧ＶＩＭ１を、ピーク電流ＩＰＥＡＫに対応するしきい値電圧ＶＰＥＡＫと比較し、検出電圧ＶＩＭ１がしきい値電圧ＶＰＥＡＫに達すると、言い換えると電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達すると、オフ信号ＳＯＦＦをアサート（たとえばハイレベル）する。
駆動回路２０は、制御ロジック部２２およびプリドライバ２４を含む。制御ロジック部２２は、オン信号ＳＯＮ、オフ信号ＳＯＦＦおよびゼロ電流検出信号ＳＺＥＲＯを受け、それらにもとづいてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２のオン、オフを指示する制御信号Ｓ１、Ｓ２を生成する。プリドライバ２４は、制御信号Ｓ１、Ｓ２にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングする。
具体的には制御ロジック部２２は、（i）オン信号ＳＯＮがアサートされると、スイッチングトランジスタＭ１をオン、同期整流用トランジスタをオフする第１状態φ１に遷移し、（ii）オフ信号ＳＯＦＦがアサートされると、スイッチングトランジスタＭ１をオフ、同期整流用トランジスタＭ２をオンする第２状態φ２に遷移し、（iii）ゼロ電流検出信号ＳＺＥＲＯがアサートされると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２をオフする第３状態φ３に遷移する。駆動回路２０は、第１状態φ１〜第３状態φ３を繰り返し、出力電圧ＶＯＵＴを基準電圧ＶＲＥＦに応じた目標値に安定化する。
加えて制御ロジック部２２は、第３状態φ３において、ゼロ電流検出信号ＳＺＥＲＯがアサートされてから所定の待機時間τｗ経過した時刻から次にオン信号ＳＯＮがアサートされる時刻までの間、制御回路１００の少なくとも一部の動作電流を低減する。
タイマー回路８０は、ゼロ電流検出信号ＳＺＥＲＯがアサートされてから時間τｗ経過後にアサートされるスタンバイ信号ＳＳＴＢを生成する。制御ロジック部２２は、第３状態φ３の期間中にスタンバイ信号ＳＳＴＢがアサートされると、次にオン信号ＳＯＮがアサートされるまでの間（スタンバイ状態φ４という）、制御回路１００の少なくとも一部の消費電流を低減させる。タイマー回路８０の構成は特に限定されず、公知のアナログタイマー、あるいはデジタルタイマーを利用すればよい。
スタンバイ状態φ４において、好ましくは制御ロジック部２２は、ボトム検出コンパレータ１０、電流検出部５２、ピーク電流検出コンパレータ５４、ゼロ電流検出部６０の動作電流を低減する。
以下、動作電流の制御の一例を説明する。
ボトム検出コンパレータ１０の動作電流（バイアス電流）は、２段階で切りかえ可能となっている。ボトム検出コンパレータ１０のバイアス電流が大きいとき、ボトム検出コンパレータ１０は高速に動作し、その遅延τＤは相対的に小さな第１の値τＤ１となる。バイアス電流が小さいとき、ボトム検出コンパレータ１０は電圧比較は可能であるが、その遅延τＤが、第１の値τＤ１より大きな第２の値τＤ２となる。制御ロジック部２２は、スタンバイ状態φ４において、ボトム検出コンパレータ１０のバイアス電流を減少させる。
またオフ信号生成部５０、ゼロ電流検出部６０それぞれの動作電流も、ボトム検出コンパレータ１０と同様に２段階で切りかえ可能となっている。スタンバイ状態φ４におけるオフ信号生成部５０、ゼロ電流検出部６０の動作電流を、実質的にゼロとしてもよい。
以上がスイッチングレギュレータ４の構成である。続いてその動作を説明する。スイッチングレギュレータ４の利点は、比較技術との対比によって明確となる。そこで、スイッチングレギュレータ４の動作を説明する前に、比較技術について説明する。
比較技術においては、第１状態φ１、第２状態φ２において、ボトム検出コンパレータ１０、オフ信号生成部５０、ゼロ電流検出部６０には通常の動作電流が供給される。第３状態φ３では、それらの動作電流が低減される。つまり、ボトム検出コンパレータ１０の応答遅延τＤは、第１状態φ１、第２状態φ２において第１の値τＤ１であり、第３状態φ３において第２の値τＤ２となる。
この比較技術では、以下の問題が生ずる。図４（ａ）は、軽負荷状態における、図４（ｂ）は、重負荷状態における、比較技術に係るスイッチングレギュレータの動作波形図である。第３状態φ３において、ボトム検出コンパレータ１０の動作電流が減少すると、ボトム検出コンパレータ１０の応答遅延τＤが大きな第２の値τＤ２となる。
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチングが停止する第３状態φ３では、出力キャパシタＣ１の電荷が負荷電流ＩＯＵＴによって放電されることにより、フィードバック電圧ＶＦＢ（出力電圧ＶＯＵＴ）は、負荷電流ＩＯＵＴに応じた傾きで低下していく。ボトム検出コンパレータ１０の応答遅延τＤ２の間も、フィードバック電圧ＶＦＢは低下し続けるため、フィードバック電圧ＶＦＢは目標レベルＶＲＥＦを下回る。
図６には比較技術における負荷電流ＩＯＵＴと出力電圧ＶＯＵＴの関係が一点鎖線で示される。比較技術では、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦを比較する時刻において、ボトム検出コンパレータ１０の応答遅延τＤが常に大きい。負荷電流ＩＯＵＴが大きくなると、フィードバック電圧ＶＦＢが低下する速度が速くなるため、負荷が重いほどフィードバック電圧ＶＦＢと目標レベルＶＲＥＦの差分（ドロップ量という）ＶＤＲＯＰは大きくなってしまう。つまり負荷が重いほど、出力電圧ＶＯＵＴの平均レベルが低下し、ロードレギュレーションが悪化するという問題が生ずる。
スイッチングレギュレータ４の動作を、軽負荷状態、重負荷状態それぞれについて説明する。図５（ａ）は、負荷電流ＩＯＵＴが小さいとき、図５（ｂ）は負荷電流ＩＯＵＴが大きいときの、図３のスイッチングレギュレータ４の動作波形図である。
（軽負荷状態）
図５（ａ）を参照し、軽負荷状態の動作を説明する。スイッチングレギュレータ４の基本動作は図２（ａ）、（ｂ）を参照して説明した通りである。第１状態φ１、第２状態φ２において、制御ロジック部２２は、ボトム検出コンパレータ１０、オフ信号生成部５０、ゼロ電流検出部６０の動作電流を大きな値に設定する。この状態では、オフ信号生成部５０、ゼロ電流検出部６０は高速に動作可能であり、小さな遅延で動作する。
第３状態φ３に遷移した後、待機時間τｗの経過後に、スタンバイ状態φ４に遷移し、オフ信号生成部５０、ゼロ電流検出部６０それぞれの動作電流が低減する。第３状態φ３においては、オフ信号生成部５０、ゼロ電流検出部６０は利用されないため、それらの動作電流をゼロとすることにより、制御回路１００の消費電力を低減できる。
加えて、スタンバイ状態φ４において、ボトム検出コンパレータ１０の動作電流も小さくなる。これにより、制御回路１００の消費電流を低減できる。
一方、ボトム検出コンパレータ１０の動作電流を低減すると、ボトム検出コンパレータ１０の応答遅延τＤが長い第２の値τＤ２となるが、軽負荷状態では、フィードバック電圧ＶＦＢの低下速度が遅いため、基準電圧ＶＲＥＦからのドロップ量ＶＤＲＯＰはそれほど大きくならない。
（重負荷状態）
負荷が重くなるに従い、第３状態φ３の長さが短くなり、したがってスタンバイ状態φ４の長さも短くなる。負荷電流ＩＯＵＴがあるしきい値を超えると、図５（ｂ）に示すように、スタンバイ状態φ４に遷移する前に、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下する。このとき、ボトム検出コンパレータ１０の応答遅延τＤは短い第１の値τＤ１であるため、フィードバック電圧ＶＦＢの低下速度が速いにも関わらず、ドロップ量ＶＤＲＯＰを低減できる。
図６は、図３のスイッチングレギュレータ４の、負荷電流と出力電圧（平均レベル）の関係を示す図である（実線）。
ＩＯＵＴ＝ＩＴＨのとき、待機時間τｗの長さと、第３状態φ３の長さが等しくなる。ＩＯＵＴ＜ＩＴＨの軽負荷状態では、負荷電流ＩＯＵＴがあるしきい値ＩＴＨより小さな範囲では、スタンバイ状態φ４が存在し、ボトム検出コンパレータ１０の応答速度は遅い。軽負荷時の特性は、比較技術と同様である。
負荷電流ＩＯＵＴがしきい値ＩＴＨより大きくなると、第３状態φ３の長さが待機時間τｗより短くなる。このとき、スイッチングレギュレータ４はスタンバイ状態φ４に遷移することなく、オン信号ＳＯＮは、高速なボトム検出コンパレータ１０によって生成される。したがって、ドロップ量ＶＤＲＯＰが小さくなる。
以上がスイッチングレギュレータ４の動作である。このスイッチングレギュレータ４によれば、負荷が軽くなるにしたがって、第３状態φ３の期間は長くなる。第３状態φ３のうち、待機時間τｗの経過後はスタンバイ状態φ４となり、制御回路１００の少なくとも一部の動作電流が減少するため、消費電力を低減できる。
また負荷が重くなると、第３状態φ３の期間が短くなる。そして第３状態φ３の長さが待機時間よりも短くなると、動作電流が低減する前に、言い換えればボトム検出コンパレータの応答速度が速い状態でオン信号がアサートされるため、出力電圧ＶＯＵＴのドロップ量（リップル）ＶＤＲＯＰを低減できる。
加えて、しきい値ＩＴＨは、待機時間τｗ、インダクタＬ１のインダクタンス、出力キャパシタＣ１の容量値に依存する。言い換えれば、待機時間τｗに応じて、しきい値ＩＴＨを任意に設定できる。
（第２の実施の形態）
図７は、第２の実施の形態に係るスイッチングレギュレータ４ｓの構成を示す回路図である。スイッチングレギュレータ４ｓは、図３のスイッチングレギュレータ４のオフ信号生成部５０に代えて、オフ信号生成部７０を備える。またスイッチングレギュレータ４ｓの出力電圧ＶＯＵＴは、出力電圧検出端子Ｐ５に入力される。その他の構成は図３のスイッチングレギュレータ４と同様である。
図７のオフ信号生成部７０は、タイマー回路を含む。オフ信号生成部７０は、オン信号ＳＯＮがアサートされた後、つまりスイッチングトランジスタＭ１がオンした後、オン時間ＴＯＮを測定し、オン時間ＴＯＮの経過後にアサートされるオフ信号ＳＯＦＦを生成する。オフ信号生成部７０は、スイッチングレギュレータ４の入力電圧ＶＤＤおよび出力電圧ＶＯＵＴに応じて、オン時間ＴＯＮの長さを設定する。
電子機器１においては、入力電圧ＶＤＤおよび出力電圧ＶＯＵＴの一方、あるいは両方が変動しうる。たとえば入力電圧ＶＤＤが電池３から供給される場合、電池３の放電にしたがって入力電圧ＶＤＤは低下し、電池３の充電にともない入力電圧ＶＤＤは増大する。リチウムイオン電池を例にとれば、入力電圧ＶＤＤは、３．２Ｖ〜４．２Ｖの範囲で変動しうる。
あるいは、負荷２に供給する出力電圧ＶＯＵＴを、ダイナミックに変動させる場合も想定される。
コイル電流ＩＣＯＩＬの傾きは、インダクタＬ１の両端間の電圧に比例する。スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフの期間、インダクタＬ１の一端には入力電圧ＶＤＤが印加され、その他端には出力電圧ＶＯＵＴが印加される。つまり、インダクタＬ１の両端間の電圧は、ＶＤＤ−ＶＯＵＴとなる。
第１状態において、コイル電流ＩＣＯＩＬは、傾き（ＶＤＤ−ＶＯＵＴ）／Ｌで増大する。コイル電流ＩＣＯＩＬは、オン時間ＴＯＮ経過後にピークとなり、ピーク電流ＩＰＥＡＫは式（１）で与えられる。
ＩＰＥＡＫ＝（ＶＤＤ−ＶＯＵＴ）／Ｌ×ＴＯＮ …（１）
入力電圧ＶＤＤおよび出力電圧ＶＯＵＴの少なくとも一方が変動する場合、それを相殺するように、オン時間ＴＯＮを調節することにより、ピーク電流ＩＰＥＡＫを一定に保つことができる。すなわち式（２）を満たすように、オン時間ＴＯＮを調節する。
ＴＯＮ＝ＩＰＥＡＫ／（ＶＤＤ−ＶＯＵＴ）×Ｌ …（２）
別の観点から見れば、図７のオフ信号生成部７０は、オン時間ＴＯＮの長さを、入力電圧ＶＤＤと出力電圧ＶＯＵＴの差（ＶＤＤ−ＶＯＵＴ）に応じて調節する。より好ましくは、オフ信号生成部７０は、入力電圧ＶＤＤと出力電圧ＶＯＵＴの差（ＶＤＤ−ＶＯＵＴ）が大きくなるほど、オン時間ＴＯＮの長さを短くする。より好ましくは、オフ信号生成部７０は、オン時間ＴＯＮの長さを、入力電圧ＶＤＤと出力電圧ＶＯＵＴの差（ＶＤＤ−ＶＯＵＴ）に実質的に反比例するように調節する。
図８（ａ）〜（ｄ）は、オフ信号生成部７０の構成例を示す回路図である。
図８（ａ）のオフ信号生成部７０ａは、キャパシタＣ１１、スイッチＳＷ１１、電流源７２、コンパレータ７４を備える。キャパシタＣ１１の一端の電位は固定され、その他端には電流源７２が接続される。電流源７２は、入力電圧ＶＤＤと出力電圧ＶＯＵＴに応じた充電電流ＩＣＨＧによってキャパシタＣ１１を充電する。スイッチＳＷ１１は、キャパシタＣ１１の電圧ＶＣ１１をゼロに初期化するために設けられ、オン時間ＴＯＮの測定開始を契機としてオフする。コンパレータ７４は、キャパシタＣ１１の電圧ＶＣ１１と、所定のしきい値電圧ＶＴＨを比較し、電圧ＶＣ１１がしきい値電圧ＶＴＨに達するとアサート（たとえばハイレベル）されるオフ信号ＳＯＦＦを生成する。
スイッチＳＷ１１がオフしてからオフ信号ＳＯＦＦがアサートされるまでのオン時間ＴＯＮは、式（３）で与えられる。
ＴＯＮ＝Ｃ１１×ＶＴＨ／ＩＣＨＧ …（３）
好ましくは電流源７２は、差電圧（ＶＤＤ−ＶＯＵＴ）に実質的に比例する充電電流ＩＣＨＧを生成する。比例係数をｇｍと書くと、式（４）が成り立つ。
ＩＣＨＧ＝ｇｍ×（ＶＤＤ−ＶＯＵＴ） …（４）
式（４）を式（３）に代入すると、式（５）が得られる。
ＴＯＮ＝Ｃ１１×ＶＴＨ／｛ｇｍ×（ＶＤＤ−ＶＯＵＴ）｝ …（５）
式（２）と式（５）を対比すると、式（６）が成り立つように、キャパシタＣ１１の容量値およびしきい値ＶＴＨ、比例係数ｇｍを定めることで、コイル電流ＩＣＯＩＬのピークを、所望の値ＩＰＥＡＫと一致させることができる。
ＩＰＥＡＫ／Ｌ＝Ｃ１１×ＶＴＨ／ｇｍ …（６）
図８（ｂ）は、図８（ａ）の電流源７２の構成例を示す回路図である。電流源７２は、トランスコンダクタンスアンプ（ｇｍアンプ）を含み、入力電圧ＶＤＤ−ＶＯＵＴの差分に応じた、より具体的には差分に実質的に比例した電流を出力する。比例係数は相互コンダクタンスｇｍである。
図８（ｃ）は、図４（ａ）の電流源７２の別の構成例を示す回路図である。電流源７２はＰチャンネルＭＯＳＦＥＴである第１トランジスタＭ１１〜第４トランジスタＭ１４、基準電流源７６を含む。基準電流源７６は、所定の基準電流ＩＲＥＦを生成する。第１トランジスタＭ１１〜第３トランジスタＭ１３はカレントミラー回路を形成しており、それらのソースには入力電圧ＶＤＤが印加される。第４トランジスタＭ１４は、第３トランジスタＭ１３と電流源７２の出力端子７８の間に設けられる。第４トランジスタＭ１４のゲートには、出力電圧ＶＯＵＴが印加される。
第４トランジスタＭ１４に流れる電流ＩＭ１４は、ＶＤＤとＶＯＵＴの差が大きいほど大きくなる。この電流ＩＭ１４が、第２トランジスタＭ１２に流れる電流ＩＭ１２と加算されて、充電電流ＩＣＨＧが生成される。充電電流ＩＣＨＧは、ＶＤＤとＶＯＵＴの差に完全に比例する訳ではないが、それらの差に応じた電流となるため、オフ信号生成部７０ａに使用することができる。
図８（ｄ）は、タイマー回路の別の構成を示す。オフ信号生成部７０ｂの基本構成は、図８（ａ）のタイマー回路ａと同様であるが、以下の点で異なっている、電流源７２ｂは、所定の充電電流ＩＣＨＧを生成する。可変電圧源７９は、入力電圧ＶＤＤと出力電圧ＶＯＵＴの差に応じたしきい値電圧ＶＴＨを生成する。
スイッチＳＷ１１がオフしてからオフ信号ＳＯＦＦがアサートされるまでのオン時間ＴＯＮは、上記の式（３）で与えられる。
好ましくは可変電圧源７９は、差電圧（ＶＤＤ−ＶＯＵＴ）が大きくなるほど低下するしきい値電圧ＶＴＨを生成する。しきい値電圧ＶＴＨは差電圧（ＶＤＤ−ＶＯＵＴ）に実質的に反比例することが好ましい。反比例の係数定数をｋｍと書くと、式（７）が成り立つ。
ＶＴＨ＝ｋｍ／（ＶＤＤ−ＶＯＵＴ） …（７）
式（７）を式（３）に代入すると、式（８）が得られる。
ＴＯＮ＝Ｃ１１×ｋｍ／（ＶＤＤ−ＶＯＵＴ）／ＩＣＨＧ …（８）
式（２）と式（８）を対比すると、式（９）が成り立つように、キャパシタＣ１１の容量値および充電電流ＩＣＨＧ、係数ｋｍを定めることで、コイル電流ＩＣＯＩＬのピークを、所望の値ＩＰＥＡＫと一致させることができる。
ＩＰＥＡＫ／Ｌ＝Ｃ１１×ｋｍ／ＩＣＨＧ …（６）
可変電圧源７９の構成は特に限定されず、公知の、あるいは将来利用可能な回路を用いればよい。
以上がスイッチングレギュレータ４の構成である。続いてその動作を説明する。
図９は、図７のスイッチングレギュレータ４ｓの動作波形図である。
時刻ｔ１に、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦまで低下すると、オン信号ＳＯＮがアサートされる。これを契機として、第１状態に遷移し、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフする。
第１状態に遷移すると、オフ信号生成部７０によって、オン時間ＴＯＮが測定され、オン時間ＴＯＮの経過後の時刻ｔ３にオフ信号ＳＯＦＦがアサートされる。これを契機に第２状態に遷移し、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンする。
時刻ｔ４に同期整流用トランジスタＭ２を経由するコイル電流ＩＣＯＩＬ（ＩＭ２）がゼロ付近のしきい値ＩＺＥＲＯまで低下するとゼロ電流検出信号ＳＺＥＲＯがアサートされる。これを契機に第３状態に遷移し、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフする。
以上がスイッチングレギュレータ４ｓの動作である。
スイッチングレギュレータ４ｓは、図３のスイッチングレギュレータ４の利点に加えて、さらに以下の利点を有する。
図３のスイッチングレギュレータ４では、コイル電流ＩＣＯＩＬの実際のピークＩＰＥＡＫは、オフ信号ＳＯＦＦを生成するオフ信号生成部５０の遅延τＤの影響を受ける。すなわち、入力電圧ＶＤＤや出力電圧ＶＯＵＴは変動し、遅延時間τＤの間のコイル電流ＩＣＯＩＬの傾きは、入力電圧ＶＤＤや出力電圧ＶＯＵＴに応じて変化する。したがって、遅延時間τＤにおけるコイル電流ＩＣＯＩＬの増加量、ひいては実際のピーク電流ＩＰＥＡＫも、入力電圧ＶＤＤや出力電圧ＶＯＵＴに応じて変動してしまう。ピーク電流ＩＰＥＡＫが変動すると、出力電圧ＶＯＵＴのリップル幅も変動し、出力電圧ＶＯＵＴの安定性が低下する。
これに対して図７のスイッチングレギュレータ４ｓによれば、オフ信号生成部７０によってオン時間ＴＯＮを測定することによりオフ信号ＳＯＦＦを生成するため、オフ信号生成部５０のように、遅延の影響を排除することができる。またオフ信号生成部５０ではピーク電流検出コンパレータ５４のオフセットによってもピーク電流が変化するが、図７のスイッチングレギュレータ４ｓでは、オフセットの影響も排除できる。
さらには、オン時間ＴＯＮを入力電圧ＶＤＤおよび出力電圧ＶＯＵＴに応じて調節することにより、ピーク電流ＩＰＥＡＫ、すなわち電流リップルを一定に保つことができ、出力電圧ＶＯＵＴのリップル量も一定に保つことができる。
続いて、図４のスイッチングレギュレータ４ｓの変形例を説明する。
（第１の変形例）
オン時間ＴＯＮは、必ずしも完全に入力電圧ＶＤＤと出力電圧ＶＯＵＴの差に反比例している必要はない。反比例の関係から逸脱している場合でも、入力電圧ＶＤＤと出力電圧ＶＯＵＴの差が大きくなるほどオン時間ＴＯＮを短くすることにより、オン時間ＴＯＮを固定した場合に比べれば、ピーク電流ＩＰＥＡＫの変動を抑制できる。
（第２の変形例）
実施の形態では、オン時間ＴＯＮを入力電圧ＶＤＤと出力電圧ＶＯＵＴに応じて変化させる場合を説明したが、入力電圧ＶＤＤと出力電圧ＶＯＵＴの差の変動量が小さい場合には、オン時間ＴＯＮは固定してもよい。この場合であっても、図４のスイッチングレギュレータ４とは異なり、オフ信号生成部５０の遅延時間の影響を受けないため、ピーク電流を正確に制御できる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第３の変形例）
第１〜第３の実施の形態では、制御回路１００の動作電流を、２段階で変化させる場合を説明したが、本発明はそれには限定されない。第３の変形例において、制御ロジック部２２は、第３状態φ３において、ゼロ電流検出信号ＳＺＥＲＯがアサートされてからの経過時間に応じて、制御回路１００の少なくとも一部の動作電流を、多段階で、あるいは連続的に変化させてもよい。
第３の変形例においては、制御回路１００を、その少なくとも一部の動作電流ＩＤＤがＮ段階（Ｎは３以上）で変更可能に構成し、タイマー回路８０によって複数の待機時間τｗ１、τｗ２、…τｗＮ−１を測定してもよい。
τｗ１＜τｗ２＜…＜τｗＮ−１
ＩＤＤ１＞ＩＤＤ２＞…＞ＩＤＤＮ
そして、ゼロ電流検出信号ＳＯＦＦがアサートされてから、待機時間τｗ１経過前には、動作電流ＩＤＤを第１の値ＩＤＤ１に設定し、ボトム検出コンパレータ１０を高速動作させる。待機時間τｗ１経過後、待機時間τｗ２経過前には、動作電流ＩＤＤを第２の値ＩＤＤ２に設定する。そして待機時間τｗＮ−１経過後には、動作電流ＩＤＤを第Ｎの値ＩＤＤＮに設定する。
図１０は、第３の変形例に係るスイッチングレギュレータの、負荷電流と出力電圧（平均レベル）の関係を示す図である。しきい値ＩＴＨ１〜ＩＴＨＮは、待機時間τｗ１〜τｗＮ−１に応じて定まる。多段階で動作電流ＩＤＤを変化させることにより、出力電圧ＶＯＵＴの安定性をさらに高めることができる。
（第４の変形例）
第１〜第３の実施の形態では、降圧型のスイッチングレギュレータについて説明したが、本発明はそれには限定されず、昇圧型、あるいは昇降圧型のスイッチングレギュレータにも適用可能である。昇圧型あるいは昇降圧型のスイッチングレギュレータでは、出力回路１０２のトポロジーを変更すればよい。
最後に、電子機器１の具体例を説明する。図１１（ａ）、（ｂ）は、スイッチングレギュレータ４を備える電子機器を示す図である。図１１（ａ）の電子機器５００は、タブレットＰＣや携帯型ゲーム機、携帯型オーディオプレイヤであり、筐体５０２の内部には、電池３、スイッチングレギュレータ４（制御回路１００）、負荷２が内蔵される。負荷２はたとえばＣＰＵである。
図１１（ｂ）の電子機器６００は、デジタルカメラである。筐体６０２の内部には、電池３、スイッチングレギュレータ４、撮像素子２ａ、画像処理プロセッサ２ｂ等が内蔵される。スイッチングレギュレータ４は、撮像素子２ａ、画像処理プロセッサ２ｂに電源電圧を供給する。
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１…電子機器、２…負荷、３…電池、４…スイッチングレギュレータ、ＰＩＮ…入力端子、ＰＯＵＴ…出力端子、Ｃ１…出力キャパシタ、Ｌ１…インダクタ、Ｒ１…第１分圧抵抗、Ｒ２…第２分圧抵抗、１０…ボトム検出コンパレータ、２０…駆動回路、２２…制御ロジック部、２４…プリドライバ、５０…オフ信号生成部、５２…電流検出部、５４…ピーク電流検出コンパレータ、６０…ゼロ電流検出部、７０…オフ信号生成部、７２…電流源、７４…コンパレータ、８０…タイマー回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、１００…制御回路、１０２…出力回路、Ｐ１…入力端子、Ｐ２…接地端子、Ｐ３…スイッチング端子、Ｐ４…フィードバック端子。

Claims (19)

  1. スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路であって、
    前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、
    前記オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、
    前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、
    前記オン信号、前記オフ信号および前記ゼロ電流検出信号を受け、（i）前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第１状態に遷移し、（ii）前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第２状態に遷移し、（iii）前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第３状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、
    前記制御ロジック部からの制御信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
    を備え、
    前記制御ロジック部は、前記第３状態において、前記ゼロ電流検出信号がアサートされてからの経過時間に応じて、前記制御回路の少なくとも一部の動作電流を変化させることを特徴とする制御回路。
  2. 前記制御ロジック部は、少なくとも前記ボトム検出コンパレータの動作電流を低減することを特徴とする請求項１に記載の制御回路。
  3. 前記オフ信号生成部は、
    前記スイッチングトランジスタに流れる電流が所定のピーク値に達すると、前記オフ信号をアサートすることを特徴とする請求項１または２に記載の制御回路。
  4. 前記オフ信号生成部は、
    前記スイッチングトランジスタの電圧降下に応じた検出電圧を生成する電流検出部と、
    前記検出電圧を前記ピーク値に応じたしきい値電圧と比較し、比較結果に応じた前記オフ信号を生成するピーク電流検出コンパレータと、
    を含むことを特徴とする請求項３に記載の制御回路。
  5. 前記オフ信号生成部は、前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、前記オフ信号をアサートするタイマー回路を含むことを特徴とする請求項１または２に記載の制御回路。
  6. スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路であって、
    前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、
    前記オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、
    前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、
    前記オン信号、前記オフ信号および前記ゼロ電流検出信号を受け、（i）前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第１状態に遷移し、（ii）前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第２状態に遷移し、（iii）前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第３状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、
    前記制御ロジック部からの制御信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
    を備え、
    前記制御ロジック部は、前記第３状態において、前記ゼロ電流検出信号がアサートされてから所定の待機時間経過した時刻から次に前記オン信号がアサートされる時刻までの間、前記制御回路の少なくとも一部の動作電流を低減し、
    前記オフ信号生成部は、前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、前記オフ信号をアサートするタイマー回路を含み、
    前記タイマー回路は、
    キャパシタと、
    前記キャパシタを前記入力電圧と前記出力電圧の差に応じた電流で充電する充電回路と、
    前記キャパシタの電圧を、所定のしきい値電圧と比較するコンパレータと、
    を含み、
    前記充電回路は、
    基準電流を生成する基準電流源と、
    ドレインが基準電流源に接続され、ソースに入力電圧が印加されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
    ソースに入力電圧が印加され、ゲートが前記第１トランジスタのゲートと接続され、ドレインが前記充電回路の出力端子と接続されたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、
    ソースに入力電圧が印加され、ゲートが前記第１トランジスタのゲートと接続されたＰチャンネルＭＯＳＦＥＴの第３トランジスタと、
    ソースが前記第３トランジスタのドレインと接続され、ゲートに前記出力電圧が印加され、ドレインが前記充電回路の出力端子と接続された第４トランジスタと、
    を含むことを特徴とする制御回路。
  7. スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路であって、
    前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、
    前記オン信号がアサートされた後にオフ信号をアサートするオフ信号生成部と、
    前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、
    前記オン信号、前記オフ信号および前記ゼロ電流検出信号を受け、（i）前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第１状態に遷移し、（ii）前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第２状態に遷移し、（iii）前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第３状態に遷移し、各状態に応じて制御信号を生成する制御ロジック部と、
    前記制御ロジック部からの制御信号にもとづいて前記スイッチングトランジスタおよび前記同期整流用トランジスタをスイッチングするプリドライバと、
    を備え、
    前記制御ロジック部は、前記第３状態において、前記ゼロ電流検出信号がアサートされてから所定の待機時間経過した時刻から次に前記オン信号がアサートされる時刻までの間、前記制御回路の少なくとも一部の動作電流を低減し、
    前記オフ信号生成部は、前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、前記オフ信号をアサートするタイマー回路を含み、
    前記タイマー回路は、
    キャパシタと、
    前記キャパシタを所定の電流で充電する充電回路と、
    前記入力電圧と前記出力電圧の差に応じたしきい値電圧を生成する可変電圧源と、
    前記キャパシタの電圧を前記しきい値電圧と比較するコンパレータと、
    を含むことを特徴とする制御回路。
  8. 前記タイマー回路は、前記オン時間の長さを、前記入力電圧と前記出力電圧の差に応じて調節することを特徴とする請求項５から７のいずれかに記載の制御回路。
  9. 前記タイマー回路は、前記入力電圧と前記出力電圧の差が大きくなるほど、前記オン時間の長さを短くすることを特徴とする請求項５から７のいずれかに記載の制御回路。
  10. 前記タイマー回路は、前記オン時間の長さを、前記入力電圧と前記出力電圧の差に実質的に反比例するように調節することを特徴とする請求項５から７のいずれかに記載の制御回路。
  11. 前記タイマー回路は、
    キャパシタと、
    前記キャパシタを前記入力電圧と前記出力電圧の差に応じた電流で充電する充電回路と、
    前記キャパシタの電圧を、所定のしきい値電圧と比較するコンパレータと、
    を含むことを特徴とする請求項８から１０のいずれかに記載の制御回路。
  12. 前記充電回路は、前記入力電圧と前記出力電圧の差に比例した電流で前記キャパシタを充電することを特徴とする請求項１１に記載の制御回路。
  13. 前記充電回路は、第１入力端子に前記入力電圧を受け、第２入力端子に前記出力電圧を受けるトランスコンダクタンスアンプを含むことを特徴とする請求項１１に記載の制御回路。
  14. 前記可変電圧源は、前記入力電圧と前記出力電圧の差に実質的に反比例した前記しきい値電圧を生成することを特徴とする請求項７に記載の制御回路。
  15. 前記スイッチングレギュレータは降圧型であることを特徴とする請求項１から１４のいずれかに記載の制御回路。
  16. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１５のいずれかに記載の制御回路。
  17. 請求項１から１６のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
  18. 請求項１７に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
  19. スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する方法であって、
    前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧まで低下するとオン信号をアサートするステップと、
    前記オン信号がアサートされた後にオフ信号をアサートするステップと、
    前記オン信号がアサートされてから前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後に、オフ信号をアサートするステップと、
    前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするステップと、
    （i）前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフする第１状態に遷移し、（ii）前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンする第２状態に遷移し、（iii）前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする第３状態に遷移するステップと、
    前記第３状態において、前記ゼロ電流検出信号がアサートされてからの経過時間に応じて、前記スイッチングレギュレータの制御回路の少なくとも一部の動作電流を変化させるステップと、
    を備えることを特徴とする方法。
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