JP2015216712A

JP2015216712A - Ｄｃ／ｄｃコンバータおよびその制御回路、制御方法、ならびに電子機器

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Publication number: JP2015216712A
Application number: JP2014096315A
Authority: JP
Inventors: 瞬福島; Shun Fukushima; 修柳田; Osamu Yanagida
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2014-05-07
Filing date: 2014-05-07
Publication date: 2015-12-03
Anticipated expiration: 2034-05-07
Also published as: JP6368535B2; US9685858B2; US20150326123A1

Abstract

【課題】軽負荷時の制御と重負荷時の制御を連続的に変化可能なＤＣ／ＤＣコンバータを提供する。【解決手段】ヒステリシスコンパレータ１０２は、ＤＣ／ＤＣコンバータ１の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢと、基準電圧ＶＲＥＦに応じた上側しきい値電圧ＶＨ、下側しきい値電圧ＶＬそれぞれとの比較結果を示す比較パルスを生成する。ピーク電流検出回路１０４は、コイルＬ１に流れるコイル電流ＩＬがピーク電流ＩＰＥＡＫに達すると、ピーク検出信号ＰＥＡＫＤＥＴをアサートする。コントロールロジック部１０８は、比較パルスＣＯＭＰＯＵＴがオンレベルに遷移すると、制御パルスＣＮＴＯＵＴをオンレベルに遷移させ、（ii）比較パルスＣＯＭＰＯＵＴがオフレベルに遷移する時刻と、ピーク電流検出信号ＰＥＡＫＤＥＴがアサートされる時刻の遅い方において制御パルスＣＮＴＯＵＴをオフレベルに遷移させる。【選択図】図４

Description

本発明は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）に関する。

近年の携帯電話端末、タブレットＰＣ（Personal Computer）等の電子機器には、電池電圧よりも高い電源電圧を必要とする液晶ドライバや、電池電圧よりも低い電源電圧を必要とする各種プロセッサが搭載される。このようなデバイスに適切な電源電圧を供給するために、ＤＣ／ＤＣコンバータが利用される。

ＤＣ／ＤＣコンバータの制御方式として、ヒステリシス制御が知られている。ヒステリシス制御は、誤差増幅器を利用した電圧モードや電流モードの制御方式に比べて、負荷応答性に優れる。

図１（ａ）、（ｂ）は、ヒステリシス制御方式の降圧ＤＣ／ＤＣコンバータを示す回路図である。

図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａは、出力回路９０１、ドライバ９０４、パルス変調器９０６を備え、入力ライン９０２の入力電圧Ｖ_ＩＮを所定の電圧レベルに安定化し、出力ライン９０３に接続される負荷（不図示）に供給する。出力回路９０１は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を備える。出力キャパシタＣ１は、等価直列抵抗ＥＳＲを含む。

パルス変調器９０６は、出力電圧Ｖ_ＯＵＴが所定の目標レベルに近づくようにデューティ比が調節されるパルス信号Ｓ１を生成する。パルス変調器９０６は、抵抗Ｒ１、Ｒ２、キャパシタＣ２、ヒステリシスコンパレータ９１０を備える。

抵抗Ｒ１、Ｒ２は、出力電圧Ｖ_ＯＵＴを分圧する。分圧された出力電圧Ｖ_ＯＵＴをフィードバック電圧Ｖ_ＯＵＴ’とも称する。ヒステリシスコンパレータ９１０は、フィードバック電圧Ｖ_ＯＵＴ’をしきい値電圧Ｖ_ＴＨと比較し、比較結果を示すパルス信号Ｓ１を生成する。しきい値電圧Ｖ_ＴＨは、比較結果に応じて２つの電圧レベルＶ_Ｈ、Ｖ_Ｌの間を遷移する。パルス信号Ｓ１は、Ｖ_Ｈ＞Ｖ_ＯＵＴ’のときハイレベル、Ｖ_Ｌ＜Ｖ_ＯＵＴ’のときローレベルとなる。

ドライバ９０４は、パルス信号Ｓ１がハイレベルのとき、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、パルス信号Ｓ１がローレベルのとき、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。

図２は、図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａの動作波形図である。
時刻ｔ１においてパルス信号Ｓ１がハイレベルに遷移する。このときしきい値電圧Ｖ_ＴＨは上側レベルＶ_Ｈに遷移する。

パルス信号Ｓ１がハイレベルの期間、コイル電流Ｉ_Ｌが増大し、ＥＳＲの電圧降下も増大する。その結果、出力電圧Ｖ_ＯＵＴが上昇し、フィードバック電圧Ｖ_ＯＵＴ’も上昇する。時刻ｔ２にフィードバック電圧Ｖ_ＯＵＴ’が上側レベルＶ_Ｈに達すると、しきい値電圧Ｖ_ＴＨが下側レベルＶ_Ｌに遷移するとともに、ヒステリシスコンパレータ９１０の出力Ｓ１がローレベルに遷移する。

パルス信号Ｓ１がローレベルの期間、コイル電流Ｉ_Ｌは時間とともに減少し、ＥＳＲの電圧降下も減少する。その結果、出力電圧Ｖ_ＯＵＴが低下し、フィードバック電圧Ｖ_ＯＵＴ’も低下する。時刻ｔ２にフィードバック電圧Ｖ_ＯＵＴ’が下側レベルＶ_Ｌまで低下すると、しきい値電圧Ｖ_ＴＨが再度、上側レベルＶ_Ｈに遷移するとともに、ヒステリシスコンパレータ９１０の出力Ｓ１がハイレベルに遷移する。

降圧ＤＣ／ＤＣコンバータ９００ａはこの動作を繰り返す。その結果、フィードバック電圧Ｖ_ＯＵＴ’は、Ｖ_ＨとＶ_Ｌの間に安定化され、出力電圧Ｖ_ＯＵＴは、Ｖ_Ｈ×（Ｒ１＋Ｒ２）／Ｒ２と、Ｖ_Ｌ×（Ｒ１＋Ｒ２）／Ｒ２の間に安定化される。

図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａにおいては、出力キャパシタＣ１のＥＳＲの電圧降下を、フィードバック電圧Ｖ_ＯＵＴのリップルとして利用している。しかしながらこの場合、スイッチング周波数がＥＳＲのばらつきの影響を受けること、ＥＳＲによる電力損失が無視できないこと、などの問題を有する。

図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａの問題を解決するため、リップル注入型の降圧ＤＣ／ＤＣコンバータが提案されている。図１（ｂ）は、リップル注入型のヒステリシス制御方式の降圧ＤＣ／ＤＣコンバータ９００ｂを示す。

図１（ｂ）の降圧ＤＣ／ＤＣコンバータ９００ｂは、図１（ａ）の降圧ＤＣ／ＤＣコンバータ９００ａに加えて、リップル注入回路９１２を備える。

リップル注入回路９１２は、ヒステリシスコンパレータ９１０の出力信号Ｓ１あるいはそれと相関を有するパルス信号を受け、ヒステリシスコンパレータ９１０の入力側にリップルを重畳する。具体的にはリップル注入回路９１２は、ヒステリシスコンパレータ９１０の出力Ｓ１がハイレベルの期間、つまりスイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフとなる期間、フィードバック電圧Ｖ_ＯＵＴ’に対して正方向に傾斜する電圧を重畳し、ヒステリシスコンパレータ９１０の出力Ｓ１がローレベルの期間、つまりスイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンとなる期間、フィードバック電圧Ｖ_ＯＵＴ’に対して負方向に傾斜する電圧を重畳する。これにより、ＥＳＲによるリップルを利用せずに、フィードバック電圧Ｖ_ＯＵＴ’にリップルが重畳される。

図１（ｂ）の降圧ＤＣ／ＤＣコンバータ９００ｂの動作も、図２を参照して説明される。
時刻ｔ１においてパルス信号Ｓ１がハイレベルに遷移する。このときしきい値電圧Ｖ_ＴＨは上側レベルＶ_Ｈに遷移する。

パルス信号Ｓ１がハイレベルの期間、リップル注入回路９１２によってフィードバック電圧Ｖ_ＯＵＴ’に正の傾斜の電圧が重畳され、フィードバック電圧Ｖ_ＯＵＴ’は時間とともに上昇していく。時刻ｔ２にフィードバック電圧Ｖ_ＯＵＴ’が上側レベルＶ_Ｈに達すると、しきい値電圧Ｖ_ＴＨが下側レベルＶ_Ｌに遷移するとともに、ヒステリシスコンパレータ９１０の出力Ｓ１がローレベルに遷移する。

パルス信号Ｓ１がローレベルの期間、リップル注入回路９１２によってフィードバック電圧Ｖ_ＯＵＴ’に負の傾斜の電圧が重畳され、フィードバック電圧Ｖ_ＯＵＴ’は時間とともに低下していく。時刻ｔ３にフィードバック電圧Ｖ_ＯＵＴ’が下側レベルＶ_Ｌまで低下すると、しきい値電圧Ｖ_ＴＨが再度、上側レベルＶ_Ｈに遷移するとともに、ヒステリシスコンパレータ９１０の出力Ｓ１がハイレベルに遷移する。

降圧ＤＣ／ＤＣコンバータ９００ｂはこの動作を繰り返す。その結果、フィードバック電圧Ｖ_ＯＵＴ’は、Ｖ_ＨとＶ_Ｌの間に安定化され、出力電圧Ｖ_ＯＵＴは、Ｖ_Ｈ×（Ｒ１＋Ｒ２）／Ｒ２と、Ｖ_Ｌ×（Ｒ１＋Ｒ２）／Ｒ２の間に安定化される。

ＤＣ／ＤＣコンバータのスイッチング周波数は必ずしも一定でないが、本明細書では、図２の動作モードをＰＷＭモードと称する。

ＤＣ／ＤＣコンバータの軽負荷状態における効率を高めるために、軽負荷時において、ＰＷＭモードとは異なるモード（ＰＦＭモードと称する）で動作させることがある。ＰＦＭモードでは、コイル電流Ｉ_Ｌが所定のピーク電流Ｉ_ＰＥＡＫに達すると、スイッチングトランジスタをオフし、出力電圧Ｖ_ＯＵＴが目標電圧まで低下すると、スイッチングトランジスタをオンさせる。このモードでは、スイッチング周波数が、負荷電流に応じてダイナミックに変化し、負荷電流が小さくなるほど、スイッチング周波数が低くなり、スイッチング損失を低減できる。

特開２００５−３０４２９５号公報

図３（ａ）、（ｂ）は、ＰＷＭモードからＰＦＭモード、ＰＦＭモードからＰＷＭモードへの切りかえにおけるコイル電流Ｉ_Ｌの波形図である。

コイル電流Ｉ_Ｌの平均が、負荷電流Ｉ_ＯＵＴに相当する。図３（ａ）では、初期状態はＰＷＭモードである。負荷電流Ｉ_ＯＵＴが減少していくと、コイル電流Ｉ_Ｌが小さくなり、やがて負となる。降圧ＤＣ／ＤＣコンバータ９００は、コイル電流Ｉ_Ｌが負となる状態が、所定数Ｎサイクルにわたり連続すると（時刻ｔ０）、ＰＦＭモードに遷移する。

図３（ｂ）では、初期状態はＰＦＭモードである。負荷電流Ｉ_ＯＵＴが増大していくと、コイル電流Ｉ_Ｌが増大する。時刻ｔ１に、コイル電流Ｉ_Ｌのボトムレベルが正になると、ＤＣ／ＤＣコンバータ９００は、ＰＷＭモードに遷移する。

本発明者等は、ＰＷＭモードとＰＦＭモードの切りかえについて検討した結果、以下の課題を認識するに至った。

第１に、ＰＷＭモードにおける出力電圧Ｖ_ＯＵＴの平均レベル（バイアス点）と、ＰＦＭモードにおける出力電圧Ｖ_ＯＵＴの平均レベルは一致しない。このため、ＰＷＭモードとＰＦＭモードの切りかえに際して、オーバーシュートやアンダーシュートが発生するおそれがある。大きなオーバーシュートやアンダーシュートは、負荷回路の誤動作を引き起こすため好ましくない。

第２に、図３（ａ）のＰＷＭモードからＰＦＭモードに遷移するときの負荷電流Ｉ_ＯＵＴ１と、図３（ｂ）のＰＦＭモードからＰＷＭモードに遷移するときの負荷電流Ｉ_ＯＵＴ２は一致しない。つまり、ＰＦＭモードとＰＷＭモードとの遷移に、負荷電流Ｉ_ＯＵＴに関してヒステリシスが存在し、ヒステリシス領域においてＤＣ／ＤＣコンバータ９００の効率が低下するという問題がある。

第３に、モード切りかえを伴う急峻な負荷電流Ｉ_ＯＵＴの変動が発生した場合に、モード切りかえに起因する遅延によって、負荷変動に追従できず、出力電圧Ｖ_ＯＵＴの変動の要因となり得る。

なおこれらの問題は、降圧型のみでなく、昇圧型、昇降圧型、あるいはフォワードコンバータ、フライバックコンバータ等、トポロジーの異なるスイッチング電源においても生じうる。またここで説明した課題を、当業者における一般的な認識として把握してはならず、本発明者が独自に認識したものである。

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷時の制御と重負荷時の制御を連続的に変化させることが可能なヒステリシス制御ＤＣ／ＤＣコンバータおよびその制御回路の提供にある。

本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が下側しきい値電圧まで低下するとオンレベルに遷移し、その後、オフレベルに遷移する比較パルスを生成するパルス変調器と、ＤＣ／ＤＣコンバータのコイルに流れるコイル電流が所定のピーク電流に達するとアサートされるピーク電流検出信号を生成するピーク電流検出器と、（i）比較パルスがオンレベルに遷移すると、オンレベルに遷移し、（ii）比較パルスがオフレベルに遷移する時刻と、ピーク電流検出信号がアサートされる時刻の遅い方においてオフレベルに遷移する、制御パルスを生成するロジック部と、制御パルスにもとづいてＤＣ／ＤＣコンバータのスイッチングトランジスタをスイッチングするドライバと、を備える。

この態様によると、ＤＣ／ＤＣコンバータの出力電流がある程度大きな状態では、ピーク電流検出信号が、比較パルスがオフレベルに遷移する前にアサートされるため、比較パルスのみにもとづいてスイッチングが制御される。出力電流が小さくなると、ピーク電流検出信号が、比較パルスがオフレベルに遷移した後にアサートされるようになり、コイル電流がピーク電流に達するのを待って、スイッチングトランジスタがオフされる。つまり出力電流が低下するにしたがい、スイッチングトランジスタのオン時間が引き延ばされ、スイッチング周波数が低下する。これにより、重負荷状態と軽負荷状態における制御を連続的に変化させることができる。

ＤＣ／ＤＣコンバータは、スイッチングトランジスタに加えて、同期整流トランジスタを有する同期整流型であってもよい。制御回路は、コイルに流れるコイル電流の反転を検出するとアサートされる反転電流検出信号を生成する反転電流検出器をさらに備えてもよい。ロジック部は、反転電流検出信号がアサートされると、スイッチングトランジスタおよび同期整流トランジスタを両方オフしてもよい。
これにより、軽負荷状態における、連続電流モードと不連続電流モードの切りかえを連続的に行うことができる。

パルス変調器は、その第１入力端子にフィードバック電圧を受け、その第２入力端子に基準電圧を受け、フィードバック電圧が基準電圧に応じた上側しきい値電圧に達するとオフレベルに遷移し、フィードバック電圧が基準電圧に応じた下側しきい値電圧に達するとオンレベルに遷移する比較パルスを生成するヒステリシスコンパレータを含んでもよい。

ヒステリシスコンパレータは、遅延時間が可変に構成されてもよい。制御回路は、制御パルスの周波数が所定値に近づくように、ヒステリシスコンパレータの遅延時間をフィードバック制御する周波数コントローラをさらに備えてもよい。
これにより、重負荷状態における比較パルスの周波数（周期）を安定化することができる。

周波数コントローラは、制御パルスおよび基準クロックの少なくとも一方を分周し、周波数を一致させる分周器と、分周器を経た制御パルスと基準クロックの位相差または周波数差に応じた誤差パルスを生成する位相比較器と、誤差パルスを誤差電圧に変換するチャージポンプ回路と、誤差電圧をフィルタリングし、ヒステリシスコンパレータの遅延時間を制御するループフィルタと、を含んでもよい。

ある態様の制御回路は、制御パルスに応じたリップル電圧を、ヒステリシスコンパレータの２つの入力の一方に重畳するリップル注入回路をさらに備えてもよい。
また、リップル注入回路は、反転電流検出信号がアサートされるとオフとなるスイッチを含んでもよい。

ある態様の制御回路は、出力電圧とその設定電圧の誤差を増幅し、基準電圧を生成する誤差増幅器をさらに備えてもよい。
これにより、ロードレギュレーションやラインレギュレーションを改善できる。

基準電圧は所定電圧であってもよい。

パルス変調器は、フィードバック電圧を下側しきい値電圧と比較し、フィードバック電圧が下側しきい値電圧まで低下するとアサートされるボトム検出信号を生成するボトム検出コンパレータを含み、ボトム検出信号がアサートされると比較パルスをオンレベルとし、その後、所定のオン時間経過後に、比較パルスをオフレベルとしてもよい。

ボトム検出コンパレータは、遅延時間が可変に構成されてもよい。制御回路は、制御パルスの周波数が所定値に近づくように、ボトム検出コンパレータの遅延時間をフィードバック制御する周波数コントローラをさらに備えてもよい。

周波数コントローラは、制御パルスおよび基準クロックの少なくとも一方を分周し、周波数を一致させる分周器と、分周器を経た制御パルスと基準クロックの位相差または周波数差に応じた誤差パルスを生成する位相比較器と、誤差パルスを誤差電圧に変換するチャージポンプ回路と、誤差電圧をフィルタリングし、ボトム検出コンパレータの遅延時間を制御するループフィルタと、を含んでもよい。

制御回路は、制御パルスに応じたリップル電圧を、ボトム検出コンパレータの２つの入力の一方に重畳するリップル注入回路をさらに備えてもよい。

制御回路は、出力電圧とその目標電圧の誤差を増幅し、下側しきい値電圧を生成する誤差増幅器をさらに備えてもよい。
これにより、ロードレギュレーションやラインレギュレーションを改善できる。

下側しきい値電圧は所定電圧であってもよい。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、少なくとも、インダクタまたはトランス、およびスイッチングトランジスタ、整流素子、出力キャパシタを有する出力回路と、上述のいずれかの制御回路と、を備える。

本発明の別の態様は電子機器に関する。電子機器は、上述のＤＣ／ＤＣコンバータを備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、重負荷状態と軽負荷状態における制御を連続的に変化させることができる。

図１（ａ）、（ｂ）は、ヒステリシス制御方式の降圧ＤＣ／ＤＣコンバータを示す回路図である。図１（ａ）の降圧ＤＣ／ＤＣコンバータの動作波形図である。図３（ａ）、（ｂ）は、ＰＷＭモードからＰＦＭモード、ＰＦＭモードからＰＷＭモードへの切りかえにおけるコイル電流Ｉ_Ｌの波形図である。降圧ＤＣ／ＤＣコンバータの回路図である。図５（ａ）、（ｂ）は、重負荷時および軽負荷時のＤＣ／ＤＣコンバータの動作波形図である。負荷電流Ｉ_ＯＵＴを減少する方向にスイープさせたときの、ＤＣ／ＤＣコンバータの動作波形図である。負荷電流Ｉ_ＯＵＴを増大する方向にスイープさせたときのＤＣ／ＤＣコンバータの動作波形図である。実施の形態に係るＤＣ／ＤＣコンバータを用いた電子機器の一例を示す図である。第１の変形例に係るＤＣ／ＤＣコンバータの回路図である。ヒステリシスコンパレータおよび周波数コントローラの構成例を示す回路図である。第４の変形例に係る降圧ＤＣ／ＤＣコンバータの回路図である。図１１の降圧ＤＣ／ＤＣコンバータの動作波形図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図４は、実施の形態に係る降圧ＤＣ／ＤＣコンバータ（以下、単にＤＣ／ＤＣコンバータという）１の回路図である。ＤＣ／ＤＣコンバータ１は、入力ライン２０２の入力電圧Ｖ_ＩＮを降圧し、所定レベルに安定化された出力電圧Ｖ_ＯＵＴを生成し、出力ライン２０４に接続される負荷に供給する。

ＤＣ／ＤＣコンバータ１は、制御回路１０および出力回路２０を備える。出力回路２０は、入力ライン２０２、出力ライン２０４、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。出力回路２０のトポロジーは、一般的な降圧ＤＣ／ＤＣコンバータのそれであるため説明を省略する。

制御回路１０の入力（ＩＮ）端子は、入力ライン２０２と接続され、入力電圧Ｖ_ＩＮが供給される。出力（ＯＵＴ）端子は、インダクタＬ１の一端と接続される。接地（ＧＮＤ）端子は接地される。ＦＢ端子には、出力電圧Ｖ_ＯＵＴがフィードバックされる。制御回路１０は、フィードバックされた出力電圧Ｖ_ＯＵＴが目標レベルに近づくように、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のスイッチングを制御する。

制御回路１０は、いわゆるボトム検出ヒステリシス制御のコントローラであり、パルス変調器１０１、ピーク電流検出回路１０４、反転電流検出器１０６、コントロールロジック部１０８、ハイサイドドライバ１１０、ローサイドドライバ１１２、リップル注入回路１２０、誤差増幅器１３０およびスイッチング回路２０６を備え、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

スイッチング回路２０６は、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を含み、出力回路２０の一部でありえる。スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、ＩＮ端子とＧＮＤ端子の間に直列に設けられる。スイッチングトランジスタＭ１と同期整流トランジスタＭ２の接続点（スイッチングノード）は、ＯＵＴ端子と接続される。なおスイッチングトランジスタＭ１および同期整流トランジスタＭ２を、ディスクリート部品とし、制御回路１０に外付けしてもよい。

パルス変調器１０１は、ヒステリシスコンパレータ１０２を含む。ヒステリシスコンパレータ１０２は、その第１入力端子（−）にＤＣ／ＤＣコンバータ１の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを受け、その第２入力端子（＋）に基準電圧Ｖ_ＲＥＦを受け、フィードバック電圧Ｖ_ＦＢを基準電圧Ｖ_ＲＥＦに応じたしきい値と比較し、比較結果を示す比較パルスＣＯＭＰＯＵＴを生成する。具体的にはヒステリシスコンパレータ１０２は、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに応じた上側しきい値電圧Ｖ_Ｈに達すると、比較パルスＣＯＭＰＯＵＴをオフレベル（たとえばローレベル）に遷移させ、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに応じた下側しきい値電圧Ｖ_Ｌに達すると、比較パルスＣＯＭＰＯＵＴをオンレベル（ハイレベル）に遷移させる。ヒステリシスコンパレータ１０２の構成は特に限定されず、公知技術を用いればよい。

ピーク電流検出回路１０４は、インダクタＬ１（コイル）に流れるコイル電流Ｉ_Ｌを監視し、スイッチングトランジスタＭ１のオン区間において、コイル電流Ｉ_Ｌが所定のピーク電流Ｉ_ＰＥＡＫに達すると、ピーク電流検出信号ＰＥＡＫＤＥＴをアサート（たとえばハイレベル）する。

ピーク電流検出回路１０４の構成は特に限定されないが、たとえばスイッチングトランジスタＭ１の電圧降下にもとづいて、コイル電流Ｉ_Ｌを検出してもよい。ピーク電流検出回路１０４は公知技術を用いて構成することができる。

負荷電流Ｉ_ＯＵＴがある程度大きいとき、コイル電流Ｉ_Ｌは、正の向き（ＯＵＴ端子から負荷に向かう向き）に流れる。負荷電流Ｉ_ＯＵＴが小さくなると、コイル電流Ｉ_Ｌの向きが反転する。反転電流検出器１０６は、スイッチングトランジスタＭ１がオフの区間におけるコイル電流Ｉ_Ｌを監視し、コイル電流Ｉ_Ｌの反転を検出すると、反転電流検出信号ＲＥＶＤＥＴをアサート（たとえはハイレベル）する。

コントロールロジック部１０８は、比較パルスＣＯＭＰＯＵＴ、ピーク電流検出信号ＰＥＡＫＤＥＴにもとづいて、制御パルスＣＮＴＯＵＴを生成する。具体的にはコントロールロジック部１０８は、（i）比較パルスＣＯＭＰＯＵＴがオフレベル（ローレベル）に遷移すると、制御パルスＣＮＴＯＵＴをオフレベル（たとえばローレベル）に遷移させる。また、（ii）比較パルスＣＯＭＰＯＵＴがオンレベルに遷移する時刻と、ピーク電流検出信号ＰＥＡＫＤＥＴがアサートされる時刻の遅い方において、制御パルスＣＮＴＯＵＴをオンレベルに遷移させる。

ハイサイドドライバ１１０およびローサイドドライバ１１２は、制御パルスＣＮＴＯＵＴにもとづいて、スイッチングトランジスタＭ１およびローサイドドライバ１１２をスイッチングする。

またコントロールロジック部１０８は、反転電流検出信号ＲＥＶＤＥＴがアサートされると、ローサイドオフ信号ＬＳ＿ＯＦＦをアサート（たとえばハイレベル）する。ローサイドドライバ１１２は、ローサイドオフ信号ＬＳ＿ＯＦＦがアサートされると、その出力をローレベルに固定し、同期整流トランジスタをオフに固定する。かくして、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が両方オフとなる。

制御回路１０は、リップル注入型のヒステリシス制御方式を採用している。リップル注入回路１２０は、制御パルスＣＮＴＯＵＴに応じたリップル電圧Ｖ_ＲＩＰを、フィードバック電圧Ｖ_ＦＢに重畳する。リップル注入回路１２０は、バッファ１２２、スイッチ１２４、インバータ１２６、キャパシタＣ１１〜Ｃ１３、抵抗Ｒ１１〜Ｒ１３を含む。抵抗Ｒ１１，Ｒ１２は、ＦＢ端子の電圧Ｖ_ＯＵＴを分圧し、フィードバック電圧Ｖ_ＦＢのベースライン（平均レベル）を生成する。

バッファ１２２は、制御パルスＣＮＴＯＵＴを受け、入力電圧Ｖ_ＩＮと接地電圧０Ｖの間でスイッチングする帰還パルスを生成する。抵抗Ｒ１３、キャパシタＣ１１は、帰還パルスをフィルタリングするローパスフィルタであり、フィードバック電圧Ｖ_ＦＢに帰還パルスと同期した、言い換えれば制御パルスＣＮＴＯＵＴと同期したリップル電圧を重畳する。

スイッチ１２４は、帰還パルスのフィードバック経路上に設けられ、反転電流検出信号ＲＥＶＤＥＴがアサートされるとオフとなる。たとえばインバータ１２６は、ローサイドオフ信号ＬＳ＿ＯＦＦを反転し、スイッチ１２４を制御してもよい。

誤差増幅器１３０は、ロードレギュレーション、ラインレギュレーションの改善のために設けられる。誤差増幅器１３０は、出力電圧Ｖ_ＯＵＴとその設定電圧Ｖ_ＳＥＴの誤差を増幅し、基準電圧Ｖ_ＲＥＦを生成する。

以上がＤＣ／ＤＣコンバータ１およびその制御回路１０の構成である。続いてその動作を説明する。

図５（ａ）、（ｂ）は、重負荷時および軽負荷時のＤＣ／ＤＣコンバータ１の動作波形図である。図５（ａ）に示すように、負荷電流Ｉ_ＯＵＴが相対的に大きな重負荷状態では、ピーク電流検出信号ＰＥＡＫＤＥＴが、比較パルスＣＯＭＰＯＵＴがオフレベルに遷移する前にアサートされる。したがってピーク電流検出信号ＰＥＡＫＤＥＴはスイッチング動作に影響せず、比較パルスＣＯＭＰＯＵＴのみにもとづいてスイッチングが制御される。この状態は、図１（ａ）あるいは図１（ｂ）のＤＣ／ＤＣコンバータのＰＷＭモードに対応する。

続いて軽負荷時の動作を説明する。負荷電流Ｉ_ＯＵＴが減少すると、ピーク電流検出信号ＰＥＡＫＤＥＴがアサートされる時刻が進んでいく。図５（ｂ）に示すように、ピーク電流検出信号ＰＥＡＫＤＥＴが、比較パルスＣＯＭＰＯＵＴがオフレベルに遷移した後にアサートされるようになると、比較パルスＣＯＭＰＯＵＴおよびピーク電流検出信号ＰＥＡＫＤＥＴにもとづいてスイッチングが制御されるようになる。ピーク電流検出信号ＰＥＡＫＤＥＴのアサート時刻が遅くなると、比較パルスＣＯＭＰＯＵＴがオンレベルである期間（オン時間）Ｔ_ＯＮが引き延ばされる。定常状態において、入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの比が一定であれば、スイッチングのデューティ比Ｔ_ＯＮ／（Ｔ_ＯＮ＋Ｔ_ＯＦＦ）は一定に保たれる。したがってオン時間Ｔ_ＯＮが長くなるにしたがい、スイッチング周期Ｔ_ＳＷ＝Ｔ_ＯＮ＋Ｔ_ＯＦＦは長くなり、スイッチング周波数ｆ_ＳＷは低くなっていく。この状態は、図１（ａ）あるいは図１（ｂ）のＤＣ／ＤＣコンバータのＰＦＭモードに対応する。

図６は、負荷電流Ｉ_ＯＵＴを減少する方向にスイープさせたときの、ＤＣ／ＤＣコンバータ１の動作波形図である。図６において、時刻ｔ０より前の負荷電流Ｉ_ＯＵＴが大きいときには、図５（ａ）のＰＷＭモードで動作する。負荷電流Ｉ_ＯＵＴの減少にともない、各サイクルにおいて、ピーク電流検出信号ＰＥＡＫＤＥＴがアサートされる時刻が後ろにシフトしていく。

時刻ｔ０は、ピーク電流検出信号ＰＥＡＫＤＥＴのアサートが、比較パルスＣＯＭＰＯＵＴのオフレベルへの遷移と同時に発生する時刻である。時刻ｔ０以降、ピーク電流検出信号ＰＥＡＫＤＥＴのアサート時刻が遅れていき、制御パルスＣＮＴＯＵＴのオン時間Ｔ_ＯＮが引き延ばされ、スイッチング周波数ｆ_ＳＷが低下していく。

時刻ｔ１より前においてコイル電流Ｉ_Ｌは常時正である。これを連続電流モードＣＣＭという。さらに負荷電流Ｉ_ＯＵＴが減少し、コイル電流Ｉ_Ｌのボトムが負の領域に入ると（時刻ｔ１）、反転電流検出信号ＲＥＶＤＥＴがアサートされるようになり、不連続電流モードＤＣＭで動作する。不連続電流モードＤＣＭでは、反転電流検出信号ＲＥＶＤＥＴがアサートされると、次に比較パルスＣＯＭＰＯＵＴがオンレベルに遷移するまでの間、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が両方オフとなり、スイッチングが停止する。

図７は、負荷電流Ｉ_ＯＵＴを増大する方向にスイープさせたときのＤＣ／ＤＣコンバータ１の動作波形図である。負荷電流Ｉ_ＯＵＴを増大させたときの回路動作には、図６と反対の制御により、ＤＣＭモードからＣＣＭモードに遷移し、ＰＦＭモードからＰＷＭモードへと遷移する。

以上がＤＣ／ＤＣコンバータ１の動作である。

実施の形態に係るＤＣ／ＤＣコンバータ１によれば、負荷電流Ｉ_ＯＵＴが低下するにしたがい、スイッチングトランジスタＭ１のオン時間Ｔ_ＯＮが引き延ばされ、スイッチング周波数ｆ_ＳＷが低下する。これにより、重負荷状態と軽負荷状態における制御を連続的に変化させることができる。

このＤＣ／ＤＣコンバータ１によれば、以下の効果を得ることができる。
第１に、このＤＣ／ＤＣコンバータ１においては、重負荷時と軽負荷時における制御方式が共通であるため、従来においてＰＷＭモードとＰＦＭモードを切りかえる場合に問題となった出力電圧Ｖ_ＯＵＴの平均レベルの不一致は生じない。このため、負荷変動に際して、オーバーシュートやアンダーシュートが発生するのを防止できる。

第２に、従来ではＰＦＭモードとＰＷＭモードとの遷移に、負荷電流Ｉ_ＯＵＴに関してヒステリシスが存在し、ヒステリシス領域においてＤＣ／ＤＣコンバータ９００の効率が低下するという問題があったが、この問題も解決できる。

第３に、モード切りかえを伴わないため、モード切りかえに起因する遅延は生じず、したがって、良好な負荷応答性を実現できる。

また、反転電流検出信号ＲＥＶＤＥＴがアサートされると、スイッチングトランジスタＭ１と同期整流トランジスタＭ２を両方オフすることとした。これにより、軽負荷状態における、連続電流モードと不連続電流モードの切りかえを連続的に行うことができる。

（用途）
続いて、ＤＣ／ＤＣコンバータ１の用途を説明する。図８は、実施の形態に係るＤＣ／ＤＣコンバータ１を用いた電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１を備える。ＤＣ／ＤＣコンバータ１は、その入力ライン２０２に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力ライン１０３に接続されるマイクロプロセッサ７０６に、出力電圧Ｖ_ＯＵＴを供給する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
図９は、第１の変形例に係るＤＣ／ＤＣコンバータ１ａの回路図である。以下、図４のＤＣ／ＤＣコンバータ１との相違点を説明する。

制御回路１０ａは、図２の制御回路１０に加えて、周波数コントローラ１４０を備える。ヒステリシスコンパレータ１０２ａは、その遅延時間が可変に構成される。たとえばヒステリシスコンパレータの遅延時間（応答速度）は、そのバイアス電流を増やすほど速くなり、バイアス電流を減らすほど遅くなる。したがってヒステリシスコンパレータ１０２ａのバイアス電流を可変電流源により供給し、バイアス電流量を調節可能に構成してもよい。

周波数コントローラ１４０は、制御パルスＣＮＴＯＵＴもしくはそれに応じたパルス信号を受け、制御パルスＣＮＴＯＵＴの周波数が所定値に近づくように、ヒステリシスコンパレータ１０２ａの遅延時間をフィードバック制御する。

図１０は、ヒステリシスコンパレータ１０２ａおよび周波数コントローラ１４０の構成例を示す回路図である。ヒステリシスコンパレータ１０２ａは、差動増幅器１５０を含み、その出力電流（ソース電流、シンク電流）は、バイアス電流源１５２が生成するバイアス電流に応じて調節可能となっている。キャパシタ１５４は、寄生容量であり、差動増幅器１５０の出力電流によって充放電される。出力段１５６は、キャパシタ１５４の電圧を２値化して出力する。差動増幅器１５０の出力電流を増大させると、キャパシタ１５４の充放電速度が速くなり、したがってヒステリシスコンパレータ１０２の応答速度は速く、遅延時間は短くなる。反対に差動増幅器１５０の出力電流が小さくなると、キャパシタ１５４の充放電速度が遅くなり、したがってヒステリシスコンパレータ１０２の遅延時間は長くなる。

周波数コントローラ１４０は、いわゆるＰＬＬ（Phase Locked Loop）あるいはＦＬＬ（Frequency Locked Loop)回路でありえる。分周器１４２は、制御パルスＣＮＴＯＵＴおよび基準クロックＣＬＫＲＥＦの少なくとも一方を分周し、それらの周波数を一致させる。

位相比較器１４４は、分周器１４２を経た制御パルスＣＮＴＯＵＴと基準クロックＲＥＦＣＬＫの位相差に応じた誤差パルス（アップ信号ＵＰ／ダウン信号ＤＮ）を生成する。位相比較器１４４は、周波数比較器であってもよい。チャージポンプ回路１４６は、アップ信号ＵＰ、ダウン信号ＤＮに応じてキャパシタを充放電することにより、誤差パルスを誤差電圧に変換する。ループフィルタ１４８は、誤差電圧をフィルタリングし、ヒステリシスコンパレータ１０２ａの遅延時間を制御する。

重負荷状態では、比較パルスＣＯＭＰＯＵＴと制御パルスＣＮＴＯＵＴは一致する。したがって、ヒステリシスコンパレータ１０２の遅延時間を変化させると、制御パルスＣＮＴＯＵＴの周波数が変化する。そこでＰＬＬ回路あるいはＦＬＬ回路によって、制御パルスＣＮＴＯＵＴの周波数が一定となるようにヒステリシスコンパレータ１０２ａの遅延時間を調節ことにより、重負荷状態におけるスイッチング周波数を一定に保つことができる。なお、軽負荷状態では、比較パルスＣＯＭＰＯＵＴのネガティブエッジは無視され、ピーク検出信号ＰＥＡＫＤＥＴが使用されることから、ヒステリシスコンパレータ１０２ａの遅延時間は、スイッチング周波数には影響しない。

（第１の変形例）
実施の形態では、リップル注入型の制御回路１０を説明したが、本発明はそれには限定されない。出力キャパシタＣ１のＥＳＲがある程度大きい場合、リップル注入回路１２０を省略してもよい。

（第１の変形例）
図４の制御回路１０において、誤差増幅器１３０を省略し、基準電圧Ｖ_ＲＥＦを所定の電圧に固定してもよい。

（第１の変形例）
実施の形態では、ヒステリシスコンパレータを利用したボトム検出ヒステリシス制御のコントローラを説明したが、本発明はそれには限定されない。図１１は、第４の変形例に係る降圧ＤＣ／ＤＣコンバータ１ｂの回路図である。制御回路１０ｂは、いわゆるボトム検出オン時間固定型のヒステリシス制御のコントローラであり、パルス変調器１０１ｂは、図４のヒステリシスコンパレータ１０２に代えて、ボトム検出コンパレータ１６０、フリップフロップ１６２、オン時間設定回路１６４を含む。その他は図４の制御回路１０と同様である。

この変形例では、誤差増幅器１３０の出力電圧は、下側しきい値電圧Ｖ_Ｌとなる。ボトム検出コンパレータ１６０は、フィードバック電圧Ｖ_ＦＢを下側しきい値電圧Ｖ_Ｌと比較し、フィードバック電圧Ｖ_ＦＢが下側しきい値電圧Ｖ_Ｌまで低下するとアサート（たとえばハイレベル）されるボトム検出信号ＢＴＭを生成する。

フリップフロップ１６２はたとえばＲＳフリップフロップであり、セット端子にボトム検出信号ＢＴＭが入力される。オン時間設定回路１６４は、フリップフロップ１６２の出力がオンレベル（ハイレベル）に遷移すると、所定のオン時間Ｔ_ＯＮの経過後に、リセット信号ＲＳＴをアサート（ハイレベル）する。リセット信号ＲＳＴは、フリップフロップ１６２のリセット端子に入力される。オン時間設定回路１６４は、遅延回路あるいはワンショット回路で構成することができる。

パルス変調器１０１ｂからは、ボトム検出信号ＢＴＭがアサートされるとオンレベルとなり、その後、所定のオン時間Ｔ_ＯＮ経過後に、オフレベルとなる比較パルスＣＯＭＰＯＵＴが出力される。

図１２は、図１１の降圧ＤＣ／ＤＣコンバータ１ｂの動作波形図である。図１１の降圧ＤＣ／ＤＣコンバータ１ｂによれば、実施の形態と同様の効果を得ることができる。

図１１の制御回路１０ｂにおいても、ボトム検出コンパレータ１６０を、その遅延時間を可変に構成し、周波数コントローラ１４０により遅延時間をフィードバック制御してもよい。図１１の制御回路１０ｂにおいて、誤差増幅器１３０を省略し、下側しきい値電圧Ｖ_Ｌを所定電圧に固定してもよい。また図１１の制御回路１０ｂにおいてリップル注入回路１２０を省略してもよい。

（第１の変形例）
実施の形態では、同期整流型のＤＣ／ＤＣコンバータを説明したが、同期整流トランジスタＭ２をダイオードに置換したダイオード整流型にも本発明は適用可能である。この場合、ＤＣＭモードとＣＣＭモードの切りかえは省略される。

（第１の変形例）
実施の形態では、降圧型ＤＣ／ＤＣコンバータを説明したが、ＤＣ／ＤＣコンバータの形式は特に限定されない。本発明は、インダクタを用いた昇圧型、昇降圧型のＤＣ／ＤＣコンバータや、トランスを用いたフォワードコンバータ、フライバックコンバータにも適用可能であり、出力回路２０のトポロジーにはさまざまな変形例が存在しうる。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＣ／ＤＣコンバータ、１０…制御回路、２０…出力回路、２０２…入力ライン、２０４…出力ライン、２０６…スイッチング回路、Ｃ１…出力キャパシタ、Ｌ１…インダクタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、１０１…パルス変調器、１０２…ヒステリシスコンパレータ、１０４…ピーク電流検出回路、１０６…反転電流検出器、１０８…コントロールロジック部、１１０…ハイサイドドライバ、１１２…ローサイドドライバ、１２０…リップル注入回路、１２２…バッファ、１２４…スイッチ、１２６…インバータ、Ｒ１１，Ｒ１２，Ｒ１３…抵抗、Ｃ１１，Ｃ１２，Ｃ１３…キャパシタ、１３０…誤差増幅器、１４０…周波数コントローラ、１４２…分周器、１４４…位相比較器、１４６…チャージポンプ回路、１４８…ループフィルタ、１５０…差動増幅器、１５２…バイアス電流源、１５４…キャパシタ、１５６…出力段。

Claims

ＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が下側しきい値電圧まで低下するとオンレベルに遷移し、その後、オフレベルに遷移する比較パルスを生成するパルス変調器と、
前記ＤＣ／ＤＣコンバータのコイルに流れるコイル電流が所定のピーク電流に達するとアサートされるピーク電流検出信号を生成するピーク電流検出器と、
（i）前記比較パルスが前記オンレベルに遷移すると、オンレベルに遷移し、（ii）前記比較パルスが前記オフレベルに遷移する時刻と、前記ピーク電流検出信号がアサートされる時刻の遅い方においてオフレベルに遷移する、制御パルスを生成するロジック部と、
前記制御パルスにもとづいて前記ＤＣ／ＤＣコンバータのスイッチングトランジスタをスイッチングするドライバと、
を備えることを特徴とする制御回路。
前記ＤＣ／ＤＣコンバータは、前記スイッチングトランジスタに加えて、同期整流トランジスタを有する同期整流型であり、
前記制御回路は、前記コイルに流れるコイル電流の反転を検出するとアサートされる反転電流検出信号を生成する反転電流検出器をさらに備え、
前記ロジック部は、前記反転電流検出信号がアサートされると、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフすることを特徴とする請求項１に記載の制御回路。
前記パルス変調器は、その第１入力端子に前記フィードバック電圧を受け、その第２入力端子に基準電圧を受け、前記フィードバック電圧が前記基準電圧に応じた上側しきい値電圧に達するとオフレベルに遷移し、前記フィードバック電圧が前記基準電圧に応じた前記下側しきい値電圧に達するとオンレベルに遷移する比較パルスを生成するヒステリシスコンパレータを含むことを特徴とする請求項１または２に記載の制御回路。
前記ヒステリシスコンパレータは、遅延時間が可変に構成され、
前記制御パルスの周波数が所定値に近づくように、前記ヒステリシスコンパレータの遅延時間をフィードバック制御する周波数コントローラをさらに備えることを特徴とする請求項３に記載の制御回路。
前記周波数コントローラは、
前記制御パルスおよび基準クロックの少なくとも一方を分周し、周波数を一致させる分周器と、
前記分周器を経た前記制御パルスと前記基準クロックの位相差または周波数差に応じた誤差パルスを生成する位相比較器と、
前記誤差パルスを誤差電圧に変換するチャージポンプ回路と、
前記誤差電圧をフィルタリングし、前記ヒステリシスコンパレータの遅延時間を制御するループフィルタと、
を含むことを特徴とする請求項４に記載の制御回路。
前記制御パルスに応じたリップル電圧を、前記ヒステリシスコンパレータの２つの入力の一方に重畳するリップル注入回路をさらに備えることを特徴とする請求項３から５のいずれかに記載の制御回路。
前記ＤＣ／ＤＣコンバータは、前記スイッチングトランジスタに加えて、同期整流トランジスタを有する同期整流型であり、
前記制御回路は、
前記コイルに流れるコイル電流の反転を検出するとアサートされる反転電流検出信号を生成する反転電流検出器と、
前記制御パルスに応じたリップル電圧を、前記ヒステリシスコンパレータの２つの入力の一方に重畳するリップル注入回路と、
をさらに備え、
前記ロジック部は、前記反転電流検出信号がアサートされると、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするよう構成され、
前記リップル注入回路は、前記反転電流検出信号がアサートされるとオフとなるスイッチを含むことを特徴とする請求項３に記載の制御回路。
前記出力電圧とその目標電圧の誤差を増幅し、前記基準電圧を生成する誤差増幅器をさらに備えることを特徴とする請求項３から７のいずれかに記載の制御回路。
前記基準電圧は所定電圧であることを特徴とする請求項３から７のいずれかに記載の制御回路。
前記パルス変調器は、前記フィードバック電圧を前記下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧まで低下するとアサートされるボトム検出信号を生成するボトム検出コンパレータを含み、前記ボトム検出信号がアサートされると前記比較パルスを前記オンレベルとし、その後、所定のオン時間経過後に、前記比較パルスを前記オフレベルとすることを特徴とすることを特徴とする請求項１または２に記載の制御回路。
前記ボトム検出コンパレータは、遅延時間が可変に構成され、
前記制御パルスの周波数が所定値に近づくように、前記ボトム検出コンパレータの遅延時間をフィードバック制御する周波数コントローラをさらに備えることを特徴とする請求項１０に記載の制御回路。
前記周波数コントローラは、
前記制御パルスおよび基準クロックの少なくとも一方を分周し、周波数を一致させる分周器と、
前記分周器を経た前記制御パルスと前記基準クロックの位相差または周波数差に応じた誤差パルスを生成する位相比較器と、
前記誤差パルスを誤差電圧に変換するチャージポンプ回路と、
前記誤差電圧をフィルタリングし、前記ボトム検出コンパレータの遅延時間を制御するループフィルタと、
を含むことを特徴とする請求項１１に記載の制御回路。
前記制御パルスに応じたリップル電圧を、前記ボトム検出コンパレータの２つの入力の一方に重畳するリップル注入回路をさらに備えることを特徴とする請求項１０から１２のいずれかに記載の制御回路。
前記ＤＣ／ＤＣコンバータは、前記スイッチングトランジスタに加えて、同期整流トランジスタを有する同期整流型であり、
前記制御回路は、
前記コイルに流れるコイル電流の反転を検出するとアサートされる反転電流検出信号を生成する反転電流検出器と、
前記制御パルスに応じたリップル電圧を、前記ボトム検出コンパレータの２つの入力の一方に重畳するリップル注入回路と、
をさらに備え、
前記ロジック部は、前記反転電流検出信号がアサートされると、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするよう構成され、
前記リップル注入回路は、前記反転電流検出信号がアサートされるとオフとなるスイッチを含むことを特徴とする請求項１０から１２のいずれかに記載の制御回路。
前記出力電圧とその目標電圧の誤差を増幅し、前記下側しきい値電圧を生成する誤差増幅器をさらに備えることを特徴とする請求項１０から１４のいずれかに記載の制御回路。
前記下側しきい値電圧は所定電圧であることを特徴とする請求項１０から１４のいずれかに記載の制御回路。
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１６のいずれかに記載の制御回路。
少なくとも、インダクタまたはトランス、およびスイッチングトランジスタ、整流素子、出力キャパシタを有する出力回路と、
請求項１から１７のいずれかに記載の制御回路と、
を備えることを特徴とするＤＣ／ＤＣコンバータ。
請求項１８に記載のＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
ＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が下側しきい値電圧まで低下するとオンレベルに遷移し、その後、オフレベルに遷移する比較パルスを生成するステップと、
前記ＤＣ／ＤＣコンバータのコイルに流れるコイル電流が所定のピーク電流に達するとアサートされるピーク電流検出信号を生成するステップと、
前記比較パルスが前記オンレベルに遷移すると、制御パルスをオンレベルに遷移させるステップと、
前記比較パルスが前記オフレベルに遷移する時刻と、前記ピーク電流検出信号がアサートされる時刻の遅い方において、前記制御パルスをオフレベルに遷移させるステップと、
前記制御パルスにもとづいて前記ＤＣ／ＤＣコンバータのスイッチングトランジスタをスイッチングするステップと、
を備えることを特徴とする制御方法。
前記ＤＣ／ＤＣコンバータは、前記スイッチングトランジスタに加えて、同期整流トランジスタを有する同期整流型であり、
前記制御方法は、
コイルに流れるコイル電流の反転を検出するとアサートされる反転電流検出信号を生成するステップと、
前記反転電流検出信号がアサートされると、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするステップと、
をさらに備えることを特徴とする請求項２０に記載の制御方法。
前記比較パルスを生成するステップは、
ヒステリシスコンパレータが、前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が基準電圧に応じた上側しきい値電圧に達するとオフレベルに遷移し、前記フィードバック電圧が前記基準電圧に応じた下側しきい値電圧に達するとオンレベルに遷移する前記比較パルスを生成するステップを含むことを特徴とする請求項２０または２１に記載の制御方法。
前記ヒステリシスコンパレータは、遅延時間が可変に構成され、
前記制御方法は、前記制御パルスの周波数が所定値に近づくように、前記ヒステリシスコンパレータの遅延時間をフィードバック制御するステップをさらに備えることを特徴とする請求項２２に記載の制御方法。
前記比較パルスを生成するステップは、
コンパレータが、前記フィードバック電圧を前記下側しきい値電圧と比較し、前記フィードバック電圧が前記下側しきい値電圧まで低下するとアサートされるボトム検出信号を生成するステップと、
前記ボトム検出信号がアサートされると前記比較パルスを前記オンレベルとし、その後、所定のオン時間経過後に、前記比較パルスを前記オフレベルとするステップと、
を含むことを特徴とすることを特徴とする請求項２０または２１に記載の制御方法。
前記コンパレータは、遅延時間が可変に構成され、
前記制御方法は、前記制御パルスの周波数が所定値に近づくように、前記コンパレータの遅延時間をフィードバック制御するステップをさらに備えることを特徴とする請求項２４に記載の制御方法。