JP2012034519A - 電源の制御回路、電子機器及び電源の制御方法 - Google Patents
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Abstract
【解決手段】DC−DCコンバータの制御回路は、同期整流期間調整回路40を備える。この同期整流期間調整回路40は、メイン側のトランジスタと同期側のトランジスタとの間のノードの電圧VLXと第1基準電圧Vr1とを比較する比較器41と、電圧VLXと第2基準電圧Vr2とを比較する比較器42との比較結果に応じて制御信号S8,S9を出力するワンショット回路47,48とを含む。また、同期整流期間調整回路40は、上記制御信号S8,S9に応答して、同期側のトランジスタのオフタイミングを調整するgmアンプ49を含む。
【選択図】図3
Description
また、同期側のトランジスタがオフしてからメイン側のトランジスタと同期側のトランジスタとの接続点の電圧が所定のしきい値に達するまでの時間内に容量に蓄積した電位に基づいて同期側のトランジスタのオフ時間を制御してコイル電流が逆流した場合に、毎周期ごとにワンショットパルスによる上記容量からの電荷の引き抜きが行われると、同期側のトランジスタのオフ状態への立ち下がり時点が時間的に変動する。このようなDC−DCコンバータでは、上記容量への充電と放電とが平衡する時点において、同期側のトランジスタのオン時間が安定状態となる。このため、同期側のトランジスタのオフタイミングは、上記容量への充電量とワンショットパルスによる電荷の引き抜き量が釣り合う時間分だけ、コイル電流が0となるタイミングに対して必ずオフセット時間を持つことになる。したがって、このようなDC−DCコンバータでは、このオフセット時間が存在する分だけ逆流の検出精度が悪く、軽負荷時における変換効率が低下する場合がある。
以下、第1実施形態を図1〜図8に従って説明する。
図1に示すように、DC−DCコンバータ1は、入力電圧Vi(第1電位)に基づいて出力電圧Voを生成するコンバータ部2と、コンバータ部2を制御する制御回路3とを含む。
メイン側のトランジスタT1及び同期側のトランジスタT2は、NチャネルMOSトランジスタである。トランジスタT1は、その第1端子(ドレイン)が入力電圧Viの供給される入力端子Piに接続されるとともに、第2端子(ソース)がトランジスタT2の第1端子(ドレイン)に接続されている。このトランジスタT2の第2端子(ソース)は、入力電圧Viよりも低い電位の電源線(ここでは、グランド)に接続されている。このように、入力端子Piとグランド(第2電位)との間には、トランジスタT1とトランジスタT2とが直列に接続されている。
制御回路3は、抵抗R1,R2と、比較器10と、メイン側タイマ20と、同期側タイマ30と、同期整流期間調整回路(調整回路)40と、アンチシュートスルー(AST)50と、ドライバ回路51,52とを含む。
図2に示すように、メイン側タイマ20は、オペアンプ21,22と、抵抗R21と、コンデンサC21と、トランジスタT21〜T24と、RS−フリップフロップ回路(RS−FF回路)23とを含む。
図3に示すように、同期側タイマ30は、オペアンプ31,32と、抵抗R31と、コンデンサC31と、トランジスタT31〜T34と、オア回路33と、D−フリップフロップ回路(D−FF回路)34とを含む。
図4に示すように、オペアンプ35の非反転入力端子には、入力電圧Viが抵抗R32を介して供給される。また、オペアンプ35の反転入力端子には、出力電圧Voが抵抗R33を介して供給される。このオペアンプ35の出力端子は、NチャネルMOSトランジスタT35,T36のゲートに接続されている。これらトランジスタT35,T36のソースはグランドに接続されている。
図3に示すように、調整回路40は、比較器41,42と、アンド回路43,44と、オア回路45と、D−FF回路46と、ワンショット回路47,48と、スイッチSW1,SW2と、電流源A1,A2と、コンデンサC41と、トランスコンダクタンスアンプ49とを含む。
今、時刻t0において、フィードバック電圧VFBが基準電圧Vrよりも低くなると、比較器10からHレベルの信号S1が出力される。このHレベルの信号S1に応答して、メイン側タイマ20からHレベルのメイン側パルス信号PHが出力されるとともに、同期側タイマ30からLレベルの同期側パルス信号PLが出力される。続いて、Lレベルの同期側パルス信号PLに応答して制御信号DLがHレベルからLレベルに遷移した後に、Hレベルのメイン側パルス信号PHに応答して制御信号DHがLレベルからHレベルに遷移する(時刻t1)。そして、Hレベルの制御信号DHに応答してメイン側のトランジスタT1がオンされ、Lレベルの制御信号DLに応答して同期側のトランジスタT2がオフされる。すると、入力電圧ViからコイルL1を介して出力端子Poに至る電流経路が形成され、コイルL1に流れるコイル電流ILが増大してコイルL1にエネルギーが蓄積される。これにより、出力電圧Vo(フィードバック電圧VFB)が徐々に上昇する(時刻t1〜t2)。
今、時刻t4において、フィードバック電圧VFBが基準電圧Vrよりも低くなると、比較器10からHレベルの信号S1が出力される。このHレベルの信号S1に応答して、重負荷時と同様に、メイン側のトランジスタT1がオンされ、同期側のトランジスタT2がオフされる。このようにトランジスタT1がオンされると、コイル電流ILが徐々に増加するとともに、出力電圧Voが徐々に上昇する。次に、上記Hレベルの信号S1が出力されてから所定時間が経過すると、メイン側タイマ20からLレベルのメイン側パルス信号PHが出力される(時刻t5)。このLレベルのメイン側パルス信号PHに応答して、重負荷時と同様に、メイン側のトランジスタT1がオフされ、同期側のトランジスタT2がオンされる。このようにトランジスタT1がオフされると、コイル電流ILが徐々に減少するとともに、出力電圧Voが徐々に低下する。
まず、トランジスタT2のオフタイミングが速い場合の動作について図7に従って説明する。
今、時刻t13において、Lレベルの同期側パルス信号PLが出力されると、そのLレベルの同期側パルス信号PLに応答して、Lレベルの制御信号DLが出力され、同期側のトランジスタT2がオフされる。この時のトランジスタT1,T2間のノードLXの電圧VLXが第1基準電圧Vr1よりも高い。このため、調整回路40の比較器41からHレベルの信号S5が出力される。なお、このように電圧VLXが第1基準電圧Vr1(正の電位)よりも高い場合には、上述したように、トランジスタT2のオフタイミングが遅い、すなわちトランジスタT2のオン時間が長いと言える。そこで、以下に説明する動作によって、当該サイクルP3の次のサイクルP4におけるトランジスタT2のオフタイミングが速くなるように、すなわちトランジスタT2のオン時間が短くなるように調整される。
以上説明したように、本実施形態によれば、以下の効果を奏することができる。
・上記第1実施形態では、同期側のトランジスタT2がオフした時のノードLXの電圧VLXと第1及び第2基準電圧Vr1,Vr2との大小関係に基づいて、トランジスタT2のオン時間を調整することで、トランジスタT2のオフタイミングを最適化するようにした。これに限らず、例えば同期側のトランジスタT2がオフした時のノードLXの電圧VLXと第1及び第2基準電圧Vr1,Vr2との大小関係に基づいて、トランジスタT1のオン時間を調整することで、トランジスタT2のオフタイミングを最適化するようにしてもよい。この場合、例えばメイン側タイマ20、同期側タイマ30及び調整回路40を図9及び図10に示されるメイン側タイマ20a、同期側タイマ30a及び調整回路40aに変更してもよい。すなわち、調整回路40a内のgmアンプ49aの出力端子を、同期側タイマ30aのノードN3ではなく、メイン側タイマ20aのノードN2に接続する。詳述すると、gmアンプ49aの反転入力端子には、スイッチSW1,SW2間のノードN4の電圧VN4が供給される。そして、gmアンプ49aの非反転入力端子には、基準電圧Vr3が供給される。このgmアンプ49aは、ノードN4の電圧VN4と基準電圧Vr3との電位差に応じた電流信号を調整信号SG2としてメイン側タイマ20aのノードN2に供給する。
・上記第1実施形態における同期整流期間調整回路40,40aの構成を適宜変更してもよい。
(第2実施形態)
以下、第2実施形態を図12〜図16に従って説明する。
コンバータ部5は、メイン側のトランジスタT11と、同期側のトランジスタT12と、コイルL11と、コンデンサC11と、抵抗Rsと、コンデンサCsとを含む。
図13に示すように、タイマ回路62は、オペアンプ63,64と、インバータ回路65と、コンデンサC61と、抵抗R61と、トランジスタT61〜T64とを含む。
図14に示すように、補正回路80は、比較器81,82と、アンド回路83,84と、オア回路85と、D−FF回路86と、ワンショット回路87,88と、スイッチSW11,SW12と、電流源A11,A12,A13とを含む。また、補正回路80は、コンデンサC81と、トランスコンダクタンスアンプ(gmアンプ)89と、PチャネルMOSトランジスタT81,T82とを含む。
メイン側のトランジスタT11のオフ期間中の時刻t21において、コンパレータ75に入力される電圧VC2が電圧VC1よりも高くなってHレベルの検出信号SDが出力されると、Lレベルの制御信号DLが出力される。このLレベルの制御信号DLに応答して同期側のトランジスタT12がオフされる。これにより、両トランジスタT11,T12がオフされる。図15に示すように、上記トランジスタT12がオフした時(時刻t21)のトランジスタT11,T12間のノードLXの電圧VLXは、第2基準電圧Vr12よりも低い。このため、補正回路80の比較器82からHレベルの信号S16が出力される。なお、このように電圧VLXが第2基準電圧Vr12(負の電位)よりも低い場合には、コンパレータ75における逆流検出のタイミングが速いと言える。そこで、以下に説明する動作によって、次のサイクルにおけるコンパレータ75の動作速度(逆流検出タイミング)が遅くなるように補正(調整)される。
図16に示すように、同期側のトランジスタT12がオフした時(時刻t23)のノードLXの電圧VLXが第1基準電圧Vr11よりも高い場合には、補正回路80の比較器81からHレベルの制御信号S18が出力される。なお、このように電圧VLXが第1基準電圧Vr11(正の電位)よりも高い場合には、コンパレータ75における逆流検出のタイミングが遅いと言える。そこで、以下に説明する動作によって、次のサイクルにおけるコンパレータ75の動作速度(逆流検出タイミング)が速くなるように補正(調整)される。
(1)同期側のトランジスタT12がオフした時のノードLXの電圧VLXと第1及び第2基準電圧Vr11,Vr12との大小関係に基づいて、これら電圧VLXと基準電圧Vr11,Vr12との差を小さくするようにコンパレータ75の動作速度を補正する補正回路80を設けるようにした。これにより、コイルL1のインダクタ値や等化直流抵抗DCRのばらつき、直流重畳特性や温度特性等に起因して、コンパレータ75におけるコイル電流ILの逆流検出のタイミングがずれたとしても、上記補正回路80によってそのずれを補正することができる。したがって、コイル電流ILの逆流の検出精度を向上させることができ、ひいては当該DC−DCコンバータ4における変換効率を向上させることができる。
・上記第2実施形態では、コイルL11に抵抗Rs及びコンデンサCsを並列に接続し、DCRセンスによりコイル電流ILを検出するようにした。これに限らず、例えば図17に示されるように、コイルL11と出力端子Poとの間にセンス抵抗Rs1を挿入接続し、そのセンス抵抗Rs1の両端の電位差に基づいてコイル電流ILを検出するようにしてもよい。なお、この場合のコンパレータ75は、その反転入力端子にセンス抵抗Rs1の第1端子(入力側端子)の電圧VR1が供給され、非反転入力端子にセンス抵抗Rs1の第2端子(出力側端子)の電圧VR2が供給される。
・上記第2実施形態では、コンパレータ方式のDC−DCコンバータ4に具体化したが、これに制限されない。例えばエラーアンプを用いたDC−DCコンバータに具体化してもよい。
(他の実施形態)
図19に、上記DC−DCコンバータ1又はDC−DCコンバータ4を備える電子機器100の一例を示す。電子機器100は、本体部110(内部回路)と、電源部130とを有する。
また、本体部110は、インタフェース121を介してCPU111に接続される着脱可能記録媒体アクセス装置122を有する。ここで、着脱可能な記録媒体としては、例えばCD(Compact Disc)、DVD(Digital Versatile Disk)、フラッシュメモリカード等が挙げられる。
(付記1)
電源の制御回路であって、
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と
を有することを特徴とする電源の制御回路。
(付記2)
前記検出回路は、
前記接続点の電圧値と正値である第1基準値とを比較する第1比較器と、
前記接続点の電圧値と負値である第2基準値とを比較する第2比較器と、を含み、
前記第1及び第2比較器の比較結果に応じて、前記接続点の電圧値と前記第1及び第2基準値との大小関係に対応する前記制御信号を生成することを特徴とする付記1に記載の電源の制御回路。
(付記3)
前記調整回路は、
前記制御信号に応答して、前記第2のスイッチがオフした時の前記接続点の電圧値が前記基準値に近づくように、前記第2スイッチのスイッチングタイミングを調整することを特徴とする付記2に記載の電源の制御回路。
(付記4)
前記第1スイッチをオンさせるための所定パルス幅の第1パルス信号を生成する第1のタイマ回路と、
前記第2スイッチをオンさせるための所定パルス幅の第2パルス信号を生成する第2のタイマ回路と、を有し、
前記調整回路は、前記制御信号に応じて前記第2パルス信号の所定パルス幅を調整することを特徴とする付記1〜3のいずれか1つに記載の電源の制御回路。
(付記5)
前記第1スイッチをオンさせるための所定パルス幅の第1パルス信号を生成する第1のタイマ回路と、
前記第2スイッチをオンさせるための所定パルス幅の第2パルス信号を生成する第2のタイマ回路と、を有し、
前記調整回路は、前記制御信号に応じて前記第1パルス信号の所定パルス幅を調整することを特徴とする付記1〜3のいずれか1つに記載の電源の制御回路。
(付記6)
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチを含むコンバータ部と、
前記第1スイッチ及び前記第2スイッチをオンオフ制御する制御回路と、を有し、
前記制御回路は、
前記第1スイッチ及び前記第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と、を含むことを特徴とする電源装置。
(付記7)
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と、を含む制御回路を有する電源装置と、
前記電源装置にて生成された電圧が供給される内部回路と、
を含むことを特徴とする電子機器。
(付記8)
電源の制御方法であって、
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、
前記大小関係に対応する制御信号を生成し、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する
ことを特徴とする電源の制御方法。
(付記9)
前記制御信号は、前記接続点の電圧値と正値である第1基準値との比較結果と、前記接続点の電圧値と負値である第2基準値との比較結果とに応じて生成されることを特徴とする付記8に記載の電源の制御方法。
(付記10)
前記接続点の電圧値が前記第1基準値よりも高い場合に、前記第2スイッチのオフタイミングを速くするように調整する一方で、前記接続点の電圧値が前記第2基準値よりも低い場合に、前記第2スイッチのオフタイミングを遅くするように調整することを特徴とする付記9に記載の電源の制御方法。
(付記11)
電源の制御回路であって、
チョークコイルに流れるコイル電流の逆流を検出する逆流検出回路と、
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記接続点の電圧値と基準値との差が小さくなるように、前記逆流検出回路の動作速度を補正する補正回路と
を有することを特徴とする電源の制御回路。
2,5 コンバータ部
3,6 制御回路
20 メイン側タイマ(第1のタイマ回路)
30 同期側タイマ(第2のタイマ回路)
40 同期整流期間調整回路
41 比較器(第1比較器)
42 比較器(第2比較器)
43,44 アンド回路
45 オア回路
46 D−FF回路
47,48 ワンショット回路
49 トランスコンダクタンスアンプ
75 逆流検出コンパレータ(逆流検出回路)
80 補正回路
100 電子機器
110 本体部(内部回路)
T1 メイン側のトランジスタ(第1のスイッチ)
T2 同期側のトランジスタ(第2のスイッチ)
SW1,SW2 スイッチ
A1,A2 電流源
C41 コンデンサ
L1 コイル(チョークコイル)
Vr1 第1基準電圧(基準値、第1基準値、正値)
Vr2 第2基準電圧(基準値、第2基準値、負値)
S8,S9 制御信号
PH メイン側パルス信号(第1パルス信号)
PL 同期側パルス信号(第2パルス信号)
Claims (10)
- 電源の制御回路であって、
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と
を有することを特徴とする電源の制御回路。 - 前記検出回路は、
前記接続点の電圧値と正値である第1基準値とを比較する第1比較器と、
前記接続点の電圧値と負値である第2基準値とを比較する第2比較器と、を含み、
前記第1及び第2比較器の比較結果に応じて、前記接続点の電圧値と前記第1及び第2基準値との大小関係に対応する前記制御信号を生成することを特徴とする請求項1に記載の電源の制御回路。 - 前記調整回路は、
前記制御信号に応答して、前記第2のスイッチがオフした時の前記接続点の電圧値が前記基準値に近づくように、前記第2スイッチのスイッチングタイミングを調整することを特徴とする請求項2に記載の電源の制御回路。 - 前記第1スイッチをオンさせるための所定パルス幅の第1パルス信号を生成する第1のタイマ回路と、
前記第2スイッチをオンさせるための所定パルス幅の第2パルス信号を生成する第2のタイマ回路と、を有し、
前記調整回路は、前記制御信号に応じて前記第2パルス信号の所定パルス幅を調整することを特徴とする請求項1〜3のいずれか1つに記載の電源の制御回路。 - 前記第1スイッチをオンさせるための所定パルス幅の第1パルス信号を生成する第1のタイマ回路と、
前記第2スイッチをオンさせるための所定パルス幅の第2パルス信号を生成する第2のタイマ回路と、を有し、
前記調整回路は、前記制御信号に応じて前記第1パルス信号の所定パルス幅を調整することを特徴とする請求項1〜3のいずれか1つに記載の電源の制御回路。 - 第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する調整回路と、を含む制御回路を有する電源装置と、
前記電源装置にて生成された電圧が供給される内部回路と、
を含むことを特徴とする電子機器。 - 電源の制御方法であって、
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、
前記大小関係に対応する制御信号を生成し、
前記制御信号に応答して、前記第2スイッチのスイッチングタイミングを、前記接続点の電圧値と基準値との差を小さくするスイッチングタイミングに調整する
ことを特徴とする電源の制御方法。 - 前記制御信号は、前記接続点の電圧値と正値である第1基準値との比較結果と、前記接続点の電圧値と負値である第2基準値との比較結果とに応じて生成されることを特徴とする請求項7に記載の電源の制御方法。
- 前記接続点の電圧値が前記第1基準値よりも高い場合に、前記第2スイッチのオフタイミングを速くするように調整する一方で、前記接続点の電圧値が前記第2基準値よりも低い場合に、前記第2スイッチのオフタイミングを遅くするように調整することを特徴とする請求項8に記載の電源の制御方法。
- 電源の制御回路であって、
チョークコイルに流れるコイル電流の逆流を検出する逆流検出回路と、
第1電位と第2電位との間に直列に接続された第1スイッチ及び第2スイッチの接続点の電圧値と基準値との大小関係を前記第1スイッチ及び前記第2スイッチがオフである期間に検出し、前記大小関係に対応する制御信号を出力する検出回路と、
前記制御信号に応答して、前記接続点の電圧値と基準値との差が小さくなるように、前記逆流検出回路の動作速度を補正する補正回路と
を有することを特徴とする電源の制御回路。
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