JP2014057478A

JP2014057478A - スイッチングレギュレータおよびその制御回路、制御方法、ならびに電子機器

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Publication number: JP2014057478A
Application number: JP2012201966A
Authority: JP
Inventors: Osamu Yanagida; 修柳田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2012-09-13
Filing date: 2012-09-13
Publication date: 2014-03-27
Anticipated expiration: 2032-09-13
Also published as: US9343969B2; JP6106390B2; US20140070780A1

Abstract

【課題】コイル電流のピークを精度良く制御する。
【解決手段】ボトム検出コンパレータ１０は、スイッチングレギュレータ４の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢ基準電圧Ｖ_ＲＥＦまで低下するとオン信号Ｓ_ＯＮをアサートする。タイマー回路７０は、オン信号Ｓ_ＯＮがアサートされてから、スイッチングレギュレータ４の入力電圧Ｖ_ＤＤおよび出力電圧Ｖ_ＯＵＴに応じた長さのオン時間Ｔ_ＯＮが経過後にアサートされるオフ信号Ｓ_ＯＦＦを生成する。ゼロ電流検出部６０は、オフ信号Ｓ_ＯＦＦがアサートされた後に、同期整流用トランジスタＭ２に流れる電流が所定のしきい値Ｉ_ＺＥＲＯまで低下するとゼロ電流検出信号Ｓ_ＺＥＲＯをアサートする。駆動回路２０は、オン信号Ｓ_ＯＮ、オフ信号Ｓ_ＯＦＦおよびゼロ電流検出信号Ｓ_ＺＥＲＯにもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングする。
【選択図】図３

Description

本発明は、スイッチングレギュレータに関する。

近年の携帯電話、ＰＤＡ（Personal Digital Assistants）等の電子機器には、電池電圧よりも高い、あるいは低い電源電圧を必要とするデバイスが搭載される。このようなデバイスに適切な電源電圧を供給するために、昇圧、降圧、もしくは昇降圧型のスイッチングレギュレータが利用される。

図１は、本発明者が検討したスイッチングレギュレータ４ｒを示す回路図である。スイッチングレギュレータ４ｒは、制御回路１００ｒ、出力回路１０２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含み、一般的な降圧型スイッチングレギュレータのトポロジーを有する。制御回路１００ｒは、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングし、出力電圧Ｖ_ＯＵＴを目標値に安定化する。

制御回路１００ｒは、ボトム検出コンパレータ１０、駆動回路２０ｒ、ピーク電流検出部５０、ゼロ電流検出部６０を備える。
第１分圧抵抗Ｒ１および第２分圧抵抗Ｒ２は出力電圧Ｖ_ＯＵＴを分圧し、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを生成する。ボトム検出コンパレータ１０は、フィードバック電圧Ｖ_ＦＢを所定の基準電圧Ｖ_ＲＥＦと比較し、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低下するとアサート（たとえばハイレベル）されるオン信号Ｓ_ＯＮを生成する。

ピーク電流検出部５０は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１が所定のピーク電流Ｉ_ＰＥＡＫに達するとアサートされるオフ信号Ｓ_ＯＦＦを生成する。ピーク電流検出部５０は、電流検出部５２およびピーク電流検出コンパレータ５４を含む。

スイッチングトランジスタＭ１のオン期間において、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点（スイッチング端子ＬＸ）の電圧Ｖ_ＬＸは、Ｖ_ＤＤ−Ｉ_Ｍ１×Ｒ_ＯＮ１で与えられる。Ｒ_ＯＮ１はスイッチングトランジスタＭ１のオン抵抗である。電流検出部５２は、スイッチングトランジスタＭ１の電圧降下（Ｉ_Ｍ１×Ｒ_ＯＮ１）に応じた検出電圧Ｖ_ＩＭ１を生成する。
ピーク電流検出コンパレータ５４は、検出電圧Ｖ_ＩＭ１を、ピーク電流Ｉ_ＰＥＡＫに対応するしきい値電圧Ｖ_ＰＥＡＫと比較し、検出電圧Ｖ_ＩＭ１がしきい値電圧Ｖ_ＰＥＡＫに達すると、言い換えると電流Ｉ_Ｍ１が所定のピーク電流Ｉ_ＰＥＡＫに達すると、オフ信号Ｓ_ＯＦＦをアサート（たとえばハイレベル）する。

ゼロ電流検出部６０は、同期整流用トランジスタＭ２に流れる電流Ｉ_Ｍ２がゼロ付近のしきい値Ｉ_ＺＥＲＯに低下するとアサートされるゼロ電流検出信号Ｓ_ＺＥＲＯを生成する。同期整流用トランジスタＭ２がオンの期間、スイッチング端子ＬＸの電位Ｖ_ＬＸは、Ｖ_ＩＭ２＝−Ｒ_ＯＮ２×Ｉ_Ｍ２となる。Ｒ_ＯＮ２は同期整流用トランジスタＭ２のオン抵抗である。ゼロ電流検出部６０は、スイッチング端子ＬＸの電位Ｖ_ＬＸを所定のしきい値電圧Ｖ_ＺＥＲＯと比較するコンパレータを含む。

駆動回路２０ｒは、制御ロジック部２２ｒおよびプリドライバ２４を含む。制御ロジック部２２ｒは、オン信号Ｓ_ＯＮ、オフ信号Ｓ_ＯＦＦ、ゼロ電流検出信号Ｓ_ＺＥＲＯを受け、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のオン、オフを指示する制御信号を生成する。プリドライバ２４は制御ロジック部２２ｒが生成した制御信号にもとづきスイッチングトランジスタＭ１、同期整流用トランジスタＭ２を制御する。
駆動回路２０ｒは、オン信号Ｓ_ＯＮがアサートされるとスイッチングトランジスタＭ１をオン、同期整流用トランジスタＭ２をオフする。続いてオフ信号Ｓ_ＯＦＦがアサートされると、スイッチングトランジスタＭ１をオフ、同期整流用トランジスタＭ２をオンする。続いてゼロ電流検出信号Ｓ_ＺＥＲＯがアサートされると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を両方オフする。

図２は、図１のスイッチングレギュレータ４ｒの動作波形図である。
図１のボトム検出コンパレータ１０は、応答速度が速く、遅延が非常に小さくなるように構成される。時刻ｔ１にフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低下すると、オン信号Ｓ_ＯＮは直ちにアサートされ、スイッチングトランジスタＭ１がオンする。

スイッチングトランジスタＭ１がオンすると、スイッチング端子ＬＸの電位Ｖ_ＬＸが、入力電圧Ｖ_ＤＤ付近まで上昇する。そしてコイル電流Ｉ_ＣＯＩＬが増大するに従って、すなわちスイッチングトランジスタＭ１の電流Ｉ_Ｍ１が増大するに従って、スイッチングトランジスタＭ１の電圧降下が増大し、スイッチング端子ＬＸの電位Ｖ_ＬＸは低下していく。

時刻ｔ２に、スイッチングトランジスタＭ１の電圧降下がしきい値Ｖ_ＰＥＡＫに達する。言い換えれば、スイッチング端子ＬＸの電位Ｖ_ＬＸが、Ｖ_ＤＤ−Ｖ_ＰＥＡＫまで低下する。

ピーク電流検出部５０は応答遅延を有し、具体的には電流検出部５２における遅延と、ピーク電流検出コンパレータ５４における遅延が存在する。これらの遅延の合計τ_Ｄによって、時刻ｔ２から遅延時間τ_Ｄ経過後の時刻ｔ３に、オフ信号Ｓ_ＯＦＦがアサートされる。時刻ｔ３にスイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンする。時刻ｔ４に同期整流用トランジスタＭ２に流れる電流がゼロ付近のしきい値Ｉ_ＺＥＲＯまで低下すると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフする。

図１のスイッチングレギュレータ４ｒでは、時刻ｔ２〜ｔ３の遅延時間τ_Ｄの間に、コイル電流Ｉ_ＣＯＩＬ、すなわちスイッチングトランジスタＭ１の電流Ｉ_Ｍ１は増大し続け、Ｉ_ＰＥＡＫ’に達する。言い換えれば、コイル電流Ｉ_ＣＯＩＬの実際のピーク電流Ｉ_ＰＥＡＫ’を、所望の目標値とするためには、遅延時間τ_Ｄの長さとコイル電流Ｉ_ＣＯＩＬの傾きを考慮して、ピーク電流Ｉ_ＰＥＡＫすなわちしきい値電圧Ｖ_ＰＥＡＫを定める必要がある。

たとえば、Ｖ_ＤＤ＝３．７Ｖ、Ｖ_ＯＵＴ＝１．７Ｖ、インダクタＬ１のインダクタンスが２．２μＨ、Ｉ_ＰＥＡＫ’＝１００ｍＡ、τ_Ｄ＝６０ｎｓとする。この場合、Ｉ_ＰＥＡＫ＝４５．４５ｍＡに設定する必要がある。Ｒ_ＯＮ１＝０．２Ωとすると、スイッチングトランジスタＭ１の電圧降下は、わずかに０．２Ω×４５．４５ｍＡ＝９．０９ｍＶである。つまりピーク電流検出部５０は、数ｍＶの電圧降下をしきい値電圧Ｖ_ＰＥＡＫと高精度に比較する必要がある。しかしながら現実的には、数ｍＶの電圧降下をしきい値電圧と比較することは難しく、誤検出の恐れがある。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、コイル電流のピークを精度良く制御可能なスイッチングレギュレータの提供にある。

本発明のある態様は、スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路に関する。制御回路は、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、オン信号がアサートされてから、スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後にアサートされるオフ信号を生成するタイマー回路と、オフ信号がアサートされた後に、同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、オン信号、オフ信号およびゼロ電流検出信号を受け、（i）オン信号がアサートされると、スイッチングトランジスタをオン、同期整流用トランジスタをオフし、（ii）オフ信号がアサートされると、スイッチングトランジスタをオフ、同期整流用トランジスタをオンし、（iii）ゼロ電流検出信号がアサートされると、スイッチングトランジスタ、同期整流用トランジスタをオフする駆動回路と、を備える。

この態様によると、オフ信号を、コンパレータによる電圧比較ではなく、タイマー回路による時間測定にもとづいて生成することになるため、コイル電流のピークを精度良く制御できる。

タイマー回路は、オン時間の長さを、入力電圧と出力電圧の差に応じて調節してもよい。
スイッチングトランジスタに流れる電流すなわちコイル電流の傾きは、スイッチングレギュレータのインダクタ（コイル）の両端間に印加される電圧、すなわち入力電圧と出力電圧の差に比例する。この態様によれば、入力電圧あるいは出力電圧の少なくとも一方が変動する状況においても、コイル電流の傾きに応じて、オン時間を変化させることにより、コイル電流のピークを一定に保つことができる。

タイマー回路は、入力電圧と出力電圧の差が大きくなるほど、オン時間の長さを短くしてもよい。

タイマー回路は、オン時間の長さを、入力電圧と出力電圧の差に実質的に反比例するように調節してもよい。

タイマー回路は、キャパシタと、キャパシタを入力電圧と出力電圧の差に応じた電流で充電する充電回路と、キャパシタの電圧を、所定のしきい値電圧と比較するコンパレータと、を含んでもよい。

充電回路は、入力電圧と出力電圧の差に比例した電流でキャパシタを充電してもよい。

充電回路は、第１入力端子に入力電圧を受け、第２入力端子に出力電圧を受けるトランスコンダクタンスアンプを含み、トランスコンダクタンスアンプの出力電流に応じた電流によってキャパシタを充電してもよい。

充電回路は、基準電流を生成する基準電流源と、ドレインが基準電流源に接続され、ソースに入力電圧が印加されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、ソースに入力電圧が印加され、ゲートが第１トランジスタのゲートと接続され、ドレインが充電回路の出力端子と接続されたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、ソースに入力電圧が印加され、ゲートが第１トランジスタのゲートと接続されたＰチャンネルＭＯＳＦＥＴの第３トランジスタと、ソースが第３トランジスタのドレインと接続され、ゲートに出力電圧が印加され、ドレインが充電回路の出力端子と接続された第４トランジスタと、を含んでもよい。

タイマー回路は、キャパシタと、キャパシタを所定の電流で充電する充電回路と、入力電圧と出力電圧の差に応じたしきい値電圧を生成する可変電圧源と、キャパシタの電圧をしきい値電圧と比較するコンパレータと、を含んでもよい。

可変電圧源は、入力電圧と出力電圧の差に実質的に反比例したしきい値電圧を生成してもよい。

スイッチングレギュレータは降圧型であってもよい。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様はスイッチングレギュレータに関する。スイッチングレギュレータは、上述のいずれかの制御回路を備えてもよい。

本発明の別の態様は電子機器に関する。電子機器は、スイッチングレギュレータを備えてもよい。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、コイル電流のピークを精度良く制御できる。

本発明者が検討したスイッチングレギュレータを示す回路図である。図１のスイッチングレギュレータの動作波形図である。実施の形態に係るスイッチングレギュレータを備える電子機器の構成を示す回路図である。図４（ａ）〜（ｄ）は、タイマー回路の構成例を示す回路図である。図３のスイッチングレギュレータの動作波形図である。図６（ａ）、（ｂ）は、スイッチングレギュレータを備える電子機器を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るスイッチングレギュレータ４を備える電子機器１の構成を示す回路図である。

電子機器１は、タブレットＰＣ（Personal Computer）、ラップトップＰＣ、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤ、ＰＤＡ（Personal Digital Assistant）である。電子機器１は、負荷２、電池３、スイッチングレギュレータ４を備える。

負荷２は、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＧＰＵ（Graphics Processing Unit）、マイクロコントローラ、メモリ、液晶ドライバ、オーディオ回路をはじめとするさまざまなデジタル回路、アナログ回路、アナログデジタル混載回路を含む。

スイッチングレギュレータ４は、電源電圧（入力電圧ともいう）Ｖ_ＤＤを受け、それを降圧して安定化された出力電圧Ｖ_ＯＵＴを生成し、負荷２に供給する。電源電圧Ｖ_ＤＤは、電池３もしくは図示しない外部電源から供給される。

制御ＩＣ１００は、スイッチングレギュレータ４の出力信号（本実施の形態では、出力電圧Ｖ_ＯＵＴ）に応じたフィードバック電圧Ｖ_ＦＢにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２を駆動し、出力電圧Ｖ_ＯＵＴを所望のレベルに安定化させる。

スイッチングレギュレータ４は、制御ＩＣ１００、インダクタＬ１、出力キャパシタＣ１、第１分圧抵抗Ｒ１、第２分圧抵抗Ｒ２、を備え、ひとつの半導体基板上に一体集積化される。

本実施の形態では、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２が制御ＩＣ１００に内蔵される場合を示すが、これらは制御ＩＣ１００の外部に設けられたディスクリート素子であってもよい。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、バイポーラトランジスタであってもよい。

スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣｏを含む出力回路１０２のトポロジーは一般的な同期整流型スイッチングレギュレータと同様である。

出力キャパシタＣ１は出力端子Ｐ_ＯＵＴと接地端子の間に設けられる。インダクタＬ１は、出力端子Ｐ_ＯＵＴと制御ＩＣ１００ｒのスイッチング端子Ｐ３の間に設けられる。制御ＩＣ１００ｒの入力端子Ｐ１には入力電圧Ｖ_ＤＤが入力され、接地端子Ｐ２は接地される。第１分圧抵抗Ｒ１および第２分圧抵抗Ｒ２は、出力電圧Ｖ_ＯＵＴを分圧し、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを、制御ＩＣ１００のフィードバック端子Ｐ４にフィードバックする。

制御ＩＣ１００ｒは、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２に加えて、ボトム検出コンパレータ１０、駆動回路２０、ゼロ電流検出部６０、タイマー回路７０を備える。

スイッチングトランジスタＭ１および同期整流用トランジスタＭ２は、入力端子Ｐ１と接地端子Ｐ２の間に順に直列に設けられる。スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点ＬＸは、スイッチング端子Ｐ３と接続される。

ボトム検出コンパレータ１０は、フィードバック電圧Ｖ_ＦＢを所定の基準電圧Ｖ_ＲＥＦと比較し、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低下するとアサート（たとえばハイレベル）されるオン信号Ｓ_ＯＮを生成する。ボトム検出コンパレータ１０は、高速な応答速度を有するように構成される。

ゼロ電流検出部６０は、オフ信号Ｓ_ＯＦＦのアサートを契機として同期整流用トランジスタＭ２がオンした後、同期整流用トランジスタＭ２に流れる電流Ｉ_Ｍ２（コイル電流Ｉ_ＣＯＩＬ）がゼロ付近に定められたしきい値Ｉ_ＺＥＲＯに低下するとアサートされるゼロ電流検出信号Ｓ_ＺＥＲＯを生成する。同期整流用トランジスタＭ２がオンの期間、スイッチング端子ＬＸの電位Ｖ_ＬＸは、Ｖ_ＩＭ２＝−Ｒ_ＯＮ２×Ｉ_Ｍ２となる。Ｒ_ＯＮ２は同期整流用トランジスタＭ２のオン抵抗である。ゼロ電流検出部６０は、スイッチング端子ＬＸの電位Ｖ_ＬＸを所定のしきい値電圧Ｖ_ＺＥＲＯと比較するコンパレータを含んでもよい。なおゼロ電流検出部６０の構成は図３のそれには限定されず、別の構成を用いてもよい。たとえば電流検出用の抵抗を同期整流用トランジスタＭ２と直列に挿入し、その抵抗の電圧降下をしきい値電圧Ｖ_ＺＥＲＯと比較してもよい。

スイッチングレギュレータ４の出力電圧Ｖ_ＯＵＴは、出力電圧検出端子Ｐ５に入力される。タイマー回路７０は、オン信号Ｓ_ＯＮがアサートされた後、つまりスイッチングトランジスタＭ１がオンした後、オン時間Ｔ_ＯＮを測定し、オン時間Ｔ_ＯＮの経過後にアサートされるオフ信号Ｓ_ＯＦＦを生成する。タイマー回路７０は、スイッチングレギュレータ４の入力電圧Ｖ_ＤＤおよび出力電圧Ｖ_ＯＵＴに応じて、オン時間Ｔ_ＯＮの長さを設定する。

駆動回路２０は、制御ロジック部２２およびプリドライバ２４を含む。制御ロジック部２２は、オン信号Ｓ_ＯＮ、オフ信号Ｓ_ＯＦＦおよびゼロ電流検出信号Ｓ_ＺＥＲＯを受け、それらにもとづいてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２のオン、オフを制御する制御信号Ｓ１、Ｓ２を生成する。プリドライバ２４は、制御信号Ｓ１、Ｓ２にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２をスイッチングする。

駆動回路２０は、（i）オン信号Ｓ_ＯＮがアサートされると、スイッチングトランジスタＭ１をオン、同期整流用トランジスタをオフし（第１状態という）、（ii）オフ信号Ｓ_ＯＦＦがアサートされると、スイッチングトランジスタＭ１をオフ、同期整流用トランジスタＭ２をオンし（第２状態という）、（iii）ゼロ電流検出信号Ｓ_ＺＥＲＯがアサートされると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２をオフする（第３状態という）。駆動回路２０は、第１状態〜第３状態を繰り返し、出力電圧Ｖ_ＯＵＴを基準電圧Ｖ_ＲＥＦに応じた目標値に安定化する。

電子機器１においては、入力電圧Ｖ_ＤＤおよび出力電圧Ｖ_ＯＵＴの一方、あるいは両方が変動しうる。たとえば入力電圧Ｖ_ＤＤが電池３から供給される場合、電池３の放電にしたがって入力電圧Ｖ_ＤＤは低下し、電池３の充電にともない入力電圧Ｖ_ＤＤは増大する。リチウムイオン電池を例にとれば、入力電圧Ｖ_ＤＤは、３．２Ｖ〜４．２Ｖの範囲で変動しうる。

あるいは、負荷２に供給する出力電圧Ｖ_ＯＵＴを、ダイナミックに変動させる場合も想定される。

コイル電流Ｉ_ＣＯＩＬの傾きは、インダクタＬ１の両端間の電圧に比例する。スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフの期間、インダクタＬ１の一端には入力電圧Ｖ_ＤＤが印加され、その他端には出力電圧Ｖ_ＯＵＴが印加される。つまり、インダクタＬ１の両端間の電圧は、Ｖ_ＤＤ−Ｖ_ＯＵＴとなる。

第１状態において、コイル電流Ｉ_ＣＯＩＬは、傾き（Ｖ_ＤＤ−Ｖ_ＯＵＴ）／Ｌで増大する。コイル電流Ｉ_ＣＯＩＬは、オン時間Ｔ_ＯＮ経過後にピークとなり、ピーク電流Ｉ_ＰＥＡＫは式（１）で与えられる。
Ｉ_ＰＥＡＫ＝（Ｖ_ＤＤ−Ｖ_ＯＵＴ）／Ｌ×Ｔ_ＯＮ …（１）

入力電圧Ｖ_ＤＤおよび出力電圧Ｖ_ＯＵＴの少なくとも一方が変動する場合、それを相殺するように、オン時間Ｔ_ＯＮを調節することにより、ピーク電流Ｉ_ＰＥＡＫを一定に保つことができる。すなわち式（２）を満たすように、オン時間Ｔ_ＯＮを調節する。
Ｔ_ＯＮ＝Ｉ_ＰＥＡＫ／（Ｖ_ＤＤ−Ｖ_ＯＵＴ）×Ｌ …（２）

別の観点から見れば、図３のタイマー回路７０は、オン時間Ｔ_ＯＮの長さを、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差（Ｖ_ＤＤ−Ｖ_ＯＵＴ）に応じて調節する。より好ましくは、タイマー回路７０は、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差（Ｖ_ＤＤ−Ｖ_ＯＵＴ）が大きくなるほど、オン時間Ｔ_ＯＮの長さを短くする。より好ましくは、タイマー回路７０は、オン時間Ｔ_ＯＮの長さを、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差（Ｖ_ＤＤ−Ｖ_ＯＵＴ）に実質的に反比例するように調節する。

図４（ａ）〜（ｄ）は、タイマー回路７０の構成例を示す回路図である。
図４（ａ）のタイマー回路７０ａは、キャパシタＣ１１、スイッチＳＷ１１、電流源７２、コンパレータ７４を備える。キャパシタＣ１１の一端の電位は固定され、その他端には電流源７２が接続される。電流源７２は、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴに応じた充電電流Ｉ_ＣＨＧによってキャパシタＣ１１を充電する。スイッチＳＷ１１は、キャパシタＣ１１の電圧Ｖ_Ｃ１１をゼロに初期化するために設けられ、オン時間Ｔ_ＯＮの測定開始を契機としてオフする。コンパレータ７４は、キャパシタＣ１１の電圧Ｖ_Ｃ１１と、所定のしきい値電圧Ｖ_ＴＨを比較し、電圧Ｖ_Ｃ１１がしきい値電圧Ｖ_ＴＨに達するとアサート（たとえばハイレベル）されるオフ信号Ｓ_ＯＦＦを生成する。

スイッチＳＷ１１がオフしてからオフ信号Ｓ_ＯＦＦがアサートされるまでのオン時間Ｔ_ＯＮは、式（３）で与えられる。
Ｔ_ＯＮ＝Ｃ１１×Ｖ_ＴＨ／Ｉ_ＣＨＧ …（３）

好ましくは電流源７２は、差電圧（Ｖ_ＤＤ−Ｖ_ＯＵＴ）に実質的に比例する充電電流Ｉ_ＣＨＧを生成する。比例係数をｇ_ｍと書くと、式（４）が成り立つ。
Ｉ_ＣＨＧ＝ｇ_ｍ×（Ｖ_ＤＤ−Ｖ_ＯＵＴ） …（４）
式（４）を式（３）に代入すると、式（５）が得られる。
Ｔ_ＯＮ＝Ｃ１１×Ｖ_ＴＨ／｛ｇ_ｍ×（Ｖ_ＤＤ−Ｖ_ＯＵＴ）｝ …（５）
式（２）と式（５）を対比すると、式（６）が成り立つように、キャパシタＣ１１の容量値およびしきい値Ｖ_ＴＨ、比例係数ｇ_ｍを定めることで、コイル電流Ｉ_ＣＯＩＬのピークを、所望の値Ｉ_ＰＥＡＫと一致させることができる。
Ｉ_ＰＥＡＫ／Ｌ＝Ｃ１１×Ｖ_ＴＨ／ｇ_ｍ …（６）

図４（ｂ）は、図４（ａ）の電流源７２の構成例を示す回路図である。電流源７２は、トランスコンダクタンスアンプ（ｇｍアンプ）を含み、入力電圧Ｖ_ＤＤ−Ｖ_ＯＵＴの差分に応じた、より具体的には差分に実質的に比例した電流を出力する。比例係数は相互コンダクタンスｇ_ｍである。

図４（ｃ）は、図４（ａ）の電流源７２の別の構成例を示す回路図である。電流源７２はＰチャンネルＭＯＳＦＥＴである第１トランジスタＭ１１〜第４トランジスタＭ１４、基準電流源７６を含む。基準電流源７６は、所定の基準電流Ｉ_ＲＥＦを生成する。第１トランジスタＭ１１〜第３トランジスタＭ１３はカレントミラー回路を形成しており、それらのソースには入力電圧Ｖ_ＤＤが印加される。第４トランジスタＭ１４は、第３トランジスタＭ１３と電流源７２の出力端子７８の間に設けられる。第４トランジスタＭ１４のゲートには、出力電圧Ｖ_ＯＵＴが印加される。

第４トランジスタＭ１４に流れる電流Ｉ_Ｍ１４は、Ｖ_ＤＤとＶ_ＯＵＴの差が大きいほど大きくなる。この電流Ｉ_Ｍ１４が、第２トランジスタＭ１２に流れる電流Ｉ_Ｍ１２と加算されて、充電電流Ｉ_ＣＨＧが生成される。充電電流Ｉ_ＣＨＧは、Ｖ_ＤＤとＶ_ＯＵＴの差に完全に比例する訳ではないが、それらの差に応じた電流となるため、タイマー回路７０ａに使用することができる。

図４（ｄ）は、タイマー回路の別の構成を示す。タイマー回路７０ｂの基本構成は、図４（ａ）のタイマー回路ａと同様であるが、以下の点で異なっている、電流源７２ｂは、所定の充電電流Ｉ_ＣＨＧを生成する。可変電圧源７９は、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差に応じたしきい値電圧Ｖ_ＴＨを生成する。

スイッチＳＷ１１がオフしてからオフ信号Ｓ_ＯＦＦがアサートされるまでのオン時間Ｔ_ＯＮは、上記の式（３）で与えられる。

好ましくは可変電圧源７９は、差電圧（Ｖ_ＤＤ−Ｖ_ＯＵＴ）が大きくなるほど低下するしきい値電圧Ｖ_ＴＨを生成する。しきい値電圧Ｖ_ＴＨは差電圧（Ｖ_ＤＤ−Ｖ_ＯＵＴ）に実質的に反比例することが好ましい。反比例の係数定数をｋ_ｍと書くと、式（７）が成り立つ。
Ｖ_ＴＨ＝ｋ_ｍ／（Ｖ_ＤＤ−Ｖ_ＯＵＴ） …（７）
式（７）を式（３）に代入すると、式（８）が得られる。
Ｔ_ＯＮ＝Ｃ１１×ｋ_ｍ／（Ｖ_ＤＤ−Ｖ_ＯＵＴ）／Ｉ_ＣＨＧ …（８）

式（２）と式（８）を対比すると、式（９）が成り立つように、キャパシタＣ１１の容量値および充電電流Ｉ_ＣＨＧ、係数ｋ_ｍを定めることで、コイル電流Ｉ_ＣＯＩＬのピークを、所望の値Ｉ_ＰＥＡＫと一致させることができる。
Ｉ_ＰＥＡＫ／Ｌ＝Ｃ１１×ｋ_ｍ／Ｉ_ＣＨＧ …（６）

可変電圧源７９の構成は特に限定されず、公知の、あるいは将来利用可能な回路を用いればよい。

以上がスイッチングレギュレータ４の構成である。続いてその動作を説明する。
図５は、図３のスイッチングレギュレータ４の動作波形図である。
時刻ｔ１に、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低下すると、オン信号Ｓ_ＯＮがアサートされる。これを契機として、第１状態に遷移し、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフする。

第１状態に遷移すると、タイマー回路７０によって、オン時間Ｔ_ＯＮが測定され、オン時間Ｔ_ＯＮの経過後の時刻ｔ３にオフ信号Ｓ_ＯＦＦがアサートされる。これを契機に第２状態に遷移し、スイッチングトランジスタＭ１がオフ、同期整流用トランジスタＭ２がオンする。

時刻ｔ４に同期整流用トランジスタＭ２を経由するコイル電流Ｉ_ＣＯＩＬ（Ｉ_Ｍ２）がゼロ付近のしきい値Ｉ_ＺＥＲＯまで低下するとゼロ電流検出信号Ｓ_ＺＥＲＯがアサートされる。これを契機に第３状態に遷移し、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフする。

以上がスイッチングレギュレータ４の動作である。
スイッチングレギュレータ４の利点は、図１のスイッチングレギュレータ４ｒとの対比によって明確となる。

図１のスイッチングレギュレータ４ｒでは、コイル電流Ｉ_ＣＯＩＬの実際のピークＩ_ＰＥＡＫは、オフ信号Ｓ_ＯＦＦを生成するピーク電流検出部５０の遅延τ_Ｄの影響を受ける。すなわち、入力電圧Ｖ_ＤＤや出力電圧Ｖ_ＯＵＴは変動し、遅延時間τ_Ｄの間のコイル電流Ｉ_ＣＯＩＬの傾きは、入力電圧Ｖ_ＤＤや出力電圧Ｖ_ＯＵＴに応じて変化する。したがって、遅延時間τ_Ｄにおけるコイル電流Ｉ_ＣＯＩＬの増加量、ひいては実際のピーク電流Ｉ_ＰＥＡＫも、入力電圧Ｖ_ＤＤや出力電圧Ｖ_ＯＵＴに応じて変動してしまう。ピーク電流Ｉ_ＰＥＡＫが変動すると、出力電圧Ｖ_ＯＵＴのリップル幅も変動し、出力電圧Ｖ_ＯＵＴの安定性が低下する。

これに対して図４のスイッチングレギュレータ４によれば、タイマー回路７０によってオン時間Ｔ_ＯＮを測定することによりオフ信号Ｓ_ＯＦＦを生成するため、ピーク電流検出部５０のように、遅延の影響を排除することができる。またピーク電流検出部５０ではピーク電流検出コンパレータ５４のオフセットによってもピーク電流が変化するが、図４のスイッチングレギュレータ４では、オフセットの影響も排除できる。

さらには、オン時間Ｔ_ＯＮを入力電圧Ｖ_ＤＤおよび出力電圧Ｖ_ＯＵＴに応じて調節することにより、ピーク電流Ｉ_ＰＥＡＫ、すなわち電流リップルを一定に保つことができ、出力電圧Ｖ_ＯＵＴのリップル量も一定に保つことができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
オン時間Ｔ_ＯＮは、必ずしも完全に入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差に反比例している必要はない。反比例の関係から逸脱している場合でも、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差が大きくなるほどオン時間Ｔ_ＯＮを短くすることにより、オン時間Ｔ_ＯＮを固定した場合に比べれば、ピーク電流Ｉ_ＰＥＡＫの変動を抑制できる。

（第２の変形例）
実施の形態では、オン時間Ｔ_ＯＮを入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴに応じて変化させる場合を説明したが、入力電圧Ｖ_ＤＤと出力電圧Ｖ_ＯＵＴの差の変動量が小さい場合には、オン時間Ｔ_ＯＮは固定してもよい。この場合であっても、図１のスイッチングレギュレータ４ｒに比べると、ピーク電流検出部５０の遅延時間の影響を受けないため、ピーク電流を正確に制御できる。

（第３の変形例）
実施の形態では、降圧型のスイッチングレギュレータについて説明したが、本発明はそれには限定されず、昇圧型、あるいは昇降圧型のスイッチングレギュレータにも適用可能である。昇圧型あるいは昇降圧型のスイッチングレギュレータでは、出力回路１０２のトポロジーを変更すればよい。

最後に、電子機器１の具体例を説明する。図６（ａ）、（ｂ）は、スイッチングレギュレータ４を備える電子機器を示す図である。図６（ａ）の電子機器５００は、タブレットＰＣや携帯型ゲーム機、携帯型オーディオプレイヤであり、筐体５０２の内部には、電池３、スイッチングレギュレータ４（制御ＩＣ１００）、負荷２が内蔵される。負荷２はたとえばＣＰＵである。

図６（ｂ）の電子機器６００は、デジタルカメラである。筐体６０２の内部には、電池３、スイッチングレギュレータ４、撮像素子２ａ、画像処理プロセッサ２ｂ等が内蔵される。スイッチングレギュレータ４は、撮像素子２ａ、画像処理プロセッサ２ｂに電源電圧を供給する。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、２…負荷、３…電池、４…スイッチングレギュレータ、Ｐ_ＩＮ…入力端子、Ｐ_ＯＵＴ…出力端子、Ｃ１…出力キャパシタ、Ｌ１…インダクタ、Ｒ１…第１分圧抵抗、Ｒ２…第２分圧抵抗、１０…ボトム検出コンパレータ、２０…駆動回路、２２…制御ロジック部、２４…プリドライバ、５０…ピーク電流検出部、５２…電流検出部、５４…ピーク電流検出コンパレータ、６０…ゼロ電流検出部、７０…タイマー回路、７２…電流源、７４…コンパレータ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、１００…制御ＩＣ、１０２…出力回路、Ｐ１…入力端子、Ｐ２…接地端子、Ｐ３…スイッチング端子、Ｐ４…フィードバック端子、Ｐ５…出力電圧検出端子。

Claims

スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する制御回路であって、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧まで低下するとオン信号をアサートするボトム検出コンパレータと、
前記オン信号がアサートされてから、前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後にアサートされるオフ信号を生成するタイマー回路と、
前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするゼロ電流検出部と、
前記オン信号、前記オフ信号および前記ゼロ電流検出信号を受け、（i）前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフし、（ii）前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンし、（iii）前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフする駆動回路と、
を備えることを特徴とする制御回路。
前記タイマー回路は、前記オン時間の長さを、前記入力電圧と前記出力電圧の差に応じて調節することを特徴とする請求項１に記載の制御回路。
前記タイマー回路は、前記入力電圧と前記出力電圧の差が大きくなるほど、前記オン時間の長さを短くすることを特徴とする請求項２に記載の制御回路。
前記タイマー回路は、前記オン時間の長さを、前記入力電圧と前記出力電圧の差に実質的に反比例するように調節することを特徴とする請求項２に記載の制御回路。
前記タイマー回路は、
キャパシタと、
前記キャパシタを前記入力電圧と前記出力電圧の差に応じた電流で充電する充電回路と、
前記キャパシタの電圧を、所定のしきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項２から４のいずれかに記載の制御回路。
前記充電回路は、前記入力電圧と前記出力電圧の差に比例した電流で前記キャパシタを充電することを特徴とする請求項５に記載の制御回路。
前記充電回路は、第１入力端子に前記入力電圧を受け、第２入力端子に前記出力電圧を受けるトランスコンダクタンスアンプを含むことを特徴とする請求項５に記載の制御回路。
前記充電回路は、
基準電流を生成する基準電流源と、
ドレインが基準電流源に接続され、ソースに入力電圧が印加されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
ソースに入力電圧が印加され、ゲートが前記第１トランジスタのゲートと接続され、ドレインが前記充電回路の出力端子と接続されたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、
ソースに入力電圧が印加され、ゲートが前記第１トランジスタのゲートと接続されたＰチャンネルＭＯＳＦＥＴの第３トランジスタと、
ソースが前記第３トランジスタのドレインと接続され、ゲートに前記出力電圧が印加され、ドレインが前記充電回路の出力端子と接続された第４トランジスタと、
を含むことを特徴とする請求項５に記載の制御回路。
前記タイマー回路は、
キャパシタと、
前記キャパシタを所定の電流で充電する充電回路と、
前記入力電圧と前記出力電圧の差に応じたしきい値電圧を生成する可変電圧源と、
前記キャパシタの電圧を前記しきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項２から４のいずれかに記載の制御回路。
前記可変電圧源は、前記入力電圧と前記出力電圧の差に実質的に反比例した前記しきい値電圧を生成することを特徴とする請求項９に記載の制御回路。
前記スイッチングレギュレータは降圧型であることを特徴とする請求項１から１０のいずれかに記載の制御回路。
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１１のいずれかに記載の制御回路。
請求項１から１２のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
請求項１３に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
スイッチングレギュレータのスイッチングトランジスタおよび同期整流用トランジスタを制御する方法であって、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧まで低下するとオン信号をアサートするステップと、
前記オン信号がアサートされてから、前記スイッチングレギュレータの入力電圧および出力電圧に応じた長さのオン時間が経過後にアサートされるオフ信号を生成するステップと、
前記オフ信号がアサートされた後に、前記同期整流用トランジスタに流れる電流が所定のしきい値まで低下するとゼロ電流検出信号をアサートするステップと、
（i）前記オン信号がアサートされると、前記スイッチングトランジスタをオン、前記同期整流用トランジスタをオフし、（ii）前記オフ信号がアサートされると、前記スイッチングトランジスタをオフ、前記同期整流用トランジスタをオンし、（iii）前記ゼロ電流検出信号がアサートされると、前記スイッチングトランジスタ、前記同期整流用トランジスタをオフするステップと、
を備えることを特徴とする方法。
前記オン時間の長さは、前記入力電圧と前記出力電圧の差に応じて調節されることを特徴とする請求項１４に記載の方法。
前記オン時間の長さは、前記入力電圧と前記出力電圧の差が大きくなるほど短くなることを特徴とする請求項１３に記載の方法。