JP4805643B2

JP4805643B2 - 定電圧回路

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Publication number: JP4805643B2
Application number: JP2005273560A
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Inventors: 克広林; 宏治吉井
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Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2011-11-02
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Description

本発明は、小型電子機器に用いた定電圧回路に使用するトランジスタ駆動回路及びそのトランジスタ駆動方法に関し、特に高速動作モードと低消費電流モードの切り換え機能を備えた定電圧回路に使用するトランジスタ駆動回路及びそのトランジスタ駆動方法に関する。

従来、定電圧回路には、消費電流は大きいがリップル除去率や負荷過渡応答性を向上させた電源回路と、消費電流は小さいが応答性に劣る電源回路があった。
携帯電話等のように、通常の消費電流で動作する動作状態と、スリープモード等のように低消費電流となる待機状態とを有する機器では、高速応答性を必要としない待機状態では、定電圧回路による消費電流の無駄が大きかった。
このような問題を解決するため、図６に示すように、定電圧回路１００は、消費電流は大きいが高速応答性を有する第１誤差増幅回路１０４と、応答速度は遅いが低消費電流で動作する第２誤差増幅回路１０５の２つの誤差増幅回路と、基準電圧Ｖｒｅｆを生成する基準電圧発生回路１０２と、出力電圧Ｖｏに比例した電圧Ｖｆｂを生成するために出力端子ＯＵＴと接地電圧と間に直列に接続された抵抗Ｒ１０１，Ｒ１０２で構成された出力電圧検出回路１０３と、第１誤差増幅回路１０４及び第２誤差増幅回路１０５によって制御され、出力電圧Ｖｏを一定の電圧になるように制御する出力トランジスタＭ１０１とで構成されている。

第１誤差増幅回路１０４は、作動又は停止の動作を制御装置１１０によって制御されている。制御装置１１０は、通常の動作を行う場合は、第１誤差増幅回路１０４を動作させ、低消費電流での動作を行う場合は、第１誤差増幅回路１０４の動作を停止させると共に、第１誤差増幅回路１０４に対して動作電流を削減させるようにしている。
特開２００２−３１２０４３号公報

しかし、図６の回路構成では、第１誤差増幅回路１０４と第２誤差増幅回路１０５に入力されている基準電圧Ｖｒｅｆと出力電圧Ｖｏに比例した電圧Ｖｆｂは同じ電圧であることから、第１誤差増幅回路１０４と第２誤差増幅回路１０５の入力オフセット電圧が異なっていると、第１誤差増幅回路１０４で制御しているときの出力電圧と、第２誤差増幅回路１０５で制御しているときの出力電圧とでは、オフセットの電圧差×（Ｖｏ／Ｖｆｂ）だけ出力電圧が変動するという問題があった。
更に、第１誤差増幅回路１０４と第２誤差増幅回路１０５の増幅率が違うことによっても出力電圧に差が出るという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、特性の異なる誤差増幅回路の切り換えを行っても出力電圧が変動しないようにしたトランジスタ駆動回路、トランジスタ駆動方法及び定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、制御電極に入力された信号に応じて入力端子から出力端子に出力する電流の制御を行う１つの出力トランジスタに対して、該出力端子の電圧が所定の定電圧になるように動作制御を行うトランジスタ駆動回路を備えた定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧検出を行い、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御をそれぞれ行い、入力された制御信号に応じて駆動する、特性の異なる複数の誤差増幅回路からなる誤差増幅回路部と、
を備え、
前記出力電圧検出回路部は、前記出力端子の電圧が前記所定の定電圧になるように、作動する前記誤差増幅回路に応じて、生成する前記比例電圧の比例定数を変えるものである。

また、前記出力電圧検出回路部は、誤差増幅回路部に入力された前記制御信号に応じて、生成する比例電圧の比例定数を変えるようにした。

具体的には、前記出力電圧検出回路部は、
前記出力端子と接地電圧との間に直列に接続された第１から第４の各抵抗と、
前記第２の抵抗に並列に接続された第１のヒューズと、
前記第２の抵抗に並列に接続された第１のスイッチと、
前記第４の抵抗に並列に接続された第２のヒューズと、
前記第４の抵抗に並列に接続された第２のスイッチと、
を備え、
前記第２から第４の各抵抗はトリミングによって抵抗値が変わる可変抵抗であり、前記第１及び第２の各抵抗を直列に接続した第１の直列回路と、前記第３及び第４の各抵抗を直列に接続した第２の直列回路との接続部から前記比例電圧が出力され、前記第１及び第２の各スイッチは、誤差増幅回路部に入力された前記制御信号に応じてスイッチングを行い該比例電圧の比例定数を変えるようにした。

また、この発明に係る定電圧回路は、制御電極に入力された信号に応じて入力端子から出力端子に出力する電流の制御を行う１つの出力トランジスタに対して、該出力端子の電圧が所定の定電圧になるように動作制御を行うトランジスタ駆動回路を備えた定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧検出を行い、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御をそれぞれ行い、入力された制御信号に応じて駆動する、特性の異なる複数の誤差増幅回路からなる誤差増幅回路部と、
を備え、
前記基準電圧発生回路部は、前記出力端子の電圧が前記所定の定電圧になるように、作動する前記誤差増幅回路に応じて、生成する前記基準電圧の電圧値を変えるものである。

また、前記基準電圧発生回路部は、誤差増幅回路部に入力された前記制御信号に応じて、生成する前記基準電圧の電圧値を変えるようにした。

具体的には、前記基準電圧発生回路部は、
所定の定電圧を生成して出力する定電圧生成回路と、
該定電圧生成回路からの定電圧と接地電圧との間に直列に接続された第１から第４の各抵抗と、
前記第２の抵抗に並列に接続された第１のヒューズと、
前記第２の抵抗に並列に接続された第１のスイッチと、
前記第４の抵抗に並列に接続された第２のヒューズと、
前記第４の抵抗に並列に接続された第２のスイッチと、
を備え、
前記第２から第４の各抵抗はトリミングによって抵抗値が変わる可変抵抗であり、前記第１及び第２の各抵抗を直列に接続した第１の直列回路と、前記第３及び第４の各抵抗を直列に接続した第２の直列回路との接続部から前記基準電圧が出力され、前記第１及び第２の各スイッチは、誤差増幅回路部に入力された前記制御信号に応じてスイッチングを行い該基準電圧の電圧値を変えるようにした。

また、この発明に係る定電圧回路は、制御電極に入力された信号に応じて入力端子から出力端子に出力する電流の制御を行う１つの出力トランジスタに対して、該出力端子の電圧が所定の定電圧になるように動作制御を行うトランジスタ駆動回路を備えた定電圧回路において、
複数の基準電圧をそれぞれ生成して出力する基準電圧発生回路部と、
前記出力端子の電圧検出を行い、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御をそれぞれ行い、入力された制御信号に応じて駆動する、特性の異なる複数の誤差増幅回路からなる誤差増幅回路部と、
を備え、
前記基準電圧発生回路部は、前記出力端子の電圧が前記所定の定電圧になるように、前記各誤差増幅回路に応じた所定の基準電圧をそれぞれ生成して対応する誤差増幅回路にそれぞれ出力するものである。
また、前記誤差増幅回路部は、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御を行う、前記入力された制御信号によって動作制御される第１の誤差増幅回路と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御を行う、前記入力された制御信号によって動作制御され該第１の誤差増幅回路よりも消費電流の小さい第２の誤差増幅回路と、
を備え、
前記第１及び第２の各誤差増幅回路は、前記入力された制御信号に応じていずれか一方が排他的に作動するようにした。

また、前記誤差増幅回路部は、前記入力された制御信号に応じて、第１の誤差増幅回路から出力された信号に対する出力トランジスタの制御電極への出力制御を行う第３のスイッチを備えるようにした。

また、前記誤差増幅回路部は、前記入力された制御信号に応じて、第２の誤差増幅回路から出力された信号に対する出力トランジスタの制御電極への出力制御を行う第４のスイッチを備えるようにした。

また、前記基準電圧発生回路部、出力電圧検出回路部及び誤差増幅回路部は、１つのＩＣに集積されるようにしてもよい。

本発明のトランジスタ駆動回路、トランジスタ駆動方法及び定電圧回路によれば、前記出力端子の電圧が前記所定の定電圧になるように、作動する誤差増幅回路に応じて、生成する比例電圧の比例定数を変えるようにしたことから、特性の異なる誤差増幅回路の切り換えを行っても出力電圧が変動しないようにすることができる。

また、本発明のトランジスタ駆動回路、トランジスタ駆動方法及び定電圧回路によれば、前記出力端子の電圧が前記所定の定電圧になるように、作動する誤差増幅回路に応じて、生成する基準電圧の電圧値を変えるようにしたことから、特性の異なる誤差増幅回路の切り換えを行っても出力電圧が変動しないようにすることができる。

また、本発明のトランジスタ駆動回路、トランジスタ駆動方法及び定電圧回路によれば、前記出力端子の電圧が前記所定の定電圧になるように、前記各誤差増幅回路に応じた所定の基準電圧をそれぞれ生成して対応する誤差増幅回路にそれぞれ出力するようにしたことから、特性の異なる誤差増幅回路の切り換えを行っても出力電圧が変動しないようにすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
定電圧回路１は、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流の制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力端子ＯＵＴの電圧が所定の定電圧になるように出力トランジスタＭ１の動作制御を行うトランジスタ駆動回路２とで構成されている。なお、特に明記しない限り、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとだけ示したＭＯＳトランジスタは、エンハンスメント型のＭＯＳトランジスタである。

トランジスタ駆動回路２は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路５と、出力電圧Ｖｏの検出を行い該検出した出力電圧Ｖｏを分圧して生成した分圧電圧Ｖｆｂを出力する出力電圧検出回路６とを備えている。また、トランジスタ駆動回路２は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う、消費電流は大きいが高速な動作を行うことができる第１の誤差増幅回路Ａ１と、同じく分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う、消費電流を抑制した第２の誤差増幅回路Ａ２とを備えている。

更に、トランジスタ駆動回路２は、第１の誤差増幅回路Ａ１の出力端と出力トランジスタＭ１のゲートとの接続制御を行うスイッチＳＷ１と、外部から入力されたスリープ信号ＳＬＰに応じて第１の誤差増幅回路Ａ１、第２の誤差増幅回路Ａ２、スイッチＳＷ１及び出力電圧検出回路６の動作制御をそれぞれ行う制御回路７とを備えている。なお、基準電圧発生回路５は基準電圧発生回路部を、出力電圧検出回路６は出力電圧検出回路部を、第１及び第２の各誤差増幅回路Ａ１，Ａ２並びにスイッチＳＷ１は誤差増幅回路部をそれぞれなす。また、抵抗Ｒ１〜Ｒ４は第１から第４の各抵抗を、ヒューズＦ１は第１のヒューズを、ヒューズＦ２は第２のヒューズを、ＮＭＯＳトランジスタＭ２は第１のスイッチを、ＮＭＯＳトランジスタＭ３は第２のスイッチを、スイッチＳＷ１は第３のスイッチをそれぞれなす。

出力電圧検出回路６は、抵抗Ｒ１〜Ｒ４、ＮＭＯＳトランジスタＭ２，Ｍ３及びヒューズＦ１，Ｆ２で構成され、抵抗Ｒ２〜Ｒ４は、トリミングによって抵抗値を設定することができる。また、制御回路７は、インバータＩＮＶ１，ＩＮＶ２で構成されている。
入力端子ＩＮと出力端子ＯＵＴとの間には、出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間に抵抗Ｒ１〜Ｒ４が直列に接続されている。また、抵抗Ｒ２には、ＮＭＯＳトランジスタＭ２とヒューズＦ１がそれぞれ並列に接続され、抵抗Ｒ４には、ＮＭＯＳトランジスタＭ３とヒューズＦ２がそれぞれ並列に接続されている。

抵抗Ｒ２とＲ３との接続部から分圧電圧Ｖｆｂが出力され、該分圧電圧Ｖｆｂは、第１の誤差増幅回路Ａ１及び第２の誤差増幅回路Ａ２の各非反転入力端にそれぞれ入力される。第１の誤差増幅回路Ａ１及び第２の誤差増幅回路Ａ２の各反転入力端には、基準電圧Ｖｒｅｆがそれぞれ入力され、第１の誤差増幅回路Ａ１の出力端は、スイッチＳＷ１を介して出力トランジスタＭ１のゲートに接続され、第２の誤差増幅回路Ａ２の出力端は出力トランジスタＭ１のゲートに接続されている。
制御回路７は、インバータＩＮＶ１及びＩＮＶ２が直列に接続されてなり、インバータＩＮＶ１の入力端にはスリープ信号ＳＬＰが入力され、インバータＩＮＶ１の出力信号は第２の誤差増幅回路Ａ２の制御信号入力端とインバータＩＮＶ２の入力端にそれぞれ入力される。インバータＩＮＶ２の出力信号は、第１の誤差増幅回路Ａ１の制御信号入力端、スイッチＳＷ１の制御電極及びＮＭＯＳトランジスタＭ２，Ｍ３の各ゲートにそれぞれ入力されている。第１の誤差増幅回路Ａ１及び第２の誤差増幅回路Ａ２は、制御信号入力端にハイレベルの信号が入力されると作動し、制御信号入力端にローレベルの信号が入力されると動作を停止して消費電流を低減する。

このような構成において、スリープ信号ＳＬＰがハイレベルの場合は、第１の誤差増幅回路Ａ１の制御信号入力端及びスイッチＳＷ１の制御電極にはそれぞれハイレベルの信号が入力されており、第１の誤差増幅回路Ａ１は作動状態になると共にスイッチＳＷ１はオンして導通状態になる。このとき、第２の誤差増幅回路Ａ２の制御信号入力端にはローレベルの信号が入力されており、第２の誤差増幅回路Ａ２は、動作を停止して消費電流をカットし、出力端をハイインピーダンス状態にする。また、ＮＭＯＳトランジスタＭ２及びＭ３がそれぞれオンすることから、ヒューズＦ１及びＦ２の状態に関係なく、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ３が直列に接続された状態になる。この状態では、抵抗Ｒ３をトリミングして抵抗値を調整することにより、分圧電圧Ｖｆｂを調整して出力電圧Ｖｏが所定の電圧になるようにすることができる。

一方、スリープ信号ＳＬＰがローレベルの場合は、第１の誤差増幅回路Ａ１の制御信号入力端及びスイッチＳＷ１の制御電極にはそれぞれローレベルの信号が入力されており、第１の誤差増幅回路Ａ１は動作を停止して消費電流をカットすると共にスイッチＳＷ１及びＮＭＯＳトランジスタＭ２，Ｍ３はそれぞれオフして遮断状態になる。このとき、第２の誤差増幅回路Ａ２の制御信号入力端にはハイレベルの信号が入力されており、第２の誤差増幅回路Ａ２は作動状態になる。また、抵抗Ｒ２及びＲ３には、ヒューズＦ１及びＦ２が対応して並列に接続されていることから、この状態では、分圧電圧Ｖｆｂは、スリープ信号ＳＬＰがハイレベルのときと同じである。

ここで、第１の誤差増幅回路Ａ１と第２の誤差増幅回路Ａ２のオフセット電圧が異なると、出力電圧Ｖｏは、第１の誤差増幅回路Ａ１が作動しているときと、第２の誤差増幅回路Ａ２が作動しているときとでは、ΔＶｏだけずれる。ΔＶｏは、第１の誤差増幅回路Ａ１と第２の誤差増幅回路Ａ２とのオフセット電圧差をΔＶｏｆｆとすると、下記（１）式で示すことができる。
ΔＶｏ＝ΔＶｏｆｆ×Ｖｏ／Ｖｆｂ………………（１）

前記（１）式から、ΔＶｏの値が負の場合は、出力電圧Ｖｏを上げるために、ヒューズＦ１をカットすると共に抵抗Ｒ２をトリミングして、出力電圧Ｖｏを、第１の誤差増幅回路Ａ１が選択されている場合の値になるようにする。
逆に、前記（１）式から、ΔＶｏの値が正の場合は、出力電圧Ｖｏを下げるために、ヒューズＦ２をカットする共に抵抗Ｒ４をトリミングして、出力電圧Ｖｏを、第１の誤差増幅回路Ａ１が選択されている場合の値になるようにする。
このようにして、通常状態で第１の誤差増幅回路Ａ１が作動している場合と、待機状態で第２の誤差増幅回路Ａ２が作動している場合とで、出力電圧Ｖｏの値を正確に一致させることができる。

なお、図１において、第１の誤差増幅回路Ａ１の出力端と出力トランジスタＭ１のゲートとの間にスイッチＳＷ１を設けたが、制御信号入力端がローレベルになって第１の誤差増幅回路Ａ１が動作を停止すると、第１の誤差増幅回路Ａ１の出力端がハイインピーダンス状態になる場合は、スイッチＳＷ１を省略することができる。この場合、第１の誤差増幅回路Ａ１の出力端は出力トランジスタＭ１のゲートに接続される。また、制御信号入力端がローレベルになって第２の誤差増幅回路Ａ２が動作を停止すると、第２の誤差増幅回路Ａ２の出力端がハイインピーダンス状態にならない場合は、第２の誤差増幅回路Ａ２の出力端と出力トランジスタＭ１との間にスイッチＳＷ１と同様のスイッチＳＷ２を設け、該スイッチＳＷ２の制御電極にはインバータＩＮＶ１の出力信号が入力されるようにする。スイッチＳＷ２は、制御電極がハイレベルになるとオンして導通状態になり、制御電極がローレベルになるとオフして遮断状態になる。なお、スイッチＳＷ２は、第４のスイッチをなす。

第２の実施の形態．
前記第１の実施の形態では、第１の誤差増幅回路Ａ１が作動しているときと、第２の誤差増幅回路Ａ２が作動しているときとで出力電圧Ｖｏが同じになるように、出力電圧検出回路３から出力される分圧電圧Ｖｆｂを変えるようにしたが、分圧電圧Ｖｆｂを変えずに基準電圧Ｖｒｅｆを変えるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図２は、本発明の第２の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の構成例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。

図２において、定電圧回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
定電圧回路１ａは、出力トランジスタＭ１と、出力端子ＯＵＴの電圧が所定の定電圧になるように出力トランジスタＭ１の動作制御を行うトランジスタ駆動回路２ａとで構成されている。
トランジスタ駆動回路２ａは、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路５ａと、出力電圧Ｖｏの検出を行い該検出した出力電圧Ｖｏを分圧して生成した分圧電圧Ｖｆｂを出力する出力電圧検出回路６ａとを備えている。

また、トランジスタ駆動回路２ａは、第１の誤差増幅回路Ａ１と、第２の誤差増幅回路Ａ２と、スイッチＳＷ１と、外部から入力されたスリープ信号ＳＬＰに応じて第１の誤差増幅回路Ａ１、第２の誤差増幅回路Ａ２、スイッチＳＷ１及び基準電圧発生回路５ａの各動作制御を行う制御回路７とを備えている。なお、基準電圧発生回路５ａは基準電圧発生回路部を、出力電圧検出回路６ａは出力電圧検出回路部をそれぞれなす。

基準電圧発生回路５ａは、所定の定電圧Ｖｓを生成して出力する定電圧生成回路１１，抵抗Ｒ１１〜Ｒ１４、ＮＭＯＳトランジスタＭ１２，Ｍ１３及びヒューズＦ１１，Ｆ１２で構成され、抵抗Ｒ１１，Ｒ１３，Ｒ１４は、トリミングによって抵抗値を調整することができる。出力電圧検出回路６ａは、抵抗Ｒ５，Ｒ６で構成されている。なお、抵抗Ｒ１１は第２の抵抗を、抵抗Ｒ１２は第１の抵抗を、抵抗Ｒ１３は第４の抵抗を、抵抗Ｒ１４は第３の抵抗をそれぞれなし、ヒューズＦ１１は第１のヒューズを、ヒューズＦ１２は第２のヒューズを、ＮＭＯＳトランジスタＭ１２は第１のスイッチを、ＮＭＯＳトランジスタＭ１３は第２のスイッチをそれぞれなす。
出力端子ＯＵＴと接地電圧との間に抵抗Ｒ５及びＲ６が直列に接続され、抵抗Ｒ５とＲ６との接続部から分圧電圧Ｖｆｂが出力され、該分圧電圧Ｖｆｂは、第１の誤差増幅回路Ａ１及び第２の誤差増幅回路Ａ２の各非反転入力端にそれぞれ入力される。

定電圧Ｖｓと接地電圧との間には抵抗Ｒ１１〜Ｒ１４が直列に接続され、抵抗Ｒ１１には、ＮＭＯＳトランジスタＭ１２とヒューズＦ１１がそれぞれ並列に接続され、抵抗Ｒ１３には、ＮＭＯＳトランジスタＭ１３とヒューズＦ１２がそれぞれ並列に接続されている。抵抗Ｒ１２とＲ１３との接続部から基準電圧Ｖｒｅｆが出力され、該基準電圧Ｖｒｅｆは、第１の誤差増幅回路Ａ１及び第２の誤差増幅回路Ａ２の各反転入力端にそれぞれ入力される。また、インバータＩＮＶ２の出力信号は、第１の誤差増幅回路Ａ１の制御信号入力端、スイッチＳＷ１の制御電極及びＮＭＯＳトランジスタＭ１２，Ｍ１３の各ゲートにそれぞれ入力されている。

このような構成において、スリープ信号ＳＬＰがハイレベルの場合は、第１の誤差増幅回路Ａ１は作動状態になると共にスイッチＳＷ１はオンして導通状態になり、第２の誤差増幅回路Ａ２は、動作を停止して消費電流をカットし、出力端をハイインピーダンス状態にする。また、ＮＭＯＳトランジスタＭ１２及びＭ１３がそれぞれオンすることから、ヒューズＦ１１及びＦ１２の状態に関係なく、定電圧Ｖｓと接地電圧との間には抵抗Ｒ１２及びＲ１４が直列に接続された状態になる。この状態では、抵抗Ｒ１４をトリミングして抵抗値を調整することにより、基準電圧Ｖｒｅｆを調整して出力電圧Ｖｏが所定の電圧になるようにすることができる。

一方、スリープ信号ＳＬＰがローレベルの場合は、第１の誤差増幅回路Ａ１の制御信号入力端及びスイッチＳＷ１の制御電極にはそれぞれローレベルの信号が入力されており、第１の誤差増幅回路Ａ１は動作を停止して消費電流をカットすると共にスイッチＳＷ１及びＮＭＯＳトランジスタＭ１２，Ｍ１３はそれぞれオフして遮断状態になる。このとき、第２の誤差増幅回路Ａ２の制御信号入力端にはハイレベルの信号が入力されており、第２の誤差増幅回路Ａ２は作動状態になる。また、抵抗Ｒ１１及びＲ１３には、ヒューズＦ１１及びＦ１２が対応して並列に接続されていることから、この状態では、基準電圧Ｖｒｅｆは、スリープ信号ＳＬＰがハイレベルのときと同じである。

ここで、第１の誤差増幅回路Ａ１と第２の誤差増幅回路Ａ２のオフセット電圧が異なると、出力電圧Ｖｏは、第１の誤差増幅回路Ａ１が作動しているときと、第２の誤差増幅回路Ａ２が作動しているときとでは、前記（１）式で示したΔＶｏだけずれてしまう。また、出力電圧Ｖｏは、下記（２）式のように示すことができる。
Ｖｏ＝Ｋ×Ｖｒｅｆ………………（２）
但し、Ｋは定数である。
前記（２）式から分かるように、基準電圧Ｖｒｅｆを調整することによっても出力電圧Ｖｏを調整することができる。

そこで、ΔＶｏの値が負の場合は、出力電圧Ｖｏを上げるために、ヒューズＦ１２のみをカットすると共に抵抗Ｒ１３をトリミングして、基準電圧Ｖｒｅｆを上昇させ、出力電圧Ｖｏを、第１の誤差増幅回路Ａ１が選択されている場合の値になるようにする。
逆に、ΔＶｏの値が正の場合は、出力電圧Ｖｏを下げるために、ヒューズＦ１１のみをカットすると共に抵抗Ｒ１１をトリミングして、基準電圧Ｖｒｅｆを低下させ、出力電圧Ｖｏを、第１の誤差増幅回路Ａ１が選択されている場合の値になるようにする。
このようにして、第１の誤差増幅回路Ａ１と第２の誤差増幅回路Ａ２のオフセット電圧や増幅率の違いによって生じる出力電圧Ｖｏの誤差を、基準電圧Ｖｒｅｆの値を変えることによってなくすことができ、通常状態で第１の誤差増幅回路Ａ１が作動している場合と、待機状態で第２の誤差増幅回路Ａ２が作動している場合とで、出力電圧Ｖｏの値を正確に一致させることができる。

第３の実施の形態．
前記第２の実施の形態では、第１の誤差増幅回路Ａ１及び第２の誤差増幅回路Ａ２の各反転入力端には同じ電圧の基準電圧Ｖｒｅｆが入力されていたが、異なる電圧の基準電圧が入力されるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図３は、本発明の第３の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の構成例を示した図である。なお、図３では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。

図３において、定電圧回路１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換して出力電圧Ｖｏとして出力端子ＯＵＴから出力する。
定電圧回路１ｂは、出力トランジスタＭ１と、出力端子ＯＵＴの電圧が所定の定電圧になるように出力トランジスタＭ１の動作制御を行うトランジスタ駆動回路２ｂとで構成されている。
トランジスタ駆動回路２ｂは、所定の第１基準電圧Ｖｒｅｆ１及び所定の第２基準電圧Ｖｒｅｆ２をそれぞれ生成して出力する基準電圧発生回路５ｂと、出力電圧検出回路６ａとを備えている。

また、トランジスタ駆動回路２ｂは、分圧電圧Ｖｆｂが第１基準電圧Ｖｒｅｆ１になるように出力トランジスタＭ１の動作制御を行う、消費電流は大きいが高速な動作を行うことができる第１の誤差増幅回路Ａ１と、同じく分圧電圧Ｖｆｂが第２基準電圧Ｖｒｅｆ２になるように出力トランジスタＭ１の動作制御を行う、消費電流を抑制した第２の誤差増幅回路Ａ２とを備えている。更に、トランジスタ駆動回路２ｂは、スイッチＳＷ１と、外部から入力されたスリープ信号ＳＬＰに応じて第１の誤差増幅回路Ａ１、第２の誤差増幅回路Ａ２、スイッチＳＷ１及び基準電圧発生回路５ｂの各動作制御を行う制御回路７とを備えている。なお、基準電圧発生回路５ｂは基準電圧発生回路部をなす。

基準電圧発生回路５ｂは、定電圧生成回路１１，抵抗Ｒ２１〜Ｒ２４及びヒューズＦ２１，Ｆ２２で構成され、抵抗Ｒ２２，Ｒ２３は、トリミングによって抵抗値を設定することができる。
定電圧Ｖｓと接地電圧との間に抵抗Ｒ２１〜Ｒ２４が直列に接続され、抵抗Ｒ２２と抵抗Ｒ２３との接続部から第１基準電圧Ｖｒｅｆ１が出力され、該第１基準電圧Ｖｒｅｆ１は第１の誤差増幅回路Ａ１の反転入力端に入力されている。また、抵抗Ｒ２１と抵抗Ｒ２２との接続部は、ヒューズＦ２１を介して第２の誤差増幅回路Ａ２の反転入力端に接続され、抵抗Ｒ２３と抵抗Ｒ２４との接続部は、ヒューズＦ２２を介して第２の誤差増幅回路Ａ２の反転入力端に接続されている。

このような構成において、スリープ信号ＳＬＰがハイレベルで第１の誤差増幅回路Ａ１が選択されている場合の出力電圧Ｖｏが、スリープ信号ＳＬＰがローレベルで第２の誤差増幅回路Ａ２が選択されたときの出力電圧Ｖｏより大きい場合は、第２基準電圧Ｖｒｅｆ２の電圧を大きくして、第２の誤差増幅回路Ａ２が選択されたときの出力電圧Ｖｏを大きくする必要がある。このため、ヒューズＦ２２のみをカットすることで、第２基準電圧Ｖｒｅｆ２を第１基準電圧Ｖｒｅｆ１よりも大きくすることができる。第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２の電圧設定は、抵抗Ｒ２２及びＲ２３をそれぞれトリミングして行う。

逆に、スリープ信号ＳＬＰがハイレベルで第１の誤差増幅回路Ａ１が選択されている場合の出力電圧Ｖｏが、スリープ信号ＳＬＰがローレベルで第２の誤差増幅回路Ａ２が選択されたときの出力電圧Ｖｏより小さい場合は、第２基準電圧Ｖｒｅｆ２の電圧を小さくして、第２の誤差増幅回路Ａ２が選択されたときの出力電圧Ｖｏを小さくする必要がある。このため、ヒューズＦ２１のみをカットすることで、第２基準電圧Ｖｒｅｆ２を第１基準電圧Ｖｒｅｆ１よりも小さくすることができる。第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２の電圧調整は、抵抗Ｒ２２及びＲ２３をそれぞれトリミングして行う。

次に、図４は、本発明の第３の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の他の構成例を示した図である。なお、図４では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
図４において、基準電圧発生回路５ｂは、デプレッション型のＮＭＯＳトランジスタＭ３１、カレントミラー回路を形成しているＰＭＯＳトランジスタＭ３２，Ｍ３３、ＮＭＯＳトランジスタＭ３４，Ｍ３５、抵抗Ｒ３１〜Ｒ３６及びヒューズＦ３１〜Ｆ３６で構成されている。
ＰＭＯＳトランジスタＭ３２及びＭ３３の各ソースは入力端子ＩＮにそれぞれ接続され、ＰＭＯＳトランジスタＭ３２及びＭ３３の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ３２のドレインに接続されている。ＰＭＯＳトランジスタＭ３２のドレインと接地電圧との間には、デプレッション型のＮＭＯＳトランジスタＭ３１が接続され、デプレッション型のＮＭＯＳトランジスタＭ３１は、ゲートが接地電圧に接続されて定電流源をなしている。

ＰＭＯＳトランジスタＭ３３のドレインと接地電圧との間には、ＮＭＯＳトランジスタＭ３４が接続され、ＰＭＯＳトランジスタＭ３３のドレインにはＮＭＯＳトランジスタＭ３５のゲートが接続されている。ＮＭＯＳトランジスタＭ３５のドレインは入力端子ＩＮに接続され、ＮＭＯＳトランジスタＭ３５のソースと接地電圧との間には抵抗Ｒ３１〜Ｒ３６が直列に接続されている。抵抗Ｒ３２〜Ｒ３５には、ヒューズＦ３１〜Ｆ３４が対応して並列に接続されている。抵抗Ｒ３１とＲ３２との接続部と第２の誤差増幅回路Ａ２の反転入力端との間にはヒューズＦ３５が接続され、抵抗Ｒ３５とＲ３６との接続部と第２の誤差増幅回路Ａ２の反転入力端との間にはヒューズＦ３６が接続されている。このようにして、第２の誤差増幅回路Ａ２の反転入力端には第２基準電圧Ｖｒｅｆ２が入力される。抵抗Ｒ３３と抵抗Ｒ３４との接続部は、ＮＭＯＳトランジスタＭ３４のゲートに接続されると共に第１の誤差増幅回路Ａ１の反転入力端に接続され、第１の誤差増幅回路Ａ１の反転入力端には第１基準電圧Ｖｒｅｆ１が入力される。

このような構成において、デプレッション型のＮＭＯＳトランジスタＭ３１のゲートとソースは共に接地電圧に接続されていることから、デプレッション型のＮＭＯＳトランジスタＭ３１のドレイン電流は、ゲートが０バイアス時の固定電流になる。該ドレイン電流はＰＭＯＳトランジスタＭ３２とＭ３３で構成されたカレントミラー回路を介して、ＮＭＯＳトランジスタＭ３４のドレイン電流になる。ＮＭＯＳトランジスタＭ３４に固定のドレイン電流が流れると、ＮＭＯＳトランジスタＭ３４のゲート電圧は、該ドレイン電流に見合った電圧でなければならないため、ＮＭＯＳトランジスタＭ３４のゲート電圧は定電圧になる。該定電圧が第１基準電圧Ｖｒｅｆ１になる。ヒューズＦ３１〜Ｆ３６が切断されていない状態では、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２は同じ電圧になる。

スリープ信号ＳＬＰがハイレベルで、第１の誤差増幅回路Ａ１が選択されている場合の出力電圧Ｖｏが、スリープ信号ＳＬＰがローレベルで第２の誤差増幅回路Ａ２が選択されている場合の出力電圧Ｖｏよりも大きいときは、第２基準電圧Ｖｒｅｆ２の電圧を上昇させて、第２の誤差増幅回路Ａ２が選択されたときの出力電圧Ｖｏを大きくする必要がある。このため、ヒューズＦ３６をカットすると共にヒューズＦ３１若しくはＦ３２のいずれか、又は両方をカットすることで、第２基準電圧Ｖｒｅｆ２を第１基準電圧Ｖｒｅｆ１よりも大きくすることができる。
逆に、第１の誤差増幅回路Ａ１が選択されている場合の出力電圧Ｖｏが、第２の誤差増幅回路Ａ２が選択されている場合の出力電圧Ｖｏよりも小さいときは、第２基準電圧Ｖｒｅｆ２を低下させて、第２の誤差増幅回路Ａ２が選択されたときの出力電圧Ｖｏを小さくする必要がある。このため、ヒューズＦ３５をカットすると共にヒューズＦ３３若しくはＦ３４のいずれか、又は両方をカットすることで、第２基準電圧Ｖｒｅｆ２を第１基準電圧Ｖｒｅｆ１よりも小さくすることができる。

このようにして、第１の誤差増幅回路Ａ１と第２の誤差増幅回路Ａ２のオフセット電圧や増幅率の違いによって生じる出力電圧Ｖｏの誤差を、第２基準電圧Ｖｒｅｆ２の値を変えることによってなくすことができ、通常状態で第１の誤差増幅回路Ａ１が作動している場合と、待機状態で第２の誤差増幅回路Ａ２が作動している場合とで、出力電圧Ｖｏの値を正確に一致させることができる。

なお、前記第１から第３の各実施の形態では、２つの誤差増幅回路を使用する場合を例にして説明したが、本発明はこれに限定するものではなく、複数の誤差増幅回路を備えてたトランジスタ駆動回路に適用するものである。また、前記第１から第３の各実施の形態では、第１の誤差増幅回路Ａ１の出力端と出力トランジスタＭ１のゲートとの間にスイッチＳＷ１を接続したが、第１の誤差増幅回路Ａ１は動作を停止すると出力端がハイインピーダンス状態になる場合はスイッチＳＷ１を省略して、第１の誤差増幅回路Ａ１の出力端は出力トランジスタＭ１のゲートに接続するようにすればよい。

また、前記第１から第３の各実施の形態では、第２の誤差増幅回路Ａ１の出力端を出力トランジスタＭ１のゲートに接続するようにしたが、第２の誤差増幅回路Ａ２は動作を停止すると出力端がハイインピーダンス状態にならない場合は、第２の誤差増幅回路Ａ２の出力端と出力トランジスタＭ１のゲートとの間にスイッチＳＷ１と同様のスイッチＳＷ２を接続するようにすればよい。この場合、スイッチＳＷ２は、インバータＩＮＶ１の出力信号によってスイッチングの制御が行われ、第４のスイッチをなす。また、前記第１から第３の各実施の形態におけるトリミングを行って抵抗値を設定する抵抗は、例えば図５で示すように、複数の抵抗が直列に接続されると共に該各抵抗に対応してヒューズがそれぞれ並列に接続されてなり、該各ヒューズを選択的に切断することによって所望の抵抗値に設定することができる。

本発明の第１の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の構成例を示した図である。本発明の第２の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の構成例を示した図である。本発明の第３の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の構成例を示した図である。本発明の第３の実施の形態におけるトランジスタ駆動回路を使用した定電圧回路の他の構成例を示した図である。図１から図４におけるトリミング抵抗の具体例を示した図である。従来の定電圧回路の例を示した図である。

符号の説明

１，１ａ，１ｂ定電圧回路
２，２ａ，２ｂトランジスタ駆動回路
５，５ａ，５ｂ基準電圧発生回路
６，６ａ出力電圧検出回路
７制御回路
１１定電圧生成回路
Ｍ１出力トランジスタ
Ａ１第１の誤差増幅回路
Ａ２第２の誤差増幅回路
ＳＷ１スイッチ
Ｍ２，Ｍ３，Ｍ１２，Ｍ１３，Ｍ３４，Ｍ３５ＮＭＯＳトランジスタ
Ｍ３１デプレッション型のＮＭＯＳトランジスタ
Ｍ３２，Ｍ３３ＰＭＯＳトランジスタ
Ｆ１，Ｆ２，Ｆ１１，Ｆ１２，Ｆ２１，Ｆ２２，Ｆ３１〜Ｆ３６ヒューズ
Ｒ１〜Ｒ６，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３６抵抗
ＩＮＶ１，ＩＮＶ２インバータ

Claims

制御電極に入力された信号に応じて入力端子から出力端子に出力する電流の制御を行う１つの出力トランジスタに対して、該出力端子の電圧が所定の定電圧になるように動作制御を行うトランジスタ駆動回路を備えた定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧検出を行い、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御をそれぞれ行い、入力された制御信号に応じて駆動する、特性の異なる複数の誤差増幅回路からなる誤差増幅回路部と、
を備え、
前記出力電圧検出回路部は、前記出力端子の電圧が前記所定の定電圧になるように、作動する前記誤差増幅回路に応じて、生成する前記比例電圧の比例定数を変えることを特徴とする定電圧回路。
前記出力電圧検出回路部は、誤差増幅回路部に入力された前記制御信号に応じて、生成する比例電圧の比例定数を変えることを特徴とする請求項１記載の定電圧回路。
前記出力電圧検出回路部は、
前記出力端子と接地電圧との間に直列に接続された第１から第４の各抵抗と、
前記第２の抵抗に並列に接続された第１のヒューズと、
前記第２の抵抗に並列に接続された第１のスイッチと、
前記第４の抵抗に並列に接続された第２のヒューズと、
前記第４の抵抗に並列に接続された第２のスイッチと、
を備え、
前記第２から第４の各抵抗はトリミングによって抵抗値が変わる可変抵抗であり、前記第１及び第２の各抵抗を直列に接続した第１の直列回路と、前記第３及び第４の各抵抗を直列に接続した第２の直列回路との接続部から前記比例電圧が出力され、前記第１及び第２の各スイッチは、誤差増幅回路部に入力された前記制御信号に応じてスイッチングを行い該比例電圧の比例定数を変えることを特徴とする請求項２記載の定電圧回路。
制御電極に入力された信号に応じて入力端子から出力端子に出力する電流の制御を行う１つの出力トランジスタに対して、該出力端子の電圧が所定の定電圧になるように動作制御を行うトランジスタ駆動回路を備えた定電圧回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧検出を行い、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御をそれぞれ行い、入力された制御信号に応じて駆動する、特性の異なる複数の誤差増幅回路からなる誤差増幅回路部と、
を備え、
前記基準電圧発生回路部は、前記出力端子の電圧が前記所定の定電圧になるように、作動する前記誤差増幅回路に応じて、生成する前記基準電圧の電圧値を変えることを特徴とする定電圧回路。
前記基準電圧発生回路部は、誤差増幅回路部に入力された前記制御信号に応じて、生成する前記基準電圧の電圧値を変えることを特徴とする請求項４記載の定電圧回路。
前記基準電圧発生回路部は、
所定の定電圧を生成して出力する定電圧生成回路と、
該定電圧生成回路からの定電圧と接地電圧との間に直列に接続された第１から第４の各抵抗と、
前記第２の抵抗に並列に接続された第１のヒューズと、
前記第２の抵抗に並列に接続された第１のスイッチと、
前記第４の抵抗に並列に接続された第２のヒューズと、
前記第４の抵抗に並列に接続された第２のスイッチと、
を備え、
前記第２から第４の各抵抗はトリミングによって抵抗値が変わる可変抵抗であり、前記第１及び第２の各抵抗を直列に接続した第１の直列回路と、前記第３及び第４の各抵抗を直列に接続した第２の直列回路との接続部から前記基準電圧が出力され、前記第１及び第２の各スイッチは、誤差増幅回路部に入力された前記制御信号に応じてスイッチングを行い該基準電圧の電圧値を変えることを特徴とする請求項５記載の定電圧回路。
制御電極に入力された信号に応じて入力端子から出力端子に出力する電流の制御を行う１つの出力トランジスタに対して、該出力端子の電圧が所定の定電圧になるように動作制御を行うトランジスタ駆動回路を備えた定電圧回路において、
複数の基準電圧をそれぞれ生成して出力する基準電圧発生回路部と、
前記出力端子の電圧検出を行い、該検出した電圧に比例した比例電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御をそれぞれ行い、入力された制御信号に応じて駆動する、特性の異なる複数の誤差増幅回路からなる誤差増幅回路部と、
を備え、
前記基準電圧発生回路部は、前記出力端子の電圧が前記所定の定電圧になるように、前記各誤差増幅回路に応じた所定の基準電圧をそれぞれ生成して対応する誤差増幅回路にそれぞれ出力することを特徴とする定電圧回路。
前記誤差増幅回路部は、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御を行う、前記入力された制御信号によって動作制御される第１の誤差増幅回路と、
前記比例電圧が前記基準電圧になるように出力トランジスタの動作制御を行う、前記入力された制御信号によって動作制御され該第１の誤差増幅回路よりも消費電流の小さい第２の誤差増幅回路と、
を備え、
前記第１及び第２の各誤差増幅回路は、前記入力された制御信号に応じていずれか一方が排他的に作動することを特徴とする請求項１、２、３、４、５、６又は７記載の定電圧回路。
前記誤差増幅回路部は、前記入力された制御信号に応じて、第１の誤差増幅回路から出力された信号に対する出力トランジスタの制御電極への出力制御を行う第３のスイッチを備えることを特徴とする請求項８記載の定電圧回路。
前記誤差増幅回路部は、前記入力された制御信号に応じて、第２の誤差増幅回路から出力された信号に対する出力トランジスタの制御電極への出力制御を行う第４のスイッチを備えることを特徴とする請求項８又は９記載の定電圧回路。
前記基準電圧発生回路部、出力電圧検出回路部及び誤差増幅回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載の定電圧回路。