JP7062494B2 - シリーズレギュレータ - Google Patents

Description

本明細書中に開示されている発明は、シリーズレギュレータに関する。

図１７は、シリーズレギュレータの一従来例を示す図である。本従来例のシリーズレギュレータ２０において、オペアンプ２１は、帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）と基準電圧Ｖｒｅｆとが一致するように、出力トランジスタＭ１のゲート信号Ｇ１を制御する。これにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔ（＝｛（Ｒ１＋Ｒ２）／Ｒ２｝×Ｖｒｅｆ）を生成することができる。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００８－０４３０８６号公報

しかしながら、上記従来例のシリーズレギュレータ２０では、単一のオペアンプ２１と出力トランジスタＭ１を用いて負荷範囲の全領域をカバーしていた。そのため、広負荷範囲での安定動作、高速負荷応答、並びに、低消費電流化を実現することが難しかった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、広負荷範囲での安定動作、高速負荷応答、並びに、低消費電流化を実現することのできるシリーズレギュレータ（ＬＤＯ［low dorp-out］レギュレータを含む）を提供することを目的とする。

本明細書中に開示されているシリーズレギュレータは、電源と負荷との間に接続された第１トランジスタを駆動する第１アンプと、前記第１トランジスタに並列接続された第２トランジスタを駆動する第２アンプと、前記第１アンプ及び前記第２アンプをそれぞれ制御するアンプ制御回路とを有し、前記第２トランジスタの電流能力は、前記第１トランジスタの電流能力よりも小さく、前記第２アンプの消費電流は、前記第１アンプの消費電流よりも小さく、前記アンプ制御回路は、前記負荷に流れる出力電流が所定のアンプ切替閾値よりも小さい第１負荷領域では、前記第１トランジスタに流れる第１出力電流をゼロ値とし、前記第２トランジスタに流れる第２出力電流で前記出力電流の全てを賄うように、前記第１アンプ及び前記第２アンプをそれぞれ制御する一方、前記出力電流が前記アンプ切替閾値よりも大きい第２負荷領域では、前記第２出力電流をゼロ値または前記アンプ切替閾値よりも小さい固定値とし、前記第１出力電流で前記出力電流の全てまたは前記出力電流から前記第２出力電流を差し引いた差分を賄うように、前記第１アンプ及び前記第２アンプをそれぞれ制御する構成（第１の構成）とされている。

上記第１の構成から成るシリーズレギュレータにおいて、前記アンプ制御回路は、前記第１トランジスタ及び前記第２トランジスタ双方の駆動信号、若しくは、前記第２トランジスタの駆動信号に基づいて、前記第１負荷領域であるか前記第２負荷領域であるかを判別する構成（第２の構成）にするとよい。

或いは、上記第１の構成から成るシリーズレギュレータにおいて、前記アンプ制御回路は、前記出力電流に応じたセンス電圧に基づいて、前記第１負荷領域であるか前記第２負荷領域であるかを判別する構成（第３の構成）にしてもよい。

また、上記第１～第３いずれかの構成から成るシリーズレギュレータにおいて、前記第１アンプ及び前記第２アンプは、それぞれ、前記負荷に印加される出力電圧が目標値と一致するように、前記第１トランジスタ及び前記第２トランジスタを駆動する構成（第４の構成）にするとよい。

また、本明細書に開示されているシリーズレギュレータは、入力電圧の印加端と出力電圧の印加端との間に接続された第１トランジスタと；前記第１トランジスタに並列接続されており、前記第１トランジスタよりも電流能力の小さい第２トランジスタと；第１入力端が第１基準電圧の印加端に接続されており、第２入力端が前記出力電圧に応じた第１帰還電圧の印加端に接続されており、出力端が前記第１トランジスタの制御端に接続された第１アンプと；第１入力端が前記第１基準電圧に固定オフセット電圧を付与した第２基準電圧の印加端に接続されており、第２入力端が前記第１帰還電圧に可変オフセット電圧を付与した第２帰還電圧の印加端に接続されており、出力端が前記第２トランジスタの制御端に接続されており、前記第１アンプよりも消費電流の小さい第２アンプと；前記第１帰還電圧の印加端と前記第２帰還電圧の印加端との間に接続された第１オフセット抵抗と；前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第３トランジスタと；前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第１アンプの出力端に接続された第４トランジスタと；を有する構成（第５の構成）とされている。

なお、上記第５の構成から成るシリーズレギュレータは、前記第４トランジスタと前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第５トランジスタをさらに有する構成（第６の構成）にするとよい。

また、上記第６の構成から成るシリーズレギュレータは、前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第１アンプの出力端に接続された第６トランジスタと；前記第６トランジスタと前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第７トランジスタと；をさらに有し、前記第４トランジスタのオンスレッショルド電圧は、前記第１トランジスタのオンスレッショルド電圧よりも低い構成（第７の構成）にするとよい。

また、上記第７の構成から成るシリーズレギュレータは、前記第５トランジスタと前記第７トランジスタとの間に接続された第２オフセット抵抗をさらに有する構成（第８の構成）にするとよい。

また、本明細書中に開示されているシリーズレギュレータは、入力電圧の印加端と出力電圧の印加端との間に接続された第１トランジスタと；前記第１トランジスタに並列接続されており、前記第１トランジスタよりも電流能力の小さい第２トランジスタと；第１入力端が第１基準電圧の印加端に接続されており、第２入力端が前記出力電圧に応じた第１帰還電圧の印加端に接続されており、出力端が前記第１トランジスタの制御端に接続された第１アンプと；第１入力端が前記第１基準電圧に固定オフセット電圧を付与した第２基準電圧の印加端に接続されており、第２入力端が前記第１帰還電圧に可変オフセット電圧を付与した第２帰還電圧の印加端に接続されており、出力端が前記第２トランジスタの制御端に接続されており、前記第１アンプよりも消費電流の小さい第２アンプと；前記第１帰還電圧の印加端と前記第２帰還電圧の印加端との間に接続されたオフセット抵抗と；前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第３トランジスタと；第１端が前記入力電圧の印加端に接続されており、第２端が抵抗を介して接地端に接続されており、制御端が前記第１アンプの出力端に接続されており、前記第１トランジスタよりもオンスレッショルド電圧の低い第４トランジスタと；第１端が前記第２帰還電圧の印加端に接続されており、制御端が前記第２アンプの出力端に接続された第５トランジスタと；第１端が前記入力電圧の印加端に接続されており、第２端が抵抗を介して接地端に接続されており、制御端が前記第１アンプの出力端に接続された第６トランジスタと；第１端が前記第２帰還電圧の印加端に接続されており、制御端が前記第２アンプの出力端に接続された第７トランジスタと；前記入力電圧の印加端と前記第５トランジスタの第２端との間に接続されており、制御端が抵抗を介して前記入力電圧の印加端に接続された第８トランジスタと；前記入力電圧の印加端と前記第７トランジスタの第２端との間に接続されており、制御端が抵抗を介して前記入力電圧の印加端に接続された第９トランジスタと；前記第８トランジスタの制御端と接地端との間に接続されており、制御端が前記第４トランジスタの第２端に接続された第１０トランジスタと；前記第９トランジスタの制御端と接地端との間に接続されており、制御端が前記第６トランジスタの第２端に接続された第１１トランジスタと；を有する構成（第９の構成）とされている。

また、本明細書中に開示されている電子機器は、上記第１～第９いずれかの構成から成るシリーズレギュレータと、前記シリーズレギュレータから電力供給を受けて動作する負荷と、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、広負荷範囲での安定動作、高速負荷応答、並びに、低消費電流化を実現することのできるシリーズレギュレータを提供することが可能となる。

シリーズレギュレータの第１実施形態を示す図 第１実施形態の出力動作を示す図 シリーズレギュレータの第２実施形態を示す図 第２実施形態の出力動作を示す図 シリーズレギュレータの第３実施形態を示す図 第３実施形態の出力動作を示す図 シリーズレギュレータの第４実施形態を示す図 シリーズレギュレータの第５実施形態を示す図 第５実施形態の出力動作を示す図 シリーズレギュレータの第６実施形態を示す図 第６実施形態の出力動作を示す図 閾値ばらつきに起因するアンプ切替動作の不具合を示す図 シリーズレギュレータの第７実施形態を示す図 シリーズレギュレータの第８実施形態を示す図 シリーズレギュレータの第９実施形態を示す図 スマートフォンの外観を示す図 シリーズレギュレータの一従来例を示す図

＜第１実施形態＞
図１は、シリーズレギュレータの第１実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、オペアンプ１１及び１２と、基準電圧源１３と、アンプ制御回路１４と、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１及びＭ２と、抵抗Ｒ１及びＲ２と、を有する半導体集積回路装置（シリーズ電源ＩＣ）であり、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔ（＝｛（Ｒ１＋Ｒ２）／Ｒ２｝×Ｖｒｅｆ）を生成して負荷ＲＬに供給する。

なお、半導体集積回路装置への集積化に際して、トランジスタＭ１及びＭ２、並びに、抵抗Ｒ１及びＲ２は、外付けのディスクリート部品としてもよい。

トランジスタＭ１は、重負荷用の出力トランジスタである。トランジスタＭ１のソースは、電源（＝入力電圧Ｖｉｎの入力端）に接続されている。トランジスタＭ１のドレインは、負荷ＲＬ（＝出力電圧Ｖｏｕｔの出力端）に接続されている。トランジスタＭ１のゲートは、オペアンプ１１の出力端（＝ゲート信号Ｇ１の出力端）に接続されている。トランジスタＭ１のオン抵抗値は、ゲート信号Ｇ１が高いほど高くなり、ゲート信号Ｇ１が低いほど低くなる。従って、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１は、ゲート信号Ｇ１が高いほど小さくなり、ゲート信号Ｇ１が低いほど大きくなる。

トランジスタＭ２は、トランジスタＭ１に並列接続された軽負荷用の出力トランジスタである。トランジスタＭ２の電流能力は、トランジスタＭ１の電流能力より小さくても足りる。従って、トランジスタＭ２のサイズは、トランジスタＭ１のサイズよりも小さく設計することができる。なお、トランジスタＭ２のゲートは、オペアンプ１２の出力端（＝ゲート信号Ｇ２の出力端）に接続されている。トランジスタＭ２のオン抵抗値は、ゲート信号Ｇ２が高いほど高くなり、ゲート信号Ｇ２が低いほど低くなる。従って、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２は、ゲート信号Ｇ２が高いほど小さくなり、ゲート信号Ｇ２が低いほど大きくなる。

抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列接続された抵抗ラダーであり、相互間の接続ノードから出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｏｕｔ）を出力する。

オペアンプ１１は、反転入力端（－）に入力される基準電圧Ｖｒｅｆ（＝出力電圧Ｖｏｕｔの目標値を設定するための固定電圧）と、非反転入力端（＋）に入力される帰還電圧Ｖｆｂとが一致（イマジナリショート）するように、ゲート信号Ｇ１（＝トランジスタＭ１の駆動信号）を生成する。なお、オペアンプ１１は、重負荷用のトランジスタＭ１だけを駆動すればよいので、低消費電流化よりも高速負荷応答などに特化した回路設計を行うことができる。すなわち、オペアンプ１１の負荷応答は、オペアンプ１２の負荷応答よりも高速化することができる。

オペアンプ１２は、反転入力端（－）に入力される基準電圧Ｖｒｅｆと、非反転入力端（＋）に入力される帰還電圧Ｖｆｂが一致（イマジナリショート）するように、ゲート信号Ｇ２（＝トランジスタＭ２の駆動信号）を生成する。なお、オペアンプ１２は、軽負荷用のトランジスタＭ２だけを駆動すればよいので、高速負荷応答よりも低消費電流化などに特化した回路設計を行うことができる。すなわち、オペアンプ１２の消費電流は、オペアンプ１１の消費電流よりも小さく抑えることができる。

基準電圧源１３は、入力電圧Ｖｉｎから所定の基準電圧Ｖｒｅｆを生成する内部電源回路（例えばバンドギャップ電源回路）である。

アンプ制御回路１４は、例えばゲート信号Ｇ２に基づいて、負荷ＲＬに流れる出力電流Ｉｏｕｔが所定のアンプ切替閾値Ｉｔｈよりも小さい軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）であるのか、それとも、出力電流Ｉｏｕｔがアンプ切替閾値Ｉｔｈよりも大きい重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）であるのかを判別し、その判別結果に基づいて重負荷用のオペアンプ１１の動作可否を制御するためのイネーブル信号ＥＮを生成する。具体的に述べると、アンプ制御回路１４は、軽負荷領域でオペアンプ１１をディセーブル状態（＝ゲート信号Ｇ１がハイレベルに固定された状態）とし、重負荷領域でオペアンプ１１をイネーブル状態（＝ゲート信号Ｇ１のハイレベル固定が解除された状態）とするように、イネーブル信号ＥＮを生成する。一方、軽負荷用のオペアンプ１２には、イネーブル信号ＥＮが入力されておらず、出力電流Ｉｏｕｔの大きさに依らず、常にイネーブル状態とされている。

図２は、第１実施形態におけるシリーズレギュレータ１０の出力動作を示す図であり、上から順に、負荷ＲＬに流れる出力電流Ｉｏｕｔ（＝Ｉｏｕｔ１＋Ｉｏｕｔ２）、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２、及び、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１が描写されている。なお、各横軸は出力電流Ｉｏｕｔの大きさを示している。

軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）では、オペアンプ１１がディセーブル状態とされるので、トランジスタＭ１がオフとなり、これに流れる出力電流Ｉｏｕｔ１がゼロ値となる。従って、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２は、負荷ＲＬに流れる出力電流Ｉｏｕｔそのものとなる。

一方、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）では、オペアンプ１１がイネーブル状態とされる。その結果、トランジスタＭ１には、出力電流Ｉｏｕｔから出力電流Ｉｏｕｔ２を差し引いた差分（＝Ｉｏｕｔ－Ｉｏｕｔ２）に相当する出力電流Ｉｏｕｔ１が流れる。

このように、重負荷用のトランジスタＭ１及びオペアンプ１１と、軽負荷用のトランジスタＭ２及びオペアンプ１２を個別に用意しておき、出力電流Ｉｏｕｔに応じてオペアンプ１１の動作可否を制御する構成であれば、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）における低消費電流化と、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）における高速負荷応答を両立することが可能となる。

ただし、第１実施形態のシリーズレギュレータ１０では、軽負荷用のオペアンプ１２が常にイネーブル状態とされている。そのため、出力電流Ｉｏｕｔの増大に伴い、出力電流Ｉｏｕｔ２がその最大値Ｉｏｕｔ＿ｍａｘ（＝アンプ切替閾値Ｉｔｈに相当）に達して以降、出力電流Ｉｏｕｔ２は、上記の最大値Ｉｏｕｔ＿ｍａｘに維持されたままとなる。

その結果、重負荷用のオペアンプ１１では、軽負荷領域から重負荷領域への切替に際して、出力電流Ｉｏｕｔ１をゼロ値（＝無負荷状態）から立ち上げなければならず、広負荷範囲（０～Ｉｏｕｔ－Ｉｏｕｔ２）での安定動作が必要となる。しかしながら、一般に、負荷範囲が広くなるほど出力インピーダンスの差が大きくなるため、無負荷状態での安定起動と大電流出力時の高速負荷応答及び安定動作の両立は難しい。

以下では、上記の考察に鑑み、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）における低消費電流化と、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）における高速負荷応答に加えて、広負荷範囲での安定動作も実現することのできる新規な実施形態について説明する。

＜第２実施形態＞
図３は、シリーズレギュレータの第２実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第１実施形態（図１）をベースとしつつ、アンプ制御回路１４がオペアンプ１１の動作可否を制御するだけでなく、オペアンプ１２の動作可否も制御する構成に変更されている。また、これに伴い、シリーズレギュレータ１０には、インバータ１５が追加されている。そこで、既出の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的に説明する。

アンプ制御回路１４は、例えばゲート信号Ｇ１及びＧ２の双方に基づいて、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）であるのか、それとも、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）であるのかを判別し、その判別結果に基づいてイネーブル信号ＥＮを生成する。より具体的に述べると、アンプ制御回路１４は、軽負荷領域でオペアンプ１１をディセーブル状態とし、重負荷領域でオペアンプ１１をイネーブル状態とするように、イネーブル信号ＥＮを生成する。この点については、基本的に先出の第１実施形態と同様である。

インバータ１５は、イネーブル信号ＥＮを論理反転させて反転イネーブル信号ＥＮＢを生成し、これをオペアンプ１２に出力する。従って、オペアンプ１２は、軽負荷領域でイネーブル状態となり、重負荷領域でディセーブル状態となる。すなわち、オペアンプ１１及び１２それぞれの動作可否は、イネーブル信号ＥＮと反転イネーブル信号ＥＮＢに応じて相補的に切り替えられる。

図４は、第２実施形態におけるシリーズレギュレータ１０の出力動作を示す図であり、先出の図２と同じく、上から順に、負荷ＲＬに流れる出力電流Ｉｏｕｔ、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２、及び、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１が描写されている。なお、各横軸は出力電流Ｉｏｕｔの大きさを示している。

軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）では、オペアンプ１１がディセーブル状態とされて、オペアンプ１２がイネーブル状態とされる。従って、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１がゼロ値となり、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２が負荷ＲＬに流れる出力電流Ｉｏｕｔそのものとなる。この点については、基本的に先出の第１実施形態と同様である。

一方、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）では、オペアンプ１１がイネーブル状態とされて、オペアンプ１２がディセーブル状態とされる。従って、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２がゼロ値となり、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１が負荷ＲＬに流れる出力電流Ｉｏｕｔそのものとなる。

本図に即して述べると、本実施形態のシリーズレギュレータ１０では、出力電流Ｉｏｕｔがアンプ切替閾値Ｉｔｈに達して軽負荷領域から重負荷領域に切り替わる際、出力電流Ｉｏｕｔ２がその最大値Ｉｏｕｔ２＿ｍａｘ（＝Ｉｔｈ）からゼロ値まで急峻に立下り、これとは相補的に、出力電流Ｉｏｕｔ１がゼロ値からその最小値Ｉｏｕｔ１＿ｍｉｎ（＝Ｉｔｈ）まで急峻に立ち上がる。なお、出力電流Ｉｏｕｔの線形性を維持するためには、Ｉｏｕｔ２＿ｍａｘ＝Ｉｏｕｔ１＿ｍｉｎ＝Ｉｔｈに設定しておけばよい。

すなわち、アンプ制御回路１４は、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）では、出力電流Ｉｏｕｔ１をゼロ値とし、出力電流Ｉｏｕｔ２で出力電流Ｉｏｕｔの全てを賄うように、オペアンプ１１及び１２をそれぞれ制御する一方、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）では、出力電流Ｉｏｕｔ２をゼロ値とし、出力電流Ｉｏｕｔ１で出力電流Ｉｏｕｔの全てを賄うように、オペアンプ１１及び１２をそれぞれ制御する。

別の見方をすると、アンプ制御回路１４は、重負荷用のオペアンプ１１をイネーブル状態とする際に、これが無負荷状態で動作し始めることのないように、軽負荷用のオペアンプ１１をディセーブル状態として、出力電流Ｉｏｕｔ２をゼロ値まで引き下げる。

その結果、オペアンプ１１では、軽負荷領域から重負荷領域への切替に際して、出力電流Ｉｏｕｔ１をゼロ値（＝無負荷状態）から起動する必要がなくなる。従って、オペアンプ１１では、無負荷状態での安定起動を考慮せず、大電流出力時の高速負荷応答及び安定動作に特化して、その位相定数などを設定することができる。

以上のアンプ切替制御より、本実施形態のシリーズレギュレータ１０であれば、広負荷範囲での安定動作、高速負荷応答、並びに、低消費電流化を実現することが可能となる。

なお、本図で示したように、アンプ切替閾値Ｉｔｈについては、軽負荷領域から重負荷領域への切替時と重負荷領域から軽負荷領域への切替時との間でヒステリシスを持たせておくことが望ましい。

＜第３実施形態＞
図５は、シリーズレギュレータの第３実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第２実施形態（図３）をベースとしつつ、重負荷領域でもオペアンプ１２がトランジスタＭ２を完全にオフしない構成に変更されている。また、本実施形態では、インバータ１５が割愛されており、アンプ制御回路１４からオペアンプ１１及び１２に個別のイネーブル信号ＥＮ１及びＥＮ２が出力されている。

アンプ制御回路１４は、例えばゲート信号Ｇ２に基づいて、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）と重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）の判別を行い、その判別結果に基づいてイネーブル信号ＥＮ１及びＥＮ２をそれぞれ生成する。より具体的に述べると、アンプ制御回路１４は、軽負荷領域では、オペアンプ１１をディセーブル状態としてオペアンプ１２をイネーブル状態とし、重負荷領域では、オペアンプ１１をイネーブル状態としてオペアンプ１２を出力電流抑制状態（＝トランジスタＭ２を完全にオフせずに、出力電流Ｉｏｕｔ２を固定値Ｉｏｕｔ２＿ｆｉｘに制限した状態）とするように、イネーブル信号ＥＮ１及びＥＮ２をそれぞれ生成する。

図６は、第３実施形態におけるシリーズレギュレータ１０の出力動作を示す図であり、先出の図２や図４と同じく、上から順に、負荷ＲＬに流れる出力電流Ｉｏｕｔ、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２、及び、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１が描写されている。なお、各横軸は出力電流Ｉｏｕｔの大きさを示している。

軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）では、オペアンプ１１がディセーブル状態とされて、オペアンプ１２がイネーブル状態とされる。従って、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１がゼロ値となり、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２が負荷ＲＬに流れる出力電流Ｉｏｕｔそのものとなる。この点については、基本的に先出の第１実施形態や第２実施形態と同様である。

一方、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）では、オペアンプ１１がイネーブル状態とされて、オペアンプ１２が出力電流抑制状態とされる。従って、出力電流Ｉｏｕｔ２が固定値Ｉｏｕｔ２＿ｆｉｘとなり、出力電流Ｉｏｕｔ１が、出力電流Ｉｏｕｔから出力電流Ｉｏｕｔ２を差し引いた差分値（＝Ｉｏｕｔ－Ｉｏｕｔ２）となる。

本図に即して述べると、本実施形態のシリーズレギュレータ１０では、出力電流Ｉｏｕｔがアンプ切替閾値Ｉｔｈに達して軽負荷領域から重負荷領域に切り替わる際、出力電流Ｉｏｕｔ２がその最大値Ｉｏｕｔ２＿ｍａｘ（＝Ｉｔｈ）から固定値Ｉｏｕｔ２＿ｆｉｘ（＜Ｉｏｕｔ２＿ｍａｘ）まで急峻に立下り、これとは相補的に、出力電流Ｉｏｕｔ１がゼロ値からその最小値Ｉｏｕｔ１＿ｍｉｎ（＝Ｉｔｈ－Ｉｏｕｔ２＿ｆｉｘ）まで急峻に立ち上がる。

すなわち、アンプ制御回路１４は、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）では、出力電流Ｉｏｕｔ１をゼロ値とし、出力電流Ｉｏｕｔ２で出力電流Ｉｏｕｔの全てを賄うように、オペアンプ１１及び１２をそれぞれ制御する一方、重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）では、出力電流Ｉｏｕｔ２を固定値Ｉｏｕｔ２＿ｆｉｘ（＜Ｉｔｈ）とし、出力電流Ｉｏｕｔ１で出力電流Ｉｏｕｔから出力電流Ｉｏｕｔ２を差し引いた差分（Ｉｏｕｔ－Ｉｏｕｔ２）を賄うように、オペアンプ１１及び１２をそれぞれ制御する。

このように、重負荷領域でもオペアンプ１２がトランジスタＭ２を完全にオフしない構成であれば、先出の第２実施形態と同じく、広負荷範囲での安定動作、高速負荷応答、並びに、低消費電流化を実現することができる上、重負荷領域から軽負荷領域への急峻な負荷変動時にも、オペアンプ１２を遅滞なく円滑に反応させることが可能となる。

なお、本実施形態のシリーズレギュレータ１０では、軽負荷領域から重負荷領域への切替に際して、オペアンプ１１が安定動作可能な負荷状態から起動できるように、上記のアンプ切替閾値Ｉｔｈ（例えば数百μＡ～数ｍＡ）や固定値Ｉｏｕｔ２＿ｆｉｘ（例えば数十μＡ～１００μＡ）を適宜調整することが望ましい。

＜第４実施形態＞
図７は、シリーズレギュレータの第４実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第３実施形態（図５）をベースとしつつ、出力電流Ｉｏｕｔの流れる電流経路上にセンス抵抗Ｒｓが設けられており、出力電流Ｉｏｕｔに応じたセンス電圧Ｖｓ（＝Ｉｏｕｔ×Ｒｓ）がアンプ制御回路１４に入力されている。

アンプ制御回路１４は、このセンス電圧Ｖｓに基づいて、軽負荷領域（Ｉｏｕｔ＜Ｉｔｈ）と重負荷領域（Ｉｏｕｔ＞Ｉｔｈ）の判別を行い、その判別結果に基づいてイネーブル信号ＥＮ１及びＥＮ２をそれぞれ生成する。

このように、負荷領域の判別手法については、ゲート信号Ｇ１及びＧ２に基づく判別手法であってもよいし、センス電圧Ｖｓに基づく判別手法であってもよいし、これら以外の判別手法であってもよい。なお、センス電圧Ｖｓを用いる場合には、アンプ切替閾値Ｉｔｈにヒステリシスを持たせておくことにより、判別動作の安定性を高めることができる。ただし、アンプ切替閾値Ｉｔｈのヒステリシスは、必ずしも必須の構成要素ではない。

＜第５実施形態＞
図８は、シリーズレギュレータの第５実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第２実施形態（図３）をベースとしつつ、アンプ制御回路１４及びインバータ１５に代えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ３及びＭ４と、抵抗Ｒ３と、オフセット電圧源１６とを有する。また、本図では、以降の説明を簡単とするために、抵抗Ｒ１を割愛してシリーズレギュレータ１０をバッファ出力状態としている。以下では、本実施形態の特徴部分について重点的に説明する。

オペアンプ１１は、反転入力端（－）に入力される基準電圧Ｖｒｅｆ１（既出の基準電圧Ｖｒｅｆに相当）と、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ１（既出の帰還電圧Ｖｆｂに相当）とが一致（イマジナリショート）するように、ゲート信号Ｇ１を生成する。先にも述べたように、オペアンプ１１については、低消費電流化よりも高速負荷応答などに特化した回路設計を行うことができる。

オペアンプ１２は、反転入力端（－）に入力される基準電圧Ｖｒｅｆ２（＝Ｖｒｅｆ１＋Ｖｏｆｆｓｅｔ）と、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ２（＝Ｖｆｂ１＋ΔＶ１）とが一致（イマジナリショート）するように、ゲート信号Ｇ２を生成する。先にも述べたように、オペアンプ１２については、高速負荷応答よりも低消費電流化などに特化した回路設計を行うことができる。

基準電圧源１３は、入力電圧Ｖｉｎから所定の基準電圧Ｖｒｅｆ１を生成する第１の内部電源回路（例えばバンドギャップ電源回路）である。

オフセット電圧源１６は、基準電圧Ｖｒｅｆ１に固定オフセット電圧Ｖｏｆｆｓｅｔを付与した基準電圧Ｖｒｅｆ２（＝Ｖｒｅｆ１＋Ｖｏｆｆｓｅｔ）を生成する第２の内部電源回路である。

トランジスタＭ３は、オフセット電圧キャンセル用のトランジスタである。トランジスタＭ３のソースは、電源（＝入力電圧Ｖｉｎの入力端）に接続されている。トランジスタＭ３のドレインは、帰還電圧Ｖｆｂ２の印加端に接続されている。トランジスタＭ３のゲートは、オペアンプ１２の出力端（＝ゲート信号Ｇ２の出力端）に接続されている。トランジスタＭ３のオン抵抗値は、ゲート信号Ｇ２が高いほど高くなり、ゲート信号Ｇ２が低いほど低くなる。従って、トランジスタＭ３に流れる出力電流Ｉｏｕｔ３は、ゲート信号Ｇ２が高いほど小さくなり、ゲート信号Ｇ２が低いほど大きくなる。

トランジスタＭ４は、オペアンプ切替用のトランジスタである。トランジスタＭ４のソースは、電源（＝入力電圧Ｖｉｎの入力端）に接続されている。トランジスタＭ４のドレインは、帰還電圧Ｖｆｂ２の印加端に接続されている。トランジスタＭ４のゲートは、オペアンプ１１の出力端（＝ゲート信号Ｇ１の出力端）に接続されている。トランジスタＭ４のオン抵抗値は、ゲート信号Ｇ１が高いほど高くなり、ゲート信号Ｇ１が低いほど低くなる。従って、トランジスタＭ４に流れる出力電流Ｉｏｕｔ４は、ゲート信号Ｇ１が高いほど小さくなり、ゲート信号Ｇ１が低いほど大きくなる。

抵抗Ｒ３は、帰還電圧Ｖｆｂ１の印加端と帰還電圧Ｖｆｂ２の印加端との間に接続されたオフセット抵抗であり、自身に流れる出力電流Ｉｏｕｔ３及びＩｏｕ４に応じた可変オフセット電圧ΔＶ１（＝（Ｉｏｕｔ３＋Ｉｏｕｔ４）×Ｒ３）を帰還電圧Ｖｆｂ１に付与して帰還電圧Ｖｆｂ２（＝Ｖｆｂ１＋ΔＶ１）を生成する。

図９は、第５実施形態におけるシリーズレギュレータ１０の出力動作を示す図であり、上から順に、負荷ＲＬに与えられる出力電圧Ｖｏｕｔ、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２、及び、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１が描写されている。なお、各横軸は出力電流Ｉｏｕｔの大きさを示している。

以下の説明では、トランジスタＭ１及びＭ４のサイズ比がＭ１：Ｍ４＝Ｍ：１であり、Ｉｏｕｔ４＝Ｉｏｕｔ１／Ｍであるものとする。また、トランジスタＭ２及びＭ３のサイズ比がＭ２：Ｍ３＝Ｎ：１であり、Ｉｏｕｔ３＝Ｉｏｕｔ２／Ｎであるものとする。

まず、軽負荷領域から重負荷領域への切替動作について説明する。軽負荷領域（Ｉｏｕｔ＜ＩｔｈＨ）では、オペアンプ１１がゲート信号Ｇ１をハイレベルに固定してトランジスタＭ１（及びＭ４）をオフさせた状態となるので、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２が負荷ＲＬに流れる出力電流Ｉｏｕｔそのものとなる。なお、出力電流Ｉｏｕｔ（＝Ｉｏｕｔ２）が増大していくと、出力電流Ｉｏｕｔ３も増大していくので、可変オフセット電圧ΔＶ１（＝Ｉｏｕｔ３×Ｒ３）が上昇していく。従って、固定オフセット電圧Ｖｏｆｆｓｅｔが可変オフセット電圧ΔＶ１により徐々にキャンセルされていく。

出力電流Ｉｏｕｔがさらに増大し、Ｉｏｕｔ＝Ｉｏｕｔ２＝ＩｔｈＨ（＝Ｖｏｆｆｓｅｔ×Ｎ／Ｒ３）になると、固定オフセット電圧Ｖｏｆｆｓｅｔと可変オフセット電圧ΔＶ１との差が０Ｖとなる。すなわち、固定オフセット電圧Ｖｏｆｆｓｅｔが可変オフセット電圧ΔＶ１により完全にキャンセルされた状態（ΔＶ１＝Ｖｏｆｆｓｅｔ）となる。

このとき、出力電流Ｉｏｕｔ２は、この時点で流れている電流値を最大値Ｉｏｕｔ２＿ｍａｘ（＝ＩｔｈＨ）として、それ以上に増えなくなる。なぜなら、出力電流Ｉｏｕｔ２がそれ以上に増えようとすると、可変オフセット電圧ΔＶ１が固定オフセット電圧Ｖｏｆｆｓｅｔよりも高くなってしまい、オペアンプ１２がトランジスタＭ２及びＭ３をオフさせようとする負帰還動作となるためである。

その結果、出力電流Ｉｏｕｔがアンプ切替閾値ＩｔｈＨよりも大きくなると、その超過分を出力電流Ｉｏｕｔ１で賄うために、重負荷用のオペアンプ１１が動作するので、トランジスタＭ１がオンする。また、これと同時にトランジスタＭ４もオンする。従って、出力電流Ｉｏｕｔ１が流れ始めるとともに、出力電流Ｉｏｕｔ４も増大していく。

出力電流Ｉｏｕｔ４が少しでも流れると、可変オフセット電圧ΔＶ１が固定オフセット電圧Ｖｏｆｆｓｅｔよりも高くなるので、上記で説明したように、オペアンプ１２がトランジスタＭ２及びＭ３をオフさせようとする。従って、負荷ＲＬに流れる出力電流Ｉｏｕｔとしては、出力電流Ｉｏｕｔ２よりも出力電流Ｉｏｕｔ１が支配的となり、出力電流Ｉｏｕｔ４もさらに増大する。

上記一連の切替動作により、出力電流Ｉｏｕｔの制御主体は、軽負荷用のオペアンプ１２から重負荷用のオペアンプ１１へと一気に移行する。その結果、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１は、ゼロ値から流れ始めるのではなく、これよりも大きい所定の最小値Ｉｏｕｔ１＿ｍｉｎ（＝ＩｔｈＨ＝Ｖｏｆｆｓｅｔ×Ｎ／Ｒ３）から流れ始める。

次に、重負荷領域から軽負荷領域への切替動作について説明する。重負荷領域（Ｉｏｕｔ＞ＩｔｈＨ）では、出力電流Ｉｏｕｔ（＝Ｉｏｕｔ１）の減少に伴い、可変オフセット電圧ΔＶ１（＝Ｉｏｕｔ４×Ｒ３）が低下していく。

そして、出力電流Ｉｏｕｔがさらに減少し、Ｉｏｕｔ＜ＩｔｈＬ（＝Ｖｏｆｆｓｅｔ×Ｍ／Ｒ３）になると、Ｖｏｆｆｓｅｔ＞ΔＶ１となり、延いては、Ｖｒｅｆ２＜Ｖｆｂ２となる。従って、軽負荷用のオペアンプ１２が再び動作し始めるので、トランジスタＭ２（及びＭ３）がオンする。その結果、出力電圧Ｖｏｕｔが持ち上がり、重負荷用のオペアンプ１１がゲート信号Ｇ１をハイレベルに固定した状態に戻る。

上記一連の切替動作により、出力電流Ｉｏｕｔ（＝Ｉｏｕｔ１）がアンプ切替閾値ＩｔｈＬよりも小さくなると、出力電流Ｉｏｕｔの制御主体は、重負荷用のオペアンプ１１から軽負荷用のオペアンプ１２へと一気に移行する。従って、オペアンプ１１が軽負荷領域で動作することはない。従って、オペアンプ１１の特性を重負荷領域に特化して設計することが可能となる。

なお、図９と先出の図４を対比すれば分かるように、本実施形態のシリーズレギュレータ１０では、基本的に、第２実施形態と同様のアンプ切替動作が実現される。すなわち、本実施形態は、第２実施形態をより具現化したものとして理解することもできる。

また、抵抗Ｒ１を割愛することなく、出力電圧Ｖｏｕｔの分圧電圧を第１帰還電圧Ｖｆｂ１とする場合でも、抵抗分圧に伴う電圧変動を考慮して回路定数（Ｖｏｆｆｓｅｔ、Ｒ３、Ｉｏｕｔ３、Ｉｏｕｔ４など）を適宜設定することにより、上記と同様の作用効果を享受し得ることは言うまでもない。

＜第６実施形態＞
図１０は、シリーズレギュレータの第６実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第５実施形態（図８）をベースとしつつ、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ５をさらに有する。以下では、本実施形態の特徴部分について重点的に説明する。

トランジスタＭ５は、出力電流Ｉｏｕｔ２の固定値設定用トランジスタである。トランジスタＭ５のソースは、トランジスタＭ４のドレインに接続されている。トランジスタＭ５のドレインは、帰還電圧Ｖｆｂ２の印加端に接続されている。また、トランジスタＭ５のゲートは、オペアンプ１２の出力端（＝ゲート信号Ｇ２の出力端）に接続されている。このように、トランジスタＭ５は、出力電流Ｉｏｕｔ４の流れる電流経路上（＝トランジスタＭ４と帰還電圧Ｖｆｂ２の印加端との間）に挿入されている。以下では、その導入意義について説明する。

図１１は、第６実施形態におけるシリーズレギュレータ１０の出力動作を示した図であり、先出の図９と同じく、上から順に、負荷ＲＬに与えられる出力電圧Ｖｏｕｔ、トランジスタＭ２に流れる出力電流Ｉｏｕｔ２、及び、トランジスタＭ１に流れる出力電流Ｉｏｕｔ１が描写されている。なお、各横軸は出力電流Ｉｏｕｔの大きさを示している。

基本的なアンプ切替動作は、先の第５実施形態（図９）と同様であるが、本実施形態では、トランジスタＭ５の新規導入により、重負荷領域（Ｉｏｕｔ＞ＩｔｈＨ）でもオペアンプ１２がトランジスタＭ２を完全にオフしなくなる。以下、具体的に説明する。なお、以下の説明では、トランジスタＭ２及びＭ５のサイズ比がＭ２：Ｍ５＝Ｐ：１であり、Ｉｏｕｔ５＝Ｉｏｕｔ２／Ｐであるものとする。

オペアンプ１２から出力されるゲート信号Ｇ２は、トランジスタＭ２のゲートだけでなく、トランジスタＭ５のゲートにも共通に入力されている。従って、出力電流Ｉｏｕｔがアンプ切替閾値ＩｔｈＨよりも大きくなり、軽負荷領域から重負荷領域に切り替わるときでも、トランジスタＭ２（及びＭ３）が完全にオフしなくなる。なぜなら、トランジスタＭ２（及びＭ３）を完全にオフしてしまうと、トランジスタＭ５も完全にオフしてしまうので、出力電流Ｉｏｕｔ４の流れる電流経路が遮断されてしまい、抵抗Ｒ３に可変オフセット電圧ΔＶ１が生じなくなるからである。

なお、このときに流れる出力電流Ｉｏｕｔ２の固定値Ｉｏｕｔ２＿ｆｉｘについては、｛（Ｉｏｕｔ２／Ｐ）＋（Ｉｏｕｔ２／Ｎ）｝×Ｒ３＝Ｖｏｆｆｓｅｔより、Ｉｏｕｔ２＿ｆｉｘ＝（Ｖｏｆｆｓｅｔ／Ｒ３）×｛Ｐ×Ｎ／（Ｐ＋Ｎ）｝として求められる。

また、重負荷領域での出力電流Ｉｏｕｔ１については、Ｉｏｕｔ＝Ｉｏｕｔ１＋Ｉｏｕｔ２＿ｆｉｘより、Ｉｏｕｔ１＝Ｉｏｕｔ－Ｉｏｕｔ２＿ｆｉｘとなる。

一方、重負荷領域から軽負荷領域へのアンプ切替閾値ＩｔｈＬについては、先出の第５実施形態と異なる。より具体的に述べると、Ｉｏｕｔ１／Ｍ＜Ｉｏｕｔ２＿ｆｉｘ／Ｐとなるポイントで、出力電圧Ｖｏｕｔがオペアンプ１１で設定される目標値（＝基準電圧Ｖｒｅｆ１）よりも高くなり、オペアンプ１１がトランジスタＭ１をオフし始める。

なお、上記の条件を満たす出力電流Ｉｏｕｔ１については、Ｉｏｕｔ１＝Ｍ×Ｉｏｕｔ２＿ｆｉｘ／Ｐで求めることができる。また、Ｉｏｕｔ＝Ｉｏｕｔ１＋Ｉｏｕｔ２より、アンプ切替閾値ＩｔｈＬについては、ＩｔｈＬ＝（Ｍ＋Ｐ）×Ｉｏｕｔ２＿ｆｉｘ／Ｐ＝（Ｍ＋Ｐ）×Ｎ×Ｖｏｆｆｓｅｔ／｛Ｒ３×（Ｐ＋Ｎ）｝として求められる。

出力電流Ｉｏｕｔが上記のアンプ切替閾値ＩｔｈＬを下回ると、Ｖｏｆｆｓｅｔ＞ΔＶ１となり、延いては、Ｖｒｅｆ２＜Ｖｆｂ２となる。従って、軽負荷用のオペアンプ１２が再び動作し始めるので、出力電圧Ｖｏｕｔが持ち上がり、重負荷用のオペアンプ１１がゲート信号Ｇ１をハイレベルに固定した状態に戻る。

重負荷領域において、ゲート信号Ｇ２がハイレベルに張り付いてしまう構成では、重負荷領域から軽負荷領域への急峻な負荷変動が生じたときに、オペアンプ１２による出力帰還動作が不安定となりやすい。これに対して、本実施形態のように、重負荷領域でもオペアンプ１２がトランジスタＭ２を完全にオフしない構成（＝ゲート信号Ｇ２がハイレベルに張り付かない構成）であれば、重負荷領域から軽負荷領域への急峻な負荷変動時にも、オペアンプ１２による出力帰還動作をより安定化させることが可能となる。

なお、図１１と先出の図６とを対比すれば分かるように、本実施形態のシリーズレギュレータ１０では、基本的に、第３実施形態と同様のアンプ切替動作が実現される。すなわち、本実施形態は、第３実施形態をより具現化したものとして理解することもできる。

図１２は、トランジスタＭ４の閾値ばらつき（＝オンスレッショルド電圧Ｖｔｈの製造ばらつき）に起因するアンプ切替動作の不具合を示す図であり、負荷ＲＬに流れる出力電流Ｉｏｕｔ（横軸）とトランジスタＭ１に流れる出力電流Ｉｏｕｔ１（縦軸）との関係が示されている。

先に説明した第５実施形態（図８）と第６実施形態（図１０）では、いずれも、重負荷領域から軽負荷領域へのアンプ切替閾値ＩｔｈＨがトランジスタＭ４によって決定されていた。ただし、トランジスタＭ４は、軽負荷領域から重負荷領域へのアンプ切替閾値ＩｔｈＬを決定する際にも重要な役割を果たしている。

例えば、トランジスタＭ４のオンスレッショルド電圧ＶｔｈがトランジスタＭ１のそれよりも高い場合、トランジスタＭ１がオンしてもトランジスタＭ４がオフしている状況が生じ得る。このような状況に陥ると、軽負荷領域から重負荷領域への切替動作がうまくいかず、オペアンプ１１が想定よりも負荷の軽い状態で動作してしまうおそれがある（図１２の大破線で囲まれた領域を参照）。

すなわち、軽負荷領域から重負荷領域へのアンプ切替閾値ＩｔｈＨのみを考慮すれば、トランジスタＭ４のサイズ（Ｗ／Ｌ比）は、トランジスタＭ４のオンスレッショルド電圧Ｖｔｈがばらついても、トランジスタＭ１のそれを上回らないように、できるだけ低めに設計しておく必要がある。また、トランジスタＭ１よりもオンスレッショルド電圧Ｖｔｈの低い素子（Ｌｏｗ－Ｖｔｈ ＰＭＯＳＦＥＴ）が存在するのであれば、これを用いることが望ましい。

しかし、上記の対策を採用した場合、重負荷領域から軽負荷領域へのアンプ切替閾値ＩｔｈＬが本来の狙い値よりも必然的に軽負荷側に設定されることになる。なぜなら、上記の対策では、トランジスタＭ１及びＭ４のサイズ比（Ｍ：１）を１：１に近付けることを意味しているので、パラメータＭが小さくなり、延いては、アンプ切替閾値ＩｔｈＬが軽負荷側にシフトしていく。また、Ｌｏｗ－Ｖｔｈ ＰＭＯＳＦＥＴを使用した場合には、単純なサイズ比でパラメータＭを決定することができなくなるので、アンプ切替閾値ＩｔｈＬの設定がさらに難しくなる。

以下では、上記の考察に鑑み、アンプ切替閾値ＩｔｈＨ及びＩｔｈＬそれぞれを適切に設定することのできる新規な実施形態について説明する。

＜第７実施形態＞
図１３は、シリーズレギュレータの第７実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第６実施形態（図１０）をベースとしつつ、トランジスタＭ４としてＬｏｗ－Ｖｔｈ ＰＭＯＳＦＥＴが用いられているほか、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ６及びＭ７をさらに有する。以下では、本実施形態の特徴部分について重点的に説明する。

トランジスタＭ４は、先と同じく、オペアンプ切替用のトランジスタとして用いられているが、特に、トランジスタＭ１よりもオンスレッショルド電圧Ｖｔｈの低いＬｏｗ－Ｖｔｈ ＰＭＯＳＦＥＴを採用したことにより、軽負荷領域から重負荷領域へのオペアンプ切替用トランジスタとして機能する。また、トランジスタＭ５は、トランジスタＭ４の上記変更に伴い、出力電流Ｉｏｕｔ４の制限用トランジスタとして機能する。このように、本実施形態のシリーズレギュレータ１０では、トランジスタＭ６及びＭ７の新規導入に伴い、トランジスタＭ４及びＭ５の役割が変更されている。

トランジスタＭ６は、重負荷領域から軽負荷領域へのオペアンプ切替用トランジスタである。トランジスタＭ６のソースは、電源（＝入力電圧Ｖｉｎの入力端）に接続されている。トランジスタＭ６のドレインは、トランジスタＭ７のソースに接続されている。トランジスタＭ７のゲートは、オペアンプ１１の出力端（＝ゲート信号Ｇ１の出力端）に接続されている。トランジスタＭ６のオン抵抗値は、ゲート信号Ｇ１が高いほど高くなり、ゲート信号Ｇ１が低いほど低くなる。従って、トランジスタＭ６に流れる出力電流Ｉｏｕｔ６は、ゲート信号Ｇ１が高いほど小さくなり、ゲート信号Ｇ１が低いほど大きくなる。なお、トランジスタＭ６は、トランジスタＭ１と並べて形成するなどして、互いのペア性を高めておくことが望ましい。

トランジスタＭ７は、出力電流Ｉｏｕｔ２の固定値設定用トランジスタである。トランジスタＭ７のソースは、トランジスタＭ６のドレインに接続されている。トランジスタＭ７のドレインは、帰還電圧Ｖｆｂ２の印加端に接続されている。また、トランジスタＭ７のゲートは、オペアンプ１２の出力端（＝ゲート信号Ｇ２の出力端）に接続されている。このように、トランジスタＭ７は、出力電流Ｉｏｕｔ６の流れる電流経路上（＝トランジスタＭ６と帰還電圧Ｖｆｂ２の印加端との間）に挿入されている。

次に、上記したトランジスタＭ６及びＭ７の導入意義について説明する。第７実施形態におけるシリーズレギュレータ１０の出力動作波形（タイミングチャート）については、先出の第６実施形態（図１１）と変わらないので、その描写を割愛するが、アンプ切替閾値ＩｔｈＨ及びＩｔｈＬの設定動作が異なっている。以下、その点について詳述する。

なお、以下の説明では、トランジスタＭ１及びＭ６のサイズ比がＭ１：Ｍ６＝Ｑ：１であり、トランジスタＭ２及びＭ７のサイズ比がＭ２：Ｍ７＝Ｓ：１であるものとする。

まず、本実施形態のシリーズレギュレータ１０では、トランジスタＭ４の役割がアンプ切替閾値ＩｔｈＨの設定用に特化されている。より具体的に述べると、トランジスタＭ４としては、軽負荷領域から重負荷領域へのアンプ切替が確実に行われるように、トランジスタＭ１よりもオンスレッショルド電圧Ｖｔｈが低い素子（Ｌｏｗ－Ｖｔｈ ＰＭＯＳＦＥＴ）が用いられている。なお、このような素子を用いることができない場合には、トランジスタＭ４のオンスレッショルド電圧Ｖｔｈがばらついても、トランジスタＭ１のそれを上回らないように、トランジスタＭ１及びＭ４のサイズ比（Ｍ：１）を１：１に近付けておけばよい。

トランジスタＭ４のオンタイミングは、トランジスタＭ１のオンタイミングよりも早い方が望ましい。ただし、トランジスタＭ４に流れる出力電流Ｉｏｕｔ４自体は、小さくてもよい。なぜなら、可変オフセット電圧ΔＶ１が固定オフセット電圧Ｖｏｆｆｓｅｔより少しでも高くなり、オペアンプ１２がゲート信号Ｇ２を引き上げ始めると、正帰還が掛かり、オペアンプ１２自身の出力動作によってアンプ切替動作が進むためである。そこで、トランジスタＭ４に流れる出力電流Ｉｏｕｔ４は、トランジスタＭ５で制限しておくことが望ましい（Ｍ２：Ｍ５＝Ｐ：１）。

一方、重負荷領域から軽負荷領域へのアンプ切替閾値ＩｔｈＬについては、トランジスタＭ６及びＭ７で別途設定されている。なお、出力電流Ｉｏｕｔ４が出力電流Ｉｏｕｔ３や出力電流Ｉｏｕｔ６と比べて無視できるほど小さい場合、アンプ切替閾値ＩｔｈＬは、出力電流Ｉｏｕｔ３及びＩｏｕｔ６に応じて決定することができる。また、その考え方や計算式については、基本的に先出の第６実施形態と同様であり、出力電流Ｉｏｕｔ４を出力電流Ｉｏｕｔ６に置き換えて理解すればよい。

より具体的に述べると、Ｉｏｕｔ１／Ｑ＜Ｉｏｕｔ２＿ｆｉｘ／Ｓとなるポイントで、出力電圧Ｖｏｕｔがオペアンプ１１で設定される目標値（＝基準電圧Ｖｒｅｆ１）よりも高くなり、オペアンプ１１がトランジスタＭ１をオフし始める。

なお、上記の条件を満たす出力電流Ｉｏｕｔ１については、Ｉｏｕｔ１＝Ｑ×Ｉｏｕｔ２＿ｆｉｘ／Ｓで求めることができる。また、Ｉｏｕｔ＝Ｉｏｕｔ１＋Ｉｏｕｔ２より、アンプ切替閾値ＩｔｈＬについては、ＩｔｈＬ＝（Ｑ＋Ｓ）×Ｉｏｕｔ２＿ｆｉｘ／Ｓ＝（Ｑ＋Ｓ）×Ｎ×Ｖｏｆｆｓｅｔ／｛Ｒ３×（Ｓ＋Ｎ）｝として求められる。

出力電流Ｉｏｕｔが上記のアンプ切替閾値ＩｔｈＬを下回ると、Ｖｏｆｆｓｅｔ＞ΔＶ１となり、延いては、Ｖｒｅｆ２＜Ｖｆｂ２となる。従って、軽負荷用のオペアンプ１２が再び動作し始めるので、出力電圧Ｖｏｕｔが持ち上がり、重負荷用のオペアンプ１１がゲート信号Ｇ１をハイレベルに固定した状態に戻る。

＜第８実施形態＞
図１４は、シリーズレギュレータの第８実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第７実施形態（図１３）をベースとしつつ、トランジスタＭ５のドレインとトランジスタＭ７のドレインとの間に接続された抵抗Ｒ４（＝ヒステリシス用の第２オフセット抵抗に相当）をさらに有する。

このように、重負荷領域から軽負荷領域へのアンプ切替閾値ＩｔｈＬを設定する手段としては、先出のトランジスタＭ６及びＭ７だけでなく、さらに、出力電流Ｉｏｕｔ６に応じた可変オフセット電圧ΔＶ２（＝Ｉｏｕｔ６×Ｒ４）を帰還電圧Ｖｆｂ１に付与するための抵抗Ｒ４を追加してもよい。

＜第９実施形態＞
図１５は、シリーズレギュレータの第９実施形態を示す図である。本実施形態のシリーズレギュレータ１０は、第７実施形態（図１３）をベースとしつつ、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ８及びＭ９と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１０及びＭ１１と、抵抗Ｒ５～Ｒ８と、をさらに有する。また、これらの素子追加に伴い、既出のトランジスタＭ４～Ｍ７についても、それぞれの接続関係が変更されている。以下、具体的に説明する。

トランジスタＭ４のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ４のドレインは、抵抗Ｒ５を介して接地端に接続されている。トランジスタＭ４のゲートは、オペアンプ１１の出力端に接続されている。

トランジスタＭ５のソースは、トランジスタＭ８のドレインに接続されている。トランジスタＭ５のドレインは、帰還電圧Ｖｆｂ２の印加端に接続されている。トランジスタＭ５のゲートは、オペアンプ１２の出力端に接続されている。

トランジスタＭ６のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ６のドレインは、抵抗Ｒ７を介して接地端に接続されている。トランジスタＭ６のゲートは、オペアンプ１１の出力端に接続されている。

トランジスタＭ７のソースは、トランジスタＭ９のドレインに接続されている。トランジスタＭ７のドレインは、帰還電圧Ｖｆｂ２の印加端に接続されている。トランジスタＭ７のゲートは、オペアンプ１２の出力端に接続されている。

トランジスタＭ８のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ８のドレインは、トランジスタＭ５のソースに接続されている。トランジスタＭ８のゲートは、抵抗Ｒ６を介して入力電圧Ｖｉｎの印加端に接続されている。

トランジスタＭ９のソースは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＭ９のドレインは、トランジスタＭ７のソースに接続されている。トランジスタＭ９のゲートは、抵抗Ｒ８を介して入力電圧Ｖｉｎの印加端に接続されている。

トランジスタＭ１０のドレインは、トランジスタＭ８のゲートに接続されている。トランジスタＭ１０のソースは、接地端に接続されている。トランジスタＭ１０のゲートは、トランジスタＭ４のドレインに接続されている。

トランジスタＭ１１のドレインは、トランジスタＭ９のゲートに接続されている。トランジスタＭ１１のソースは、接地端に接続されている。トランジスタＭ１１のゲートは、トランジスタＭ６のドレインに接続されている。

例えば、トランジスタＭ４がオンすると、トランジスタＭ１０のゲート電圧が上昇してトランジスタＭ１０がオンし、トランジスタＭ８のゲート電圧が低下してトランジスタＭ８がオンする。その結果、トランジスタＭ５に出力電流Ｉｏｕｔ４が流れる状態となる。

逆に、トランジスタＭ４がオフすると、トランジスタＭ１０のゲート電圧が低下してトランジスタＭ１０がオフし、トランジスタＭ８のゲート電圧が上昇してトランジスタＭ８がオフする。その結果、出力電流Ｉｏｕｔ４の流れる電流経路が遮断される。

同様に、トランジスタＭ６がオンすると、トランジスタＭ１１のゲート電圧が上昇してトランジスタＭ１１がオンし、トランジスタＭ９のゲート電圧が低下してトランジスタＭ９がオンする。その結果、トランジスタＭ７に出力電流Ｉｏｕｔ６が流れる状態となる。

逆に、トランジスタＭ６がオフすると、トランジスタＭ１１のゲート電圧が低下してトランジスタＭ１１がオフし、トランジスタＭ９のゲート電圧が上昇してトランジスタＭ９がオフする。その結果、出力電流Ｉｏｕｔ６の流れる電流経路が遮断される。

このように、オペアンプ１１により駆動されるトランジスタＭ４と、オペアンプ１２により駆動されるＭ５は、共通の電流経路上に設けることなく、それぞれの電流経路を切り分けておいてもよい。トランジスタＭ６とトランジスタＭ７についても同様である。

＜電子機器への搭載＞
図１６は、スマートフォンの外観を示す図である。スマートフォンＸは、シリーズレギュレータ１０を搭載する電子機器の一例である。例えば、シリーズレギュレータ１０は、スマートフォンＸに組み込まれている無線通信モジュールなどの電源として好適に用いることができる。もちろん、シリーズレギュレータ１０は、スマートフォンＸだけでなく、ノートパソコンやタブレットなどのモバイル機器を始めとして、様々な電子機器に広く用いられることは言うまでもない。また、シリーズレギュレータ１０には、無線通信モジュールに限らず、様々な負荷ＲＬを接続することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているシリーズレギュレータは、例えば、無線通信モジュール用電源として利用することが可能である。

１０ シリーズレギュレータ
１１ オペアンプ（重負荷用）
１２ オペアンプ（軽負荷用）
１３ 基準電圧源
１４ アンプ制御回路
１５ インバータ
１６ オフセット電圧源
Ｍ１～Ｍ９ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｍ１０、Ｍ１１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１～Ｒ８ 抵抗
ＲＬ 負荷
Ｒｓ センス抵抗
Ｘ スマートフォン（電子機器）

Claims (6)

1. ソースが入力電圧の印加端に接続されており、ドレインが出力電圧の印加端に接続された第１トランジスタと；
   ソースが前記入力電圧の印加端に接続されており、ドレインが前記出力電圧の印加端に接続されており、前記第１トランジスタよりも電流能力の小さい第２トランジスタと；
   第１入力端が第１基準電圧の印加端に接続されており、第２入力端が前記出力電圧に応じた第１帰還電圧の印加端に接続されており、出力端が前記第１トランジスタの制御端に接続された第１アンプと；
   第１入力端が前記第１基準電圧に固定オフセット電圧を付与した第２基準電圧の印加端に接続されており、第２入力端が前記第１帰還電圧に可変オフセット電圧を付与した第２帰還電圧の印加端に接続されており、出力端が前記第２トランジスタの制御端に接続されており、前記第１アンプよりも消費電流の小さい第２アンプと；
   前記第１帰還電圧の印加端と前記第２帰還電圧の印加端との間に接続された第１オフセット抵抗と；
   前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第３トランジスタと；
   前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第１アンプの出力端に接続された第４トランジスタと；
   を有する、シリーズレギュレータ。
2. 前記第４トランジスタと前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第５トランジスタをさらに有する、請求項１に記載のシリーズレギュレータ。
3. 前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第１アンプの出力端に接続された第６トランジスタと；
   前記第６トランジスタと前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第７トランジスタと；
   をさらに有し、
   前記第４トランジスタのオンスレッショルド電圧は、前記第１トランジスタのオンスレッショルド電圧よりも低い、請求項２に記載のシリーズレギュレータ。
4. ソースが入力電圧の印加端に接続されており、ドレインが出力電圧の印加端に接続された第１トランジスタと；
   ソースが前記入力電圧の印加端に接続されており、ドレインが前記出力電圧の印加端に接続されており、前記第１トランジスタよりも電流能力の小さい第２トランジスタと；
   第１入力端が第１基準電圧の印加端に接続されており、第２入力端が前記出力電圧に応じた第１帰還電圧の印加端に接続されており、出力端が前記第１トランジスタの制御端に接続された第１アンプと；
   第１入力端が前記第１基準電圧に固定オフセット電圧を付与した第２基準電圧の印加端に接続されており、第２入力端が前記第１帰還電圧に可変オフセット電圧を付与した第２帰還電圧の印加端に接続されており、出力端が前記第２トランジスタの制御端に接続されており、前記第１アンプよりも消費電流の小さい第２アンプと；
   第１端が前記第１帰還電圧の印加端に接続された第１オフセット抵抗と；
   前記第１オフセット抵抗の第２端と前記第２帰還電圧の印加端との間に接続された第２オフセット抵抗と；
   前記入力電圧の印加端と前記第１オフセット抵抗の第２端との間に接続されており、制御端が前記第２アンプの出力端に接続された第３トランジスタと；
   前記入力電圧の印加端と前記第１オフセット抵抗の第２端との間に接続されており、制御端が前記第１アンプの出力端に接続された第４トランジスタと；
   前記第４トランジスタと前記第１オフセット抵抗の第２端との間に接続されており、制御端が前記第２アンプの出力端に接続された第５トランジスタと；
   前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第１アンプの出力端に接続された第６トランジスタと；
   前記第６トランジスタと前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第７トランジスタと；
   を有し、
   前記第４トランジスタのオンスレッショルド電圧は、前記第１トランジスタのオンスレッショルド電圧よりも低い、シリーズレギュレータ。
5. 入力電圧の印加端にソースが接続され、出力電圧の印加端にドレインが接続される第１トランジスタと；
   前記入力電圧の印加端にソースが接続され、前記出力電圧の印加端にドレインが接続され、前記第１トランジスタよりも電流能力の小さい第２トランジスタと；
   第１入力端が第１基準電圧の印加端に接続されており、第２入力端が前記出力電圧に応じた第１帰還電圧の印加端に接続されており、出力端が前記第１トランジスタの制御端に接続された第１アンプと；
   第１入力端が前記第１基準電圧に固定オフセット電圧を付与した第２基準電圧の印加端に接続されており、第２入力端が前記第１帰還電圧に可変オフセット電圧を付与した第２帰還電圧の印加端に接続されており、出力端が前記第２トランジスタの制御端に接続されており、前記第１アンプよりも消費電流の小さい第２アンプと；
   前記第１帰還電圧の印加端と前記第２帰還電圧の印加端との間に接続されたオフセット抵抗と；
   前記入力電圧の印加端と前記第２帰還電圧の印加端との間に接続されており、制御端が前記第２アンプの出力端に接続された第３トランジスタと；
   第１端が前記入力電圧の印加端に接続されており、第２端が第１抵抗を介して接地端に接続されており、制御端が前記第１アンプの出力端に接続されており、前記第１トランジスタよりもオンスレッショルド電圧の低い第４トランジスタと；
   第１端が前記第２帰還電圧の印加端に接続されており、制御端が前記第２アンプの出力端に接続された第５トランジスタと；
   第１端が前記入力電圧の印加端に接続されており、第２端が第２抵抗を介して接地端に接続されており、制御端が前記第１アンプの出力端に接続された第６トランジスタと；
   第１端が前記第２帰還電圧の印加端に接続されており、制御端が前記第２アンプの出力端に接続された第７トランジスタと；
   前記入力電圧の印加端と前記第５トランジスタの第２端との間に接続されており、制御端が第３抵抗を介して前記入力電圧の印加端に接続された第８トランジスタと；
   前記入力電圧の印加端と前記第７トランジスタの第２端との間に接続されており、制御端が第４抵抗を介して前記入力電圧の印加端に接続された第９トランジスタと；
   前記第８トランジスタの制御端と接地端との間に接続されており、制御端が前記第４トランジスタの第２端に接続された第１０トランジスタと；
   前記第９トランジスタの制御端と接地端との間に接続されており、制御端が前記第６トランジスタの第２端に接続された第１１トランジスタと；
   を有する、シリーズレギュレータ。
6. 請求項１～５のいずれか一項に記載のシリーズレギュレータと、
   前記シリーズレギュレータから電力供給を受けて動作する負荷と、
   を有する、電子機器。

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