JP2005196650A

JP2005196650A - 電源回路

Info

Publication number: JP2005196650A
Application number: JP2004004223A
Authority: JP
Inventors: Tadayoshi Ueda; 忠義植田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-01-09
Filing date: 2004-01-09
Publication date: 2005-07-21

Abstract

【課題】複数のボルテージレギュレータに対して、それぞれの誤差増幅器に流れる電流を効率よく調整することができる電源回路を得る。
【解決手段】駆動電流設定回路３のトリミング素子を選択的に切断することにより電流源をなすＮＭＯＳトランジスタＭｅ１及びＭｅ２が供給する電流を同時に調整して、２つのボルテージレギュレータが有する各誤差増幅器ＡＭＰ１及びＡＭＰ２に流れる電流を同時に調整するようにした。
【選択図】図１

Description

本発明は、複数のボルテージレギュレータを有する電源回路に関し、特に複数のボルテージレギュレータがＩＣ化された電源回路に関する。

図４は、従来のボルテージレギュレータの例を示した図である（例えば、特許文献１参照。）。
図４において、ボルテージレギュレータ１００は、基準電圧発生回路１０１、誤差増幅器１０２、出力トランジスタ１０３及び抵抗Ｒ１，Ｒ２で構成されている。誤差増幅器１０２は、誤差増幅器１０２に流れる電流を供給する定電流源をなすトリミングすることが可能な素子（以下、トリミング素子と呼ぶ）１０６を備えている。該トリミング素子１０６をトリミングすることにより、誤差増幅器１０２に流れる電流を調整する。このようにして、プロセスバラツキによる誤差増幅器１０２に流れる電流のバラツキを抑え、低消費電流で負荷応答性能の高いボルテージレギュレータを実現することができる。
特許第２７０６７２０号公報

しかし、複数のボルテージレギュレータを備えた電源回路の場合、ボルテージレギュレータごとにトリミングを行う必要があり、ボルテージレギュレータの数が増えるほど、該トリミングに時間を要し、調整作業に時間を要するという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、複数のボルテージレギュレータに対して、それぞれの誤差増幅器に流れる電流を効率よく調整することができる電源回路を得ることを目的とする。

この発明に係る電源回路は、誤差増幅器をそれぞれ有する複数のボルテージレギュレータを備えた電源回路において、
前記各誤差増幅器に流す電流値を同時に設定するトリミング手段を有するものである。

また、この発明に係る電源回路は、誤差増幅器をそれぞれ有する複数のボルテージレギュレータを備えた電源回路において、
前記各誤差増幅器が有するそれぞれの電流源に対して、供給する電流が設定された値になるように制御する電流設定回路部を備え、
該電流設定回路部は、前記各電流源からそれぞれ供給される電流を、トリミングによって同時に設定された電流値になるようにそれぞれ制御するものである。

具体的には、前記電流設定回路部は、
トリミングによって並列に接続されるトランジスタの数が選択されて電流供給能力が設定されるトランジスタ回路と、
該トランジスタ回路に直列に接続された第１のトランジスタと、
で構成され、
前記トランジスタ回路と第１のトランジスタの直列回路は所定の電圧間に接続され、前記電流源は、前記トランジスタ回路と第１のトランジスタの接続部の電圧に応じた電流を供給するようにした。

本発明の電源回路によれば、誤差増幅器に流れる電流の変動を抑制することができ、低消費電流での特性改善を行うことができる。また、複数のボルテージレギュレータを有する場合であっても、各ボルテージレギュレータのそれぞれの誤差増幅器に流す電流値を同時に設定するトリミング手段を備えたことから、ボルテージレギュレータごとにトリミングする必要がなく、ボルテージレギュレータごとにトリミングした場合よりもコストを低減させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の例を示した回路図である。
図１の電源回路１は、入力端子ＩＮに入力された電源電圧Ｖｄｄを所定の２つの電圧に変換し、出力電圧Ｖｏ１として出力端子ＯＵＴ１から、出力電圧Ｖｏ２として出力端子ＯＵＴ２からそれぞれ出力する２つのボルテージレギュレータで構成されている。

電源回路１は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏ１を分圧し分圧電圧Ｖｄ１として出力する出力電圧設定用の抵抗Ｒａ１，Ｒｂ１と、分圧電圧Ｖｄ１と基準電圧Ｖｒの電圧比較を行う誤差増幅器ＡＭＰ１と、該誤差増幅器ＡＭＰ１によって制御されるＰＭＯＳトランジスタからなる出力ドライバトランジスタＭ１とを備えている。更に、電源回路１は、出力電圧Ｖｏ２を分圧し分圧電圧Ｖｄ２として出力する出力電圧設定用の抵抗Ｒａ２，Ｒｂ２と、分圧電圧Ｖｄ２と基準電圧Ｖｒの電圧比較を行う誤差増幅器ＡＭＰ２と、該誤差増幅器ＡＭＰ２によって制御されるＰＭＯＳトランジスタからなる出力ドライバトランジスタＭ２と、各誤差増幅器ＡＭＰ１及びＡＭＰ２にそれぞれ所定の駆動電流が供給されるように制御する駆動電流設定回路３とを備えている。なお、駆動電流設定回路３は電流設定回路部をなす。

誤差増幅器ＡＭＰ１は、ＰＭＯＳトランジスタＭａ１，Ｍｂ１及びＮＭＯＳトランジスタＭｃ１，Ｍｄ１，Ｍｅ１で構成されている。ＰＭＯＳトランジスタＭａ１及びＭｂ１はカレントミラー回路をなし、ＮＭＯＳトランジスタＭｃ１及びＭｄ１は差動対をなしている。ＰＭＯＳトランジスタＭａ１及びＭｂ１の各ソースはそれぞれ電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭａ１及びＭｂ１の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭｂ１のドレインに接続されている。ＰＭＯＳトランジスタＭａ１のドレインはＮＭＯＳトランジスタＭｃ１のドレインに接続され、該接続部は誤差増幅器ＡＭＰ１の出力端をなしている。ＰＭＯＳトランジスタＭｂ１のドレインはＮＭＯＳトランジスタＭｄ１のドレインに接続され、ＮＭＯＳトランジスタＭｃ１のゲートには基準電圧Ｖｒが入力され、ＮＭＯＳトランジスタＭｄ１のゲートには分圧電圧Ｖｄ１が入力されている。

ＮＭＯＳトランジスタＭｃ１及びＭｄ１の各ソースは接続され、該接続部はＮＭＯＳトランジスタＭｅ１のドレインに接続され、ＮＭＯＳトランジスタＭｅ１のソースは接地電圧ＧＮＤに接続されている。ＮＭＯＳトランジスタＭｅ１のゲートは駆動電流設定回路３に接続され、ＮＭＯＳトランジスタＭｅ１は、駆動電流設定回路３で設定されたゲート電圧に応じた値の駆動電流を誤差増幅器ＡＭＰ１に流す。一方、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間には、出力ドライバトランジスタＭ１、抵抗Ｒａ１及びＲｂ１が直列に接続され、出力ドライバトランジスタＭ１のドレインと抵抗Ｒａ１との接続部は出力端子ＯＵＴ１に接続されている。また、出力ドライバトランジスタＭ１のゲートは、ＰＭＯＳトランジスタＭａ１とＮＭＯＳトランジスタＭｃ１との接続部に接続されている。

同様に、誤差増幅器ＡＭＰ２は、ＰＭＯＳトランジスタＭａ２，Ｍｂ２及びＮＭＯＳトランジスタＭｃ２，Ｍｄ２，Ｍｅ２で構成されている。ＰＭＯＳトランジスタＭａ２及びＭｂ２はカレントミラー回路をなし、ＮＭＯＳトランジスタＭｃ２及びＭｄ２は差動対をなしている。ＰＭＯＳトランジスタＭａ２及びＭｂ２の各ソースはそれぞれ電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭａ２及びＭｂ２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭｂ２のドレインに接続されている。ＰＭＯＳトランジスタＭａ２のドレインはＮＭＯＳトランジスタＭｃ２のドレインに接続され、該接続部は誤差増幅器ＡＭＰ２の出力端をなしている。ＰＭＯＳトランジスタＭｂ２のドレインはＮＭＯＳトランジスタＭｄ２のドレインに接続され、ＮＭＯＳトランジスタＭｃ２のゲートには基準電圧Ｖｒが入力され、ＮＭＯＳトランジスタＭｄ２のゲートには分圧電圧Ｖｄ２が入力されている。

ＮＭＯＳトランジスタＭｃ２及びＭｄ２の各ソースは接続され、該接続部はＮＭＯＳトランジスタＭｅ２のドレインに接続され、ＮＭＯＳトランジスタＭｅ２のソースは接地電圧ＧＮＤに接続されている。ＮＭＯＳトランジスタＭｅ２のゲートは駆動電流設定回路３に接続され、ＮＭＯＳトランジスタＭｅ２は、駆動電流設定回路３で設定されたゲート電圧に応じた値の駆動電流を誤差増幅器ＡＭＰ２に流す。一方、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間には、出力ドライバトランジスタＭ２、抵抗Ｒａ２及びＲｂ２が直列に接続され、出力ドライバトランジスタＭ２のドレインと抵抗Ｒａ２との接続部は出力端子ＯＵＴ２に接続されている。また、出力ドライバトランジスタＭ２のゲートは、ＰＭＯＳトランジスタＭａ２とＮＭＯＳトランジスタＭｃ２との接続部に接続されている。

駆動電流設定回路３は、あらかじめトリミングによって設定された値の電流を誤差増幅器ＡＭＰ１及びＡＭＰ２に流れるようにＮＭＯＳトランジスタＭｅ１及びＭｅ２の動作制御を行う。なお、ＮＭＯＳトランジスタＭｅ１及びＭｅ２はそれぞれ電流源をなす。
図２は、駆動電流設定回路３の回路例を示した図である。
図２において、駆動電流設定回路３は、ＮＭＯＳトランジスタＭ１１〜Ｍ１５及びトリミング素子１２〜１４で構成され、ＮＭＯＳトランジスタＭ１１〜Ｍ１４は、デプレッション型のＮＭＯＳトランジスタである。なお、ＮＭＯＳトランジスタＭ１１〜Ｍ１４及びトリミング素子１２〜１４はトランジスタ回路を、ＮＭＯＳトランジスタＭ１５は第１のトランジスタをそれぞれなす。

電源電圧Ｖｄｄと接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ１１及びＭ１５が直列に接続され、ＮＭＯＳトランジスタＭ１１において、ゲートがソースに接続され、ＮＭＯＳトランジスタＭ１５において、ゲートがドレインに接続されている。ＮＭＯＳトランジスタＭ１２とトリミング素子１２の直列回路、ＮＭＯＳトランジスタＭ１３とトリミング素子１３の直列回路及びＮＭＯＳトランジスタＭ１４とトリミング素子１４の直列回路は、ＮＭＯＳトランジスタＭ１１にそれぞれ並列に接続されている。また、ＮＭＯＳトランジスタＭ１２において、ゲートがソースに接続され、ＮＭＯＳトランジスタＭ１３において、ゲートがソースに接続され、ＮＭＯＳトランジスタＭ１４において、ゲートがソースに接続されている。ＮＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１５及びトリミング素子１２〜１４の接続部から、トリミングによって設定された定電圧Ｖ１が出力される。

このような構成において、ＮＭＯＳトランジスタＭ１５、Ｍｅ１及びＭｅ２はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭｅ１は、ＮＭＯＳトランジスタＭ１５とのトランジスタサイズ比に応じた電流を誤差増幅器ＡＭＰ１に供給し、ＮＭＯＳトランジスタＭｅ２は、ＮＭＯＳトランジスタＭ１５とのトランジスタサイズ比に応じた電流を誤差増幅器ＡＭＰ２に供給する。
このため、トリミング素子１２〜１４をレーザ等で切断してトリミングを行い、ＮＭＯＳトランジスタＭ１１に並列に接続されるＮＭＯＳトランジスタを選択する。このようにすることによって、定電圧Ｖ１の電圧値を調整することができ、ＮＭＯＳトランジスタＭｅ１が誤差増幅器ＡＭＰ１に流す駆動電流値及びＮＭＯＳトランジスタＭｅ２が誤差増幅器ＡＭＰ２に流す駆動電流値をそれぞれ同時に調整することができる。

図３は、駆動電流設定回路３の他の回路例を示した図である。
図３において、駆動電流設定回路３は、ＮＭＯＳトランジスタＭ２１〜Ｍ２５及びトリミング素子２２〜２４で構成され、ＮＭＯＳトランジスタＭ２５は、デプレッション型のＮＭＯＳトランジスタである。なお、ＮＭＯＳトランジスタＭ２１〜Ｍ２５及びトリミング素子２２〜２４はトランジスタ回路を、ＮＭＯＳトランジスタＭ２５は第１のトランジスタをそれぞれなす。
電源電圧Ｖｄｄと接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ２５及びＭ２１が直列に接続され、ＮＭＯＳトランジスタＭ２５において、ゲートがソースに接続され、ＮＭＯＳトランジスタＭ２１において、ゲートがドレインに接続されている。

トリミング素子２２とＮＭＯＳトランジスタＭ２２の直列回路、トリミング素子２３とＮＭＯＳトランジスタＭ２３の直列回路及びトリミング素子２４とＮＭＯＳトランジスタＭ２４の直列回路は、ＮＭＯＳトランジスタＭ２１にそれぞれ並列に接続されている。また、ＮＭＯＳトランジスタＭ２２において、ゲートがドレインに接続され、ＮＭＯＳトランジスタＭ２３において、ゲートがドレインに接続され、ＮＭＯＳトランジスタＭ２４において、ゲートがドレインに接続されている。ＮＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２５及びトリミング素子２２〜２４の接続部から、トリミングによって設定された定電圧Ｖ１が出力される。

このような構成において、ＮＭＯＳトランジスタＭ２１〜Ｍ２４、Ｍｅ１及びＭｅ２はカレントミラー回路を形成している。トリミング素子２２〜２４をレーザ等で切断してトリミングを行い、ＮＭＯＳトランジスタＭ２１に並列に接続されるＮＭＯＳトランジスタを選択する。ＮＭＯＳトランジスタＭｅ１は、ＮＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２１に並列に接続されたＮＭＯＳトランジスタの合計のトランジスタサイズとＮＭＯＳトランジスタＭｅ１のトランジスタサイズとの比に応じた電流を誤差増幅器ＡＭＰ１に供給する。同時に、ＮＭＯＳトランジスタＭｅ２は、ＮＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２１に並列に接続されたＮＭＯＳトランジスタの合計のトランジスタサイズとＮＭＯＳトランジスタＭｅ２のトランジスタサイズとの比に応じた電流を誤差増幅器ＡＭＰ２に供給する。

このため、トリミング素子２２〜２４をトリミングしてＮＭＯＳトランジスタＭ２１に並列に接続されるＮＭＯＳトランジスタを選択する。このようにすることによって、定電圧Ｖ１の電圧値を調整することができ、ＮＭＯＳトランジスタＭｅ１が誤差増幅器ＡＭＰ１に流す電流値及びＮＭＯＳトランジスタＭｅ２が誤差増幅器ＡＭＰ２に流す電流値をそれぞれ同時に調整することができる。

このように、駆動電流設定回路３のトリミング素子を選択的に切断することにより２つの誤差増幅器ＡＭＰ１及びＡＭＰ２に流す電流を同時に調整することができ、２つのボルテージレギュレータが有する各誤差増幅器に流れる電流を同時に調整することができる。また、複数のボルテージレギュレータを有するＩＣにおいても、各ボルテージレギュレータが有するそれぞれの誤差増幅器に流れる電流を同時に調整することができる。
なお、前記説明では、２つのボルテージレギュレータを有する構成の場合を例にして説明したが、言うまでもなく本発明はこれに限定するものではなく、複数のボルテージレギュレータを有する電源回路に適用するものである。

本発明の第１の実施の形態における電源回路の例を示した回路図である。図１の駆動電流設定回路３の回路例を示した図である。図１の駆動電流設定回路３の他の回路例を示した図である。従来のボルテージレギュレータの例を示した図である。

符号の説明

１電源回路
２基準電圧発生回路
３駆動電流設定回路
１２〜１４，２２〜２４トリミング素子
ＡＭＰ１，ＡＭＰ２誤差増幅器
Ｍ１，Ｍ２出力ドライバトランジスタ
Ｒａ１，Ｒｂ１，Ｒａ２，Ｒｂ２抵抗
Ｍａ１，Ｍｂ１，Ｍａ２，Ｍｂ２ＰＭＯＳトランジスタ
Ｍｃ１〜Ｍｅ１，Ｍｃ２〜Ｍｅ２，Ｍ１５，Ｍ２１〜Ｍ２４ＮＭＯＳトランジスタ
Ｍ１１〜Ｍ１４，Ｍ２５デプレッション型のＮＭＯＳトランジスタ

Claims

誤差増幅器をそれぞれ有する複数のボルテージレギュレータを備えた電源回路において、
前記各誤差増幅器に流す電流値を同時に設定するトリミング手段を有することを特徴とする電源回路。
誤差増幅器をそれぞれ有する複数のボルテージレギュレータを備えた電源回路において、
前記各誤差増幅器が有するそれぞれの電流源に対して、供給する電流が設定された値になるように制御する電流設定回路部を備え、
該電流設定回路部は、前記各電流源からそれぞれ供給される電流を、トリミングによって同時に設定された電流値になるようにそれぞれ制御することを特徴とする電源回路。
前記電流設定回路部は、
トリミングによって並列に接続されるトランジスタの数が選択されて電流供給能力が設定されるトランジスタ回路と、
該トランジスタ回路に直列に接続された第１のトランジスタと、
で構成され、
前記トランジスタ回路と第１のトランジスタの直列回路は所定の電圧間に接続され、前記電流源は、前記トランジスタ回路と第１のトランジスタの接続部の電圧に応じた電流を供給することを特徴とする請求項２記載の電源回路。