JP5035350B2

JP5035350B2 - カレントミラー回路

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Publication number: JP5035350B2
Application number: JP2009532995A
Authority: JP
Inventors: 真大工藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-09-20
Filing date: 2007-09-20
Publication date: 2012-09-26
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Description

本発明はカレントミラー回路に関し、特に基準電流を複製して出力するカスコード接続のカレントミラー回路に関する。

電流を任意の倍率で複製するカレントミラー回路は、アナログ回路の基本的な回路ブロックであり、多くの回路で幅広く用いられている。カレントミラー回路は、電流の正確な複製のために高出力インピーダンスを要求される場合がある。

カスコードカレントミラー回路は、非常に高い出力インピーダンスを備え、また、比較的高速に動作するなどの特徴を有する。しかし、カスコードカレントミラー回路は、トランジスタを縦積みにすることにより、回路の電圧マージンが低下してしまうという欠点がある。そこで、この欠点を克服し、低電圧動作に適したカスコードカレントミラー回路が広く利用されている。

図７は、従来のカスコードカレントミラー回路の回路図である。図に示すように、カスコードカレントミラー回路は、電流源Ｉ１０１，Ｉ１０２、およびＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）のトランジスタＭ１０１，Ｍ１０２，Ｍ１１１，Ｍ１２１，Ｍ１２２を有している。

トランジスタＭ１０１，Ｍ１２１は、互いにゲートが接続され、カレントミラー回路を構成している。また、トランジスタＭ１０２，Ｍ１２２も互いにゲートが接続され、カレントミラー回路を構成している。トランジスタＭ１２２は、トランジスタＭ１２１のドレイン−ソース間の電圧変化を減少させ、出力インピーダンスを高めている。

２つの電流源Ｉ１０１，Ｉ１０２は、カレントミラー回路を構成しているトランジスタＭ１０１，Ｍ１２１と、トランジスタＭ１０２，Ｍ１２２とが飽和領域で動作するようにバイアス電圧を生成している。すなわち、図のカスコードカレントミラー回路では、適正に動作するために、２つの電流源Ｉ１０１，Ｉ１０２を必要とする。

電流源Ｉ１０１から流れる電流は、トランジスタＭ１０１，Ｍ１０２を流れる。電流出力回路を構成するトランジスタＭ１２１，Ｍ１２２は、トランジスタＭ１０１，Ｍ１０２のそれぞれと同じバイアス状態で動作し、電流Ｉｏｕｔを出力する。トランジスタＭ１０１，Ｍ１０２のサイズの比率と、トランジスタＭ１２１，Ｍ１２２のサイズの比率とを、所望の比に構成することにより、電流源Ｉ１０１の電流に対して、所望の比率を有する電流Ｉｏｕｔを出力することができる。

図８は、図７のカスコードカレントミラー回路を適用した電子回路例を示した図である。図に示すように電子回路は、バイアス回路１０１および動作回路１１１〜１１４を有している。

バイアス回路１０１は、動作回路１１１〜１１４に基準電流を供給している。動作回路１１１〜１１４は、バイアス回路１０１から供給される基準電流に基づいて複製電流を生成し、動作している。

動作回路１１１〜１１４のそれぞれは、図７で示した電流源Ｉ１０１，Ｉ１０２を除いたカスコードカレントミラー回路を有している。バイアス回路１０１が電流源Ｉ１０１，Ｉ１０２を有している。

図７で示したカスコードカレントミラー回路では、２つの基準電流（電流源Ｉ１０１，Ｉ１０２）を必要とするため、バイアス回路１０１からは、動作回路１１１〜１１４のそれぞれに対し、２本の配線が配置されることになる。このため、バイアス回路１０１と動作回路１１１〜１１４との間の配線面積が増大する。

なお、従来、抵抗素子を利用して１つの基準電流から２つのバイアス電圧を生成するカスコードカレントミラー回路が提供されている（例えば、特許文献１参照）。
特開平８−８８５２１号公報

このように、２つの電流源を必要とするカレントミラー回路では、電子回路の配線面積が増大するという問題点があった。
本発明はこのような点に鑑みてなされたものであり、１つの電流源による基準電流を複製して出力することができるカスコード接続のカレントミラー回路を提供することを目的とする。

本発明では上記問題を解決するために、図１に示すような電流源Ｉ１１の基準電流を複製して出力するカレントミラー回路において、第１のトランジスタＭ１１と、制御電極が第１のトランジスタＭ１１の制御電極と接続された第２のトランジスタＭ１４と、第１のトランジスタＭ１１にカスコード接続された第３のトランジスタＭ１３と、制御電極が第３のトランジスタＭ１３の制御電極と接続され、第２のトランジスタＭ１４にカスコード接続された第４のトランジスタＭ１５と、第３のトランジスタＭ１３と並列に接続され、制御電極が電流源Ｉ１１、第３のトランジスタＭ１３の第１のトランジスタＭ１１とカスコード接続されていない方の電流電極、および第１のトランジスタＭ１１の制御電極に接続された第５のトランジスタＭ１２と、第１のトランジスタＭ１１と第５のトランジスタＭ１２との制御電極電圧に基づいて、第３のトランジスタＭ１３と第４のトランジスタＭ１５とのバイアス電圧を生成するバイアス電圧生成回路１１と、を有することを特徴とするカレントミラー回路が提供される。

このようなカレントミラー回路によれば、第１のトランジスタＭ１１と第５のトランジスタＭ１２の制御電極電圧に基づいて、第１のトランジスタＭ１１と第２のトランジスタＭ１４とにカスコード接続された第３のトランジスタＭ１３と第４のトランジスタＭ１５のバイアス電圧を生成する。

本発明のカレントミラー回路では、第１のトランジスタと第５のトランジスタの制御電極電圧に基づいて、第３のトランジスタと第４のトランジスタとのバイアス電圧を生成するようにした。これによって、１つの電流源の基準電流を複製して出力することができ、電子回路の配線面積の増大を抑制することができる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

第１の実施の形態に係るカレントミラー回路の回路図を示した図である。バイアス電圧生成回路の詳細を示したカレントミラー回路の回路図である。図２のカレントミラー回路の詳細を示した回路図である。図１のカレントミラー回路を適用した電子回路例を示した図である。第２の実施の形態に係るカレントミラー回路の回路図を示した図である。スイッチのオン／オフ関係を示した図である。従来のカスコードカレントミラー回路の回路図である。図７のカスコードカレントミラー回路を適用した電子回路例を示した図である。

以下、本発明の第１の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態に係るカレントミラー回路の回路図を示した図である。図に示すように、カレントミラー回路は、ＮＭＯＳのトランジスタＭ１１〜Ｍ１５、基準電流を出力する電流源Ｉ１１、およびバイアス電圧生成回路１１を有している。

トランジスタＭ１１のソースは、例えば、グランドである電源Ｖｓｓと接続されている。トランジスタＭ１１のドレインは、トランジスタＭ１２，Ｍ１３のソースと接続されている。トランジスタＭ１１のゲートは、トランジスタＭ１２のゲートと接続され、トランジスタＭ１２，Ｍ１３のドレインと接続されている。

トランジスタＭ１２，Ｍ１３のドレインおよびソースは、互いに接続されている。トランジスタＭ１２，Ｍ１３のドレインは、電流源Ｉ１１の一端と接続されている。電流源Ｉ１１の他端は、例えば、正の電源である電源Ｖｄｄと接続されている。

トランジスタＭ１４のゲートは、トランジスタＭ１１のゲートと接続され、カレントミラー回路を構成している。トランジスタＭ１４のソースは、電源Ｖｓｓと接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１５のソースと接続されている。

トランジスタＭ１５のゲートは、トランジスタＭ１３のゲートと接続され、カレントミラー回路を構成している。トランジスタＭ１５のドレインは、電流源Ｉ１１の電流に対して、所望の比率を有する電流Ｉｏｕｔを出力する。なお、トランジスタＭ１１，Ｍ１４のカレントミラー回路とトランジスタＭ１３，Ｍ１５のカレントミラー回路は、カスコード接続されている。

バイアス電圧生成回路１１は、電源ＶｓｓとトランジスタＭ１３，Ｍ１５のゲートとの間に接続されている。バイアス電圧生成回路１１は、トランジスタＭ１１，Ｍ１２のゲート電圧（以下、バイアス制御電圧）に基づいて、トランジスタＭ１３，Ｍ１５のバイアス電圧を生成する。なお、バイアス電圧生成回路１１は、最終的には（基準電流が投入されたのち回路動作が安定したときには）、バイアス制御電圧より大きい電圧のバイアス電圧を生成するようになっている。

図１のカレントミラー回路の動作について説明する。電源Ｖｄｄ，Ｖｓｓが投入されると、電流源Ｉ１１に電流が流れ、ダイオード接続されたトランジスタＭ１１，Ｍ１２のゲート電圧が上昇する。トランジスタＭ１１，Ｍ１２のゲート電圧がしきい値電圧に達すると、トランジスタＭ１１，Ｍ１２のドレイン−ソース間に電流源Ｉ１１の電流が流れる。

トランジスタＭ１１，Ｍ１２のゲート電圧は、バイアス電圧生成回路１１に入力されている。バイアス電圧生成回路１１は、トランジスタＭ１１，Ｍ１２のゲート電圧（バイアス制御電圧）に基づいて、トランジスタＭ１３，Ｍ１５のバイアス電圧を生成する。

トランジスタＭ１２，Ｍ１３は並列に接続されており、トランジスタＭ１２およびトランジスタＭ１３を流れる電流の和がトランジスタＭ１１に流れる構成である。従って、例えば、トランジスタＭ１２，Ｍ１３が同じ特性（例えば、同じゲート長、ゲート幅）を有しているとすると、トランジスタＭ１３に供給されるバイアス電圧がトランジスタＭ１２のゲート電圧と同じ電圧まで上昇すると、電流源Ｉ１１の基準電流は、トランジスタＭ１２とトランジスタＭ１３とを半分ずつ流れるようになる。

トランジスタＭ１３のゲートには、バイアス電圧生成回路１１によって、最終的にはトランジスタＭ１２のゲート電圧より大きいバイアス電圧が印加される。このバイアス電圧は、トランジスタＭ１３にバイアス電圧が印加された状態において、トランジスタＭ１１が飽和領域で動作し、またトランジスタＭ１２がほぼオフするような電圧が選ばれる。例えば、基準電流でバイアスされている状態で、トランジスタＭ１１のゲート・ソース間電圧はその閾値電圧よりも０．２Ｖ高く、またトランジスタＭ１２のゲート・ソース間電圧はその閾値電圧よりもやはり０．２Ｖ高い場合には、バイアス電圧生成回路１１はトランジスタＭ１２のゲート電圧よりも０．２Ｖ以上高い電圧、例えば０．２５Ｖ高い電圧を生成するよう、設定される。従って、このようなバイアス電圧がトランジスタＭ１３に印加された状態では、電流源Ｉ１１の電流は、ほとんどトランジスタＭ１３を流れることになる。すなわち、電流源Ｉ１１の電流は、トランジスタＭ１１，Ｍ１３を流れるようになる。

トランジスタＭ１５のゲートにも、バイアス電圧生成回路１１によって、バイアス電圧が印加され、トランジスタＭ１３とともにオンする。トランジスタＭ１１，Ｍ１３に流れる電流は、トランジスタＭ１４，Ｍ１５に複製される。これにより、トランジスタＭ１５から電流Ｉｏｕｔが出力されることになる。なお、トランジスタＭ１４は、バイアス制御電圧によってオンしている。

すなわち、図１のカレントミラー回路は、起動時、トランジスタＭ１１，Ｍ１２に電流源Ｉ１１の電流が流れる。バイアス電圧生成回路１１は、バイアス制御電圧によってトランジスタＭ１３，Ｍ１５をオンし、電流源Ｉ１１の電流は、トランジスタＭ１１，Ｍ１３を流れるようになる。これにより、基準電流が投入されたのち回路動作が安定したときには、トランジスタＭ１１，Ｍ１３を流れる電流がトランジスタＭ１４，Ｍ１５に複製されることになる。

次に、バイアス電圧生成回路１１の詳細について説明する。
図２は、バイアス電圧生成回路の詳細を示したカレントミラー回路の回路図である。図２において図１と同じものには同じ符号を付し、その詳細な説明を省略する。

図に示すように、バイアス電圧生成回路１１は、ＮＭＯＳのトランジスタＭ２１〜Ｍ２４およびカレントミラー回路Ｊ１１を有している。
トランジスタＭ２１〜Ｍ２３は、トランジスタＭ１１〜Ｍ１３と同じ回路構成を有している。トランジスタＭ２１，Ｍ２２のゲートは、トランジスタＭ１１，Ｍ１２のゲートと接続されている。トランジスタＭ２２，Ｍ２３のドレインは、カレントミラー回路Ｊ１１と接続されている。トランジスタＭ２３のゲートは、トランジスタＭ１３，Ｍ１５，Ｍ２４のゲートと接続されている。

トランジスタＭ２４のゲートは、トランジスタＭ１３，Ｍ１５，Ｍ２３のゲートと接続されている。トランジスタＭ２４のドレインは、自身のゲートと接続され、ダイオード接続を構成している。また、トランジスタＭ２４のドレインは、カレントミラー回路Ｊ１１に接続されている。トランジスタＭ２４のソースは、電源Ｖｓｓに接続されている。

カレントミラー回路Ｊ１１は、電源ＶｄｄとトランジスタＭ２２，Ｍ２３のドレインとの間に流れる電流を、電源ＶｄｄとトランジスタＭ２４のドレインとの間に複製する。ここで、カレントミラー回路Ｊ１１の詳細について説明する。

図３は、図２のカレントミラー回路の詳細を示した回路図である。図に示すように、カレントミラー回路Ｊ１１は、ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor）のトランジスタＭ３１，Ｍ３２を有している。

トランジスタＭ３１，Ｍ３２のソースは、電源Ｖｄｄに接続されている。トランジスタＭ３１，Ｍ３２のゲートは、互いに接続され、トランジスタＭ３１のドレインに接続されている。トランジスタＭ３１のドレインは、図２で示したトランジスタＭ２２，Ｍ２３のドレインに接続され、トランジスタＭ３２のドレインは、トランジスタＭ２４のドレインに接続されている。

図２のカレントミラー回路の動作について説明する。電源Ｖｄｄ，Ｖｓｓが投入されると、電流源Ｉ１１に電流が流れ、トランジスタＭ１１，Ｍ１２のゲート電圧が上昇する。ダイオード接続されているトランジスタＭ１１，Ｍ１２のゲート電圧がしきい値電圧に達すると、トランジスタＭ１１，Ｍ１２のドレイン−ソース間に電流源Ｉ１１の電流が流れる。

トランジスタＭ１１〜Ｍ１３とトランジスタＭ２１〜Ｍ２３は、同じ回路構成を有し、トランジスタＭ１１，Ｍ１２のゲートとトランジスタＭ２１，Ｍ２２のゲートは互いに接続されている。すなわち、トランジスタＭ１１，Ｍ１２とトランジスタＭ２１，Ｍ２２は、カレントミラー回路を構成している。従って、トランジスタＭ２１，Ｍ２２のドレイン−ソース間には、トランジスタＭ１１，Ｍ１２を流れる電流が複製される。

トランジスタＭ２１，Ｍ２２のドレイン−ソース間を流れる電流は、カレントミラー回路Ｊ１１によって、トランジスタＭ２４のドレインへと複製される。
トランジスタＭ２４は、ダイオード接続されている。トランジスタＭ２４は、カレントミラー回路Ｊ１１の電流によりオンし、トランジスタＭ１３，Ｍ２３，Ｍ１５にバイアス電圧を印加する。

トランジスタＭ１３，Ｍ２３，Ｍ１５は、バイアス電圧がしきい値電圧に達すると、オンする。これにより、電流源Ｉ１１の電流は、トランジスタＭ１３とトランジスタＭ１１を流れるようになる。

トランジスタＭ１１〜Ｍ１３とトランジスタＭ２１〜Ｍ２３は、同じ回路構成を有し、トランジスタＭ１３のゲートとトランジスタＭ２３のゲートは互いに接続されている。従って、トランジスタＭ２１，Ｍ２３のドレイン−ソース間には、トランジスタＭ１１，Ｍ１３を流れる電流が複製される。

トランジスタＭ２１，Ｍ２３のドレイン−ソース間を流れる電流は、カレントミラー回路Ｊ１１によって、トランジスタＭ２４のドレインへと複製される。
トランジスタＭ１３，Ｍ２３，Ｍ１５に印加されるバイアス電圧は、トランジスタＭ２１，Ｍ２３に電流が流れるようになると、バイアス制御電圧より大きい値となるようになっている。例えば、カレントミラー回路Ｊ１１の電流の複製比率や、トランジスタＭ２４の特性を調整して、バイアス電圧がバイアス制御電圧より大きくなるようにする。

このように、図２のカレントミラー回路は、起動時、トランジスタＭ１１，Ｍ１２およびバイアス電圧生成回路１１のトランジスタＭ２１，Ｍ２２に電流が流れる。トランジスタＭ２１，Ｍ２２に流れる電流は、カレントミラー回路Ｊ１１によって、トランジスタＭ２４に複製され、トランジスタＭ１３，Ｍ２３，Ｍ１５のゲートに、バイアス電圧が供給される。その後、電流源Ｉ１１の電流は、トランジスタＭ１３，Ｍ１１を流れ、バイアス電圧生成回路１１のトランジスタＭ２１，Ｍ２３にカレントミラーされる。トランジスタＭ２１，Ｍ２３に流れる電流は、カレントミラー回路Ｊ１１によって、トランジスタＭ２４にカレントミラーされる。これにより、トランジスタＭ１１，Ｍ１３を流れる電流は、トランジスタＭ１４，Ｍ１５に複製されることになる。

すなわち、図２のカレントミラー回路は、電流源Ｉ１１の電流がカレントミラー回路Ｊ１１に複製され、電流源Ｉ１１とカレントミラー回路Ｊ１１の実質２つの基準電流で動作していることになる。つまり、図２のカレントミラー回路は、１つの電流源Ｉ１１で、低電圧（例えば、電源Ｖｄｄの電圧が１．２Ｖ）、高精度のカレントミラー回路を実現している。

なお、トランジスタＭ１５は、トランジスタＭ２４によってバイアス電圧が供給され、飽和領域で動作する。また、トランジスタＭ１４は、トランジスタＭ１１，Ｍ１２に供給されているゲート電圧によって飽和領域で動作する。

図４は、図１のカレントミラー回路を適用した電子回路例を示した図である。図に示すように電子回路は、バイアス回路２１および動作回路３１〜３４を有している。
バイアス回路２１は、動作回路３１〜３４に基準電流を供給している。動作回路３１〜３４は、バイアス回路２１から供給される基準電流に基づいて複製電流を生成し、動作している。

動作回路３１〜３４のそれぞれは、図１，２で示した電流源Ｉ１１を除いたカレントミラー回路を有している。電流源Ｉ１１は、バイアス回路２１が有している。図１，２で示したカレントミラー回路は、１つの基準電流（電流源Ｉ１１）で動作するため、バイアス回路２１からは、動作回路３１〜３４のそれぞれに対し、１本の配線で十分である。従って、図１，２で示したカレントミラー回路では、図８の電子回路例に対し、配線面積が縮小し、マッチングなどの問題を抑制することができる。

このように、図１〜図３で説明したカレントミラー回路は、１つの電流源で基準電流を複製して出力することができるので、電子回路の配線面積の増大を抑制することができる。

また、図１〜図３で説明したカレントミラー回路は、基準電流をばらつきなく高精度に複製することができる。例えば、特許文献１では、抵抗素子とトランジスタの２種類の回路素子で構成されるため、回路素子の特性のばらつきによって、トランジスタが飽和領域で動作しなくなり、正常な動作状態から外れ、複製する電流の値が大きく異なる場合がある。これに対し、図１〜図３で説明したカレントミラー回路は、１種類の回路素子（トランジスタ）で構成するため、プロセスのばらつきがあってもトランジスタを正常な動作状態で動作させることができ、基準電流をばらつきなく高精度に複製することができる。

なお、図１，２で説明したカレントミラー回路は、ＰＭＯＳのトランジスタでも構成することができる。この場合、図３で示したカレントミラー回路は、ＮＭＯＳのトランジスタで構成することになる。

次に、本発明の第２の実施の形態を図面を参照して詳細に説明する。電子回路は、消費電力の低減を図るため、パワーダウンモードを有するものがある。第２の実施の形態のカレントミラー回路では、電子回路がパワーダウンモードに入った場合、電流Ｉｏｕｔを電子回路に出力しないようにする。

図５は、第２の実施の形態に係るカレントミラー回路の回路図を示した図である。図５において図２と同じものには同じ符号を付し、その詳細な説明を省略する。
図に示すように、トランジスタＭ１２のゲートとドレインの間に、スイッチＳＷ１１が接続されている。トランジスタＭ１１のゲートと電源Ｖｓｓの間に、スイッチＳＷ１２が接続されている。トランジスタＭ２４のゲートと電源Ｖｓｓの間に、スイッチＳＷ１３が接続されている。トランジスタＭ２４のゲートとドレインの間に、スイッチＳＷ１４が接続されている。

スイッチＳＷ１１〜ＳＷ１４は、例えば、ＣＰＵ（Central Processing Unit）などの制御装置と接続され、電子回路のパワーダウンに応じてオン／オフされる。スイッチＳＷ１１〜ＳＷ１３は、例えば、トランジスタで構成され、そのゲートには、オン／オフするための制御信号が入力される。

図６は、スイッチのオン／オフ関係を示した図である。図に示すように、電子回路に電流Ｉｏｕｔを供給する通常時には、スイッチＳＷ１１，ＳＷ１４をオンし、スイッチＳＷ１２，ＳＷ１３をオフする。これにより、図５に示したカレントミラー回路は、図２に示したカレントミラー回路と同じ接続関係となり、電流Ｉｏｕｔを出力する。

電子回路がパワーダウンするときは、図に示すように、スイッチＳＷ１１，ＳＷ１４をオフし、スイッチＳＷ１２，ＳＷ１３をオンする。スイッチＳＷ１２，ＳＷ１３をオンすることで、トランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２４のゲートを電源Ｖｓｓに接続し、トランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２４をオフにする。これにより、電流Ｉｏｕｔは、出力されなくなる。また、スイッチＳＷ１１，ＳＷ１４をオフすることにより、電流源Ｉ１１の電流およびカレントミラー回路Ｊ１１の電流が電源Ｖｓｓに流れるのを防止する。

なお、スイッチＳＷ１３，ＳＷ１４は、必ずしも必要でない。スイッチＳＷ１２をオンすると、トランジスタＭ１１〜Ｍ１３には電流が流れないので、この電流がカレントミラー回路Ｊ１１によってトランジスタＭ２４のドレインに流れることはないからである。しかし、トランジスタＭ２４を保護するためにも、スイッチＳＷ１３，ＳＷ１４を設けるのが望ましい。

このように、スイッチＳＷ１１〜ＳＷ１４を設けることにより、電子回路のパワーダウンに対応することができ、消費電力の低減を図ることができる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

Ｍ１１〜Ｍ１５トランジスタ
Ｉ１１電流源
Ｖｄｄ，Ｖｓｓ電源
１１バイアス電圧生成回路

Claims

電流源の基準電流を複製して出力するカレントミラー回路において、
第１のトランジスタと、
制御電極が前記第１のトランジスタの制御電極と接続された第２のトランジスタと、
前記第１のトランジスタにカスコード接続された第３のトランジスタと、
制御電極が前記第３のトランジスタの制御電極と接続され、前記第２のトランジスタにカスコード接続された第４のトランジスタと、
前記第３のトランジスタと並列に接続され、制御電極が前記電流源、前記第３のトランジスタの前記第１のトランジスタとカスコード接続されていない方の電流電極、および前記第１のトランジスタの制御電極に接続された第５のトランジスタと、
前記第１のトランジスタと前記第５のトランジスタとの制御電極電圧に基づいて、前記第３のトランジスタと前記第４のトランジスタとのバイアス電圧を生成するバイアス電圧生成回路と、
を有することを特徴とするカレントミラー回路。
前記バイアス電圧生成回路は、前記第１のトランジスタを流れる電流と同じ電流を生成する電流生成回路と、
前記電流生成回路によって生成された電流を複製するカレントミラー回路と、
前記カレントミラー回路によって複製された電流に基づいて前記バイアス電圧を生成するバイアス回路と、
を有することを特徴とする請求項１記載のカレントミラー回路。
前記電流生成回路は、前記第１のトランジスタ、前記第３のトランジスタ、および前記第５のトランジスタと同じ回路構成を有していることを特徴とする請求項２記載のカレントミラー回路。
前記バイアス回路は、ダイオード接続された第６のトランジスタであることを特徴とする請求項２記載のカレントミラー回路。
前記第５のトランジスタの制御電極と前記電流源とを接続する第１のスイッチと、
前記第５のトランジスタの制御電極を基準電位に接続する第２のスイッチと、
を有することを特徴とする請求項１記載のカレントミラー回路。