JP7284593B2 - 電流駆動回路 - Google Patents

Description

本発明の実施形態は、電流駆動回路に関する。

液晶パネルのバックライト等に用いられるＬＥＤ（Light Emitting Device）は、通電電流の大小で演色が変化するため、想定した演色で発光させるには、ＬＥＤに与える電流を高精度に制御する必要がある。その制御された電流で発光するＬＥＤの調光は、ＬＥＤに与える電流のパルス幅制御により行われる。パルス電流の周波数が人間の可聴域にあると電源回路などで不快な音が発生する要因になることがあり、対策として、商用電源の周波数よりはるかに高い超音波領域の周波数にすることが多い。また、必要な光度を得るために、複数のＬＥＤを直列駆動する必要があり、駆動電源の出力電圧が数十Ｖ以上になる場合がある。

ＬＥＤをパルス幅制御によりオン・オフ駆動すると、ＬＥＤに電流を与える電流駆動回路のＬＥＤ接続端子の電圧が大きく変動するが、演色と調光に影響しないように、出力電圧が大きく変動しても電流駆動回路の出力電流は精度を維持することが望ましい。

特開２０１１－２４９７６０号公報

本発明の一実施形態は、出力電圧が変動しても、出力電流を高精度に維持できる電流駆動回路を提供するものである。

本実施形態によれば、電流を出力する第１トランジスタと、前記第１トランジスタにカスコード接続される第２トランジスタと、
前記第２トランジスタにカスコード接続される第３トランジスタと、
前記第３トランジスタ及び前記第２トランジスタに電流を供給する第１電流源と、
前記第３トランジスタとゲート同士を共通にする第４トランジスタと、
前記第２トランジスタとゲート同士を共通にし、前記第４トランジスタにカスコード接続される第５トランジスタと、
前記第４トランジスタ及び前記第５トランジスタに電流を供給する第２電流源と、
前記第３トランジスタ及び前記第４トランジスタとゲート同士を共通にし、前記第１トランジスタのゲート電圧を制御する第６トランジスタと、
前記第６トランジスタのドレイン電流を供給する第３電流源と、を備える、電流駆動回路が提供される。

第１の実施形態による電流駆動回路の回路図。 図１Ａの電流駆動回路内の電気的特性を示すグラフ。 図１Ａの回路の一変形例を示す回路図。 図１Ａと図１Ｃの回路内のＮ４とＮ８の電圧波形を示す図。 図１Ａの回路の他の一変形例を示す回路図。 図１Ａの回路の他の一変形例を示す回路図。 第１の実施形態による電流駆動回路の一変形例の回路図。 図２Ａの電流駆動回路内の電気的特性を示すグラフ。 図２Ａの回路の一変形例を示す回路図。 図２Ａの回路の他の一変形例を示す回路図。 図２Ａの回路の他の一変形例を示す回路図。 図２Ａの回路の他の一変形例を示すグラフ。 図２Ａの回路の他の一変形例を示す回路図。 図２Ａの回路の他の一変形例を示す回路図。 第１の実施形態による電流駆動回路の主要部の等価回路図。 第１の実施形態による、起動補助回路を備えた第１具体例の電流駆動回路の回路図。 第１の実施形態による、起動補助回路を備えた第２具体例の電流駆動回路の回路図。 第１の実施形態による、起動補助回路を備えた第３具体例の電流駆動回路の回路図。 第１の実施形態による、起動補助回路を備えた第３具体例の一変形例の回路図。 図５又は図６に示した電流駆動回路内の各部の動作波形図。 起動補助回路にバッファを介挿した例を示す回路図。 図９Ａの一変形例を示す回路図。 図９の起動補助回路に更にパルス発生回路を付加した回路図。 図１０Ａの一変形例を示す回路図。 第２の実施形態による電流駆動回路の回路図。 第２の実施形態による電流駆動回路の一変形例の回路図。 第２の実施形態による電流駆動回路に第１３トランジスタを付加した回路図。 第２の実施形態による電流駆動回路に第１３トランジスタを付加した別の回路図。 第１、第２実施形態に係る第２トランジスタのオフ状態とオン状態の動作を説明する図。 図１５の一変形例の回路図。 図１５の一変形例の別の回路図。 第１、第２実施形態に係る第２トランジスタを１倍部分とＮ倍部分に分ける場合の等価回路図。 実施形態による電流駆動装置に起動補助回路を付加した等価回路図。 図１９の起動補助回路の出力ノードと第２トランジスタのゲートとの間に、第６切替器を介挿した電流駆動回路１００の回路図。 図１９の起動補助回路の出力ノードと第２トランジスタのゲートとの間に、第６切替器を介挿した電流駆動回路の回路図。 図１９の起動補助回路の出力ノードと第２トランジスタのゲートとの間に、第６切替器を介挿した電流駆動回路１００の回路図。 起動時には、起動補助回路のみで第２トランジスタのゲートを駆動する電流駆動回路１００の回路図。 起動時には、起動補助回路のみで第２トランジスタのゲートを駆動する電流駆動回路１００の回路図。 起動時には、起動補助回路のみで第２トランジスタのゲートを駆動する電流駆動回路１００の回路図。 第２トランジスタＭ２が１倍部分とＮ倍部分に分かれていない場合に、起動時に起動補助回路とノードＮ３の電位の両方を併用して第２トランジスタのゲートを駆動する電流駆動回路の回路図。 第２トランジスタＭ２が１倍部分とＮ倍部分に分かれていない場合に、起動時に起動補助回路とノードＮ３の電位の両方を併用して第２トランジスタのゲートを駆動する電流駆動回路の回路図。 第２トランジスタＭ２が１倍部分とＮ倍部分に分かれていない場合に、起動時に起動補助回路とノードＮ３の電位の両方を併用して第２トランジスタのゲートを駆動する電流駆動回路の回路図。 第２トランジスタが１倍部分とＮ倍部分に分かれていない場合に、起動時に起動補助回路とノードＮ３の電位の両方を併用して第２トランジスタのゲートを駆動する電流駆動回路１００の回路図。 第２トランジスタが１倍部分とＮ倍部分に分かれていない場合に、起動時に起動補助回路とノードＮ３の電位の両方を併用して第２トランジスタのゲートを駆動する電流駆動回路１００の回路図。 第２トランジスタが１倍部分とＮ倍部分に分かれていない場合に、起動時に起動補助回路とノードＮ３の電位の両方を併用して第２トランジスタのゲートを駆動する電流駆動回路１００の回路図。 一比較例による電流駆動回路１００の回路図。 第１トランジスタのドレインに繋がるＯＵＴ端子から出力される出力電圧と、ＯＵＴ端子から流れる出力電流との対応関係を示す曲線を示す図。 （ａ）と（ｂ）は本実施形態と一比較例による電流駆動回路１００の出力電流の応答性を示す図。

以下、図面を参照して本開示の一実施の形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。

さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」、「直交」、「同一」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。

（第１の実施形態）
図１Ａは第１の実施形態による電流駆動回路１００の回路図である。図１Ａの電流駆動回路１００は、例えばＬＥＤドライバに内蔵されるが、その用途は、ＬＥＤの駆動に限定されるものではない。図１Ｂは図１Ａの電流駆動回路１００内の電気的特性を示すグラフ（graph1～graph6）である。graph1～graph6の横軸は出力電圧（Ｖ）である。graph1の縦軸は第１トランジスタＭ１のドレイン電流、graph2～6の縦軸はＮ１、Ｎ２、Ｎ４、Ｎ８、Ｎ３の電圧（Ｖ）である。

図１Ａの電流駆動回路１００は、電流出力の高耐圧の第１トランジスタＭ１を駆動する回路である。図１Ａの電流駆動回路１００は、第１トランジスタＭ１よりも耐圧が低い第２～第６トランジスタＭ２～Ｍ６と、第１～第３電流源１～３とを備えている。図１Ａでは、第１～第６トランジスタＭ１～Ｍ６がｎ型ＭＯＳ（Metal-Oxide-Silicon）トランジスタの例を示しているが、ｐ型ＭＯＳトランジスタで構成することも可能である。第１～第６トランジスタＭ１～Ｍ６がｐ型ＭＯＳトランジスタの場合は、電源電圧ノードＶＤＤと接地ノードとの間の各トランジスタの接続関係が図１Ａとは逆になる。第１トランジスタＭ１のドレインは、出力端子ＯＵＴに接続されており、この出力端子ＯＵＴから定電流が出力される。本明細書では、第１～第６トランジスタＭ１～Ｍ６がｎ型ＭＯＳトランジスタである例を説明する。なお、第１トランジスタＭ１は、必ずしも高耐圧である必要はなく、第２～第６トランジスタＭ２～Ｍ６と同じ耐圧や低耐圧であってもよい。

第２トランジスタＭ２は、第１トランジスタＭ１にカスコード接続されている。第３トランジスタＭ３は、第２トランジスタＭ２にカスコード接続されている。１は、第３トランジスタＭ３及び第２トランジスタＭ２に電流を供給する。第１電流源１は、電源電圧ノードＶＤＤと第３トランジスタＭ３のドレインとの間に介挿されている。第３トランジスタＭ３のソースは第２トランジスタＭ２のドレインに接続され、第２トランジスタＭ２のソースは接地ノードに接続されている。第３トランジスタＭ３のゲートとドレインは接続されている。

第４トランジスタＭ４は、第３トランジスタＭ３とゲート同士を共通にしている。第５トランジスタＭ５は、第４トランジスタＭ４にカスコード接続されている。第２電流源２は、第４トランジスタＭ４及び第５トランジスタＭ５に電流を供給する。第２電流源２は、電源電圧ノードＶＤＤと第４トランジスタＭ４のドレインとの間に介挿されている。第４トランジスタＭ４のソースは第５トランジスタＭ５のドレインに接続され、第５トランジスタＭ５のソースは接地ノードに接続されている。第５トランジスタＭ５のゲートと第４トランジスタＭ４のドレインとは接続されている。

第６トランジスタＭ６は、第３トランジスタＭ３及び第４トランジスタＭ４とゲート同士を共通にしている。第６トランジスタＭ６は、第１トランジスタＭ１のゲート電圧を制御する。第３電流源は、第６トランジスタＭ６に電流を供給する。第３電流源３は、電源電圧ノードＶＤＤと第６トランジスタＭ６のドレインとの間に介挿されている。第６トランジスタＭ６のドレインは第１トランジスタＭ１のゲートに接続されている。第６トランジスタＭ６のソースと接地ノードとの間には、例えば抵抗素子Ｒ１が接続されている。

第２トランジスタＭ２は、第３～第６トランジスタＭ３～Ｍ６よりも（Ｎ＋１）倍大きいサイズを有する。Ｎは、例えば数十～数千の値である。また、第１トランジスタＭ１のサイズも十分に大きいものとする。図１Ａでは、第１トランジスタＭ１のサイズを「×Ｎ」と表記しているが、第１トランジスタＭ１のサイズは、第２トランジスタＭ２よりも大きくてもよい。

図１Ａでは、第１トランジスタＭ１のソースと第２トランジスタＭ２のドレインとの接続ノードをＮ１、第３トランジスタＭ３、第４トランジスタＭ４及び第６トランジスタＭ６の共通ゲートをＮ２、第２トランジスタＭ２と第５トランジスタＭ５の共通ゲートをＮ３、第１トランジスタＭ１のゲートをＮ４、第６トランジスタＭ６のソースをＮ８としている。

第３トランジスタＭ３と第４トランジスタＭ４はカレントミラー回路を構成するため、第１電流源１からの電流Ｉ１の単位電流あたりのＭ３の（ゲート幅Ｗ／ゲート長Ｌ）の値を、第２電流源２からの電流Ｉ２の単位電流あたりのＭ４の（ゲート幅Ｗ／ゲート長Ｌ）の値に等しくする。電流Ｉ１は第３トランジスタＭ３のゲートに繋がるノードＮ２に流れ、電流Ｉ２は第２トランジスタＭ２のゲートに繋がるノードＮ３に流れる。

また、第３電流源３からの電流Ｉ３の単位電流あたりのＭ６の（ゲート幅Ｗ／ゲート長Ｌ）の値を、第１電流源１からの電流Ｉ１の単位電流あたりのＭ３の（ゲート幅Ｗ／ゲート長Ｌ）の値にすると、図１Ｂのgraph1に示すように、Ｎ１の飽和電位はＮ８の飽和電位の抵抗Ｒ１と電流Ｉ３の積で設定できる。

Ｎ１とＮ８の飽和電位がほぼ同電位になるのはループｒｐ２の帰還によるが、そのためには連動するＮ２やＮ４が電源電圧ＶＤＤ付近で飽和しないように設定する必要がある。

図１Ｃは、図１Ａの回路の一変形例を示す回路図である。図１Ｃは、Ｎ４の再立ち上げ時や、電流源の起動直後のＮ８をソースフォロア回路７０で持ち上げて、ループｒｐ２の帰還でＮ４が整定するまでの時間を短縮する回路例である。ソースフォロア回路７０は、カレントミラー回路を構成するトランジスタＭ１５，Ｍ１６と、トランジスタＭ１５のソースと接地ノードとの間に接続される抵抗Ｒ８と、トランジスタＭ１６のソースと接地ノードとの間に接続される抵抗Ｒ９と、トランジスタＭ１６のドレインと電源電圧ＶＤＤとの間に接続される電流源７１とを有する。トランジスタＭ１５のソースは、トランジスタＭ６のソースに接続されている。

図１Ｄは図１Ａと図１Ｃの回路内のＮ４とＮ８の電圧波形を示す図である。図１Ｄに示すように、初期状態でＮ４が０Ｖの場合、図１Ａの回路では、Ｎ４が閾値電圧を超えるまでＮ８は０．１Ｖ付近に留まるが、図１Ｃの回路では、ソースフォロア回路７０でＮ８が０．４Ｖ以上に即座に持ち上げられるため、整定時間が３０％程度短くなる。

図１Ｅは、図１Ａの回路の他の一変形例を示す回路図である。図１Ｅは、電源ＶＤＤが不十分の場合、ＬＥＤ電流が発生しないようにＮ４を抵抗Ｒ１０にてプルダウンする例を示す回路図である。図１Ｅでは、第６トランジスタＭ６のドレイン電流が、Ｉ３からＩ３－Ｎ４電位／Ｒ１０に減少する。

図１Ｆは、図１Ａの回路の他の一変形例を示す回路図である。図１Ｆは図１Ｅの抵抗Ｒ１０によるＮ４電位の減少を、バッファアンプＡ１で補償する回路例である。すなわち、図１Ｅの回路では、Ｎ４電位が下がり過ぎるため、バッファアンプＡ１でＮ４電位を引き上げる動作を行う。バッファアンプＡ１の出力ノードとＮ４との間には抵抗Ｒ１１が接続され、バッファアンプＡ１の出力ノードと接地ノードとの間には抵抗Ｒ１２が接続されている。抵抗Ｒ１２＝Ｒ１０－Ｒ１１に設定される。

図２Ａは図１Ａの電流駆動回路１００の一変形例の回路図、図２Ｂは図２Ａの電流駆動回路１００内の電気的特性を示すグラフ（graph7～graph12）である。graph7～graph12の横軸は出力電圧（Ｖ）である。graph7の縦軸は第１トランジスタＭ１のドレイン電流、graph8～12の縦軸はＮ１、Ｎ２、Ｎ４、Ｎ８、Ｎ３の電圧（Ｖ）である。第７トランジスタＭ７のサイズを×１から×Ａに変更することで、Ｎ１、Ｎ２、Ｎ４、Ｎ８、Ｎ３の電圧を変化させることが出来るが、これによるＯＵＴ端子電流の変化は小さい。

図２Ａの電流駆動回路１００は、抵抗素子Ｒ１の代わりに第７トランジスタＭ７を備えている。第７トランジスタＭ７は、第３トランジスタＭ３、第４トランジスタＭ４及び第６トランジスタＭ６と共通のゲートを有する。第７トランジスタＭ７のドレインは第６トランジスタＭ６のソースに接続され、第７トランジスタＭ７のソースは接地ノードに接続されている。第７トランジスタＭ７は、第３～第６トランジスタＭ３～Ｍ６と同程度のサイズを有する。第７トランジスタＭ７も、第２～第６トランジスタＭ２～Ｍ６と同様に低耐圧であり、例えばＮＭＯＳトランジスタである。

図２Ａの第７トランジスタＭ７は、図１の抵抗素子Ｒ１と同様に、第１トランジスタＭ１のゲート電圧を発生させるために設けられている。図２Ｂに示すように、Ｎ１の飽和電位はＮ８の飽和電位のドレイン電流Ｉ３における第７トランジスタＭ７のオーバードライブ電圧で設定できる。図１Ｂと同様に、Ｎ１とＮ８の飽和電位がほぼ同電位になるのはループｒｐ２の帰還によるが、そのためには連動するＮ２やＮ４が電源電圧ＶＤＤ電位付近で飽和しないように設定する必要がある。

図２Ｃは、図２Ａの回路の一変形例を示す回路図である。図２Ｃは、図２Ａの第６トランジスタＭ６と第７トランジスタＭ７をひとつの第６トランジスタＭ６にまとめた回路例を示す回路図である。第６トランジスタＭ６のドレイン電流Ｉ３の時のオーバードライブ電圧と閾値電圧の合計が、図２Ａにおける第７トランジスタＭ７のドレイン電流Ｉ３のオーバードライブ電圧と第６トランジスタＭ６のドレイン電流Ｉ３のオーバードライブ電圧と閾値電圧との合計と同じになるようにサイズ（ゲート幅Ｗ／ゲート長Ｌ）を設定する。

図２Ｄは、図２Ａの回路の他の一変形例を示す回路図である。図２Ｄは、Ｎ８の設定を第７トランジスタＭ７のサイズ設定とＩ３×Ｒ１の両方で行う回路例を示す回路図である。

図２Ｅは、図２Ａの回路の他の一変形例を示す回路図である。図２Ｅは、Ｎ４の再立ち上げ時や、電流源の起動直後のＮ８をソースフォロア回路７０で持ち上げて、ループｒｐ２の帰還でＮ４が整定するまでの時間を短縮する回路例を示す回路図である。図２Ｅのソースフォロア回路７０の回路構成は、図１Ｃのソースフォロア回路７０の抵抗Ｒ８，Ｒ９をトランジスタＭ１７，Ｍ１１に置換した以外は同様の回路構成である。

図２Ｆは、図２Ａの回路の他の一変形例を示すグラフである。図２Ｆに示すように、初期状態でＮ４が０Ｖの場合、図２Ａの回路では、Ｎ４が閾値電圧を超えるまでＮ８は０．１Ｖ付近にとどまるが、図２Ｅの回路では、ソースフォロア回路７０でＮ８が０．２Ｖ以上に即座に持ち上げられるため整定時間が２０％程度短くなる。

図２Ｇは、図２Ａの回路の他の一変形例を示す回路図である。図２Ｇは、電源ＶＤＤが不十分の場合、ＬＥＤ電流が発生しないようにＮ４をプルダウンする例を示す回路図である。図２Ｇの回路では、第６トランジスタＭ６のドレイン電流が、Ｉ３からＩ３－Ｎ４電位／Ｒ１０に減少している。

図２Ｈは、図２Ａの回路の他の一変形例を示す回路図である。図２Ｈは図２Ｇの抵抗Ｒ１０によるＮ４電位の減少を、バッファアンプＡ１で補償する回路例である。図２ＨのバッファアンプＡ１と、このバッファアンプＡ１に接続される抵抗Ｒ１１、Ｒ１２との関係は、図１Ｆと同様である。

図３は図１Ａ及び図２Ａの電流駆動回路１００の主要部の等価回路図である。図３の等価回路は、第１トランジスタＭ１と、第２トランジスタＭ２と、第５トランジスタＭ５と、第２電流源２と、ＯＴＡ（Operational Trans-conductance Amplifier）４と、差動増幅器５と、第１～第３電圧源６～８とを備えている。

ＯＴＡ４は、２つの入力電圧の差に比例した電流を出力する。ＯＴＡ４の非反転入力端子は、第１電圧源６と差動増幅器５の反転入力端子とに接続されており、ノードＮ２に対応する。ＯＴＡ４の反転入力端子は、電圧Ｖ２を出力する第２電圧源７に接続されている。ＯＴＡ４の２つの電流出力端子は、第２電流源２からの電流経路上に介挿されている。
この電流経路上には、第２電流源２と、第５トランジスタＭ５とが接続されている。差動増幅器５の非反転入力端子には、電圧Ｖ３を出力する第３電圧源８が接続されている。差動増幅器５の反転入力端子には、電圧Ｖ１を出力する第１電圧源６が接続されている。差動増幅器５の出力端子には、ノードＮ４を介して第１トランジスタＭ１のゲートが接続されている。

図３の等価回路は、第２トランジスタＭ２、ＯＴＡ４及び第５トランジスタＭ５を通過する第１制御ループｒｐ１と、差動増幅器５、第１トランジスタＭ１及び第１電圧源６を通過する第２制御ループｒｐ２とを有する。

第１制御ループｒｐ１では、ノードＮ１の電位にてノードＮ３の電位を決定する。また、第１制御ループｒｐ１では、第２トランジスタＭ２のドレイン電流が、Ｉ２×(１＋Ｎ)≒Ｉ２×Ｎになるように制御する。第２制御ループｒｐ２では、ノードＮ１が図１Ａ及び図２ＡのノードＮ８と同電位になるようにノードＮ４の電位を制御する。出力電圧ＶOUTがノードＮ１の目標電圧（ノードＮ８の電位＝Ｖ３－Ｖ１）より高い場合は、第２制御ループｒｐ２にてノードＮ１は目標電圧に維持されるため、ノードＮ４の電位変動は小さくなる。出力電圧ＶOUTが目標電圧より低くなると、第２制御ループｒｐ２はノードＮ４の電位を持ち上げて、ノードＮ１の電位低下を防ぐように帰還する。このような帰還制御によっても、ノードＮ１の電位が低下する場合には、第１制御ループｒｐ１がノードＮ３の電位を持ち上げて、第１トランジスタＭ１と第２トランジスタＭ２のドレイン電流を維持するように帰還制御を行う。

図１Ａ及び図２Ａの回路において、第１制御ループｒｐ１は、第４トランジスタＭ４、第５トランジスタＭ５、第２トランジスタＭ２及び第３トランジスタＭ３を通過する経路である。また、第２制御ループｒｐ２は、第１トランジスタＭ１、第３トランジスタＭ３及び第６トランジスタＭ６を通過する経路である。

図１Ａ及び図２Ａの回路は、第１トランジスタＭ１と第２トランジスタＭ２のサイズが第３～第７トランジスタＭ３～Ｍ７のサイズよりもはるかに大きいため、電源投入時の起動信号が入力されてから、第１トランジスタＭ１が電流を出力し始めるまでに時間がかかる。この時間を短縮するための起動補助回路の回路構成には複数通りが考えられる。以下では、起動補助回路の代表的な第１～第５具体例を説明する。

（起動補助回路の第１具体例）
起動補助回路の第１具体例は、第２トランジスタＭ２のゲートに繋がるノードＮ３の充電電流を一時的に増やすものである。一時的とは、例えば起動信号が入力されてから所定時間である。

図４は第１具体例による起動補助回路２５を備える電流駆動回路１００の回路図である。図４の起動補助回路２５は、例えば図２Ａの電流駆動回路１００の回路構成に加えて、第８トランジスタＭ８と、第９トランジスタＭ９と、第４電流源９と、第１起動切替器１０と、第２起動切替器１１とを有する。

第８トランジスタＭ８は、第３トランジスタＭ３、第４トランジスタＭ４及び第６トランジスタＭ６とゲート同士を共通にする。第９トランジスタＭ９は、第２トランジスタＭ２及び第５トランジスタＭ５とゲート同士を共通にする。第８トランジスタＭ８のソースは第９トランジスタＭ９のドレインに接続され、第９トランジスタＭ９のソースは接地ノードに接続されている。第１起動切替器１０は、第４電流源９と第８トランジスタＭ８のドレインとの間に介挿されている。第２起動切替器１１は、第８トランジスタＭ８のドレインと第４トランジスタＭ４のドレインとの間に介挿されている。

第８トランジスタＭ８と第９トランジスタＭ９は、第４トランジスタＭ４と第５トランジスタＭ５の（Ｍ－１）倍のサイズを有するため、第４電流源９は、第２電流源２の（Ｍ－１）倍の電流を流すことができる。

図４（ａ）は起動補助回路２５が起動補助を行う前の状態を示している。図４（ａ）の場合、第１起動切替器１０と第２起動切替器１１がともに接続経路を遮断している。これにより、第８トランジスタＭ８と第９トランジスタＭ９は、オフ状態になる。

図４（ｂ）は起動信号が入力されてから所定期間内に起動補助回路２５が起動補助を行う状態を示している。図４（ｂ）の場合、第１起動切替器１０と第２起動切替器１１がともに接続経路を導通する。これにより、ノードＮ３には、第８及び第９トランジスタＭ９と第２電流源２がない場合と比べてＭ倍の電流が流れ、起動時間を１／Ｍに短縮できる。
所定期間が経過すると、図４（ａ）に示すように、第１起動切替器１０と第２起動切替器１１が接続経路を遮断するため、第８及び第９トランジスタＭ９と第２電流源２は動作を停止する。

（起動補助回路２５の第２具体例）
起動補助回路２５の第２具体例は、起動入力信号が入力されてから所定期間は、ノードＮ３の電位を高くする制御を行うものである。

図５は第２具体例による起動補助回路２５を備える電流駆動回路１００の回路図である。図５の起動補助回路２５は、例えば、第８～第１０トランジスタＭ８～Ｍ１０と、第４電流源９とを有する。第８トランジスタＭ８、第９トランジスタＭ９及び第４電流源９の接続形態は図４と同様である。第１０トランジスタＭ１０のゲートは、第８トランジスタＭ８のドレインに接続され、第１０トランジスタＭ１０のドレインは電源電圧ノードＶＤＤに接続され、第１０トランジスタＭ１０のソースは、第２トランジスタＭ２、第５トランジスタＭ５及び第９トランジスタＭ９の共通ゲートに接続されている。この起動補助回路２５はＮ３が所定の電圧になったとき、Ｎ５の電位が（Ｎ３の電位）＋（Ｍ１０の閾値電圧）未満に確実に下がるように、Ｉ４による電流の単位電流あたりの第８トランジスタＭ８の（ゲート幅Ｗ／ゲート長Ｌ）は、Ｉ２による電流の単位電流あたりの第４トランジスタＭ４の（ゲート幅Ｗ／ゲート長Ｌ）以上に設定される。第１０トランジスタＭ１０のサイズは、１倍～Ｍａ倍（Ｍａ＞１）である。

起動信号が入力されてから所定期間は、第１０トランジスタＭ１０のゲートがハイレベルになり、第２、第５及び第９トランジスタＭ２、Ｍ５、Ｍ９のゲートに繋がるノードＮ３の電位が高くなる。第２トランジスタＭ２のドレイン電流が、定常状態での第２トランジスタＭ２のドレイン電流のａ倍（ａ＜１で、例えばａ＝０．５）になると、第１０トランジスタＭ１０のゲートに繋がるノードＮ５がローレベルになり、第１０トランジスタＭ１０はオフ状態になり、起動補助動作は終了する。

ここで、「起動信号が入力されてから所定期間」、及び「（ドレイン電流の）ａ倍」の点について以下、補足する。まず、「起動信号が入力されてから所定期間」とは、「ノードＮ２とノードＮ３の電位が初期状態で、かつ、直列の第８トランジスタＭ８と第９トランジスタＭ９も通電しない初期状態において、第１～第４電流源１～３、９のノードＮ２～ノードＮ５への給電が開始された時刻（起動信号の入力時）から、給電によりノードＮ２～ノードＮ５が定常状態に近づき直列の第８トランジスタＭ８と第９トランジスタＭ９のドレイン電流が第２電流源２の電流のａ×（Ｍ８のゲート幅Ｗ／ゲート長Ｌ）／（Ｍ４のゲート幅Ｗ／ゲート長Ｌ）倍に達するまでの期間（所定期間）」である。尚、起動信号の入力は、電流源のオン信号により行われてもよい。

次に「（ドレイン電流の）ａ倍」の点について説明する。第４電流源９の電流は、第２電流源２の電流のａ×（Ｍ８のゲート幅Ｗ／ゲート長Ｌ）／（Ｍ４のゲート幅Ｗ／ゲート長Ｌ）倍（ただし、ａ＜１で、例えばａ＝０．５）に設定される。所定期間は、第４電流源９の給電能力が、直列の第８トランジスタＭ８と第９トランジスタＭ９のドレイン電流を上回るため、第１０トランジスタＭ１０のゲートがハイレベルになり、第２、第５及び第９トランジスタＭ２、Ｍ５、Ｍ９のゲートに繋がるノードＮ３の電位が定常状態に近づくように給電される。所定期間経過後は、直列の第８トランジスタＭ８と第９トランジスタＭ９の飽和領域でのドレイン電流が第４電流源９の電流供給能力を超えるため第１０トランジスタＭ１０のゲートに繋がるノードＮ５がローレベルになり、第１０トランジスタＭ１０はオフ状態になり、起動補助動作は終了する。そのタイミングは第２トランジスタＭ２のドレイン電流が、定常状態での第２トランジスタＭ２のドレイン電流のａ倍を超えるときである。

（起動補助回路２５の第３具体例）
起動補助回路２５の第３具体例は、起動入力信号が入力されてから所定期間は、第１トランジスタＭ１のゲートに繋がるノードＮ４の電位を高くする制御を行うものである。

図６は第３具体例による起動補助回路２５を備える電流駆動回路１００の回路図である。図６の起動補助回路２５は、例えば第８～第１２トランジスタＭ８～Ｍ１２と、第４電流源９とを有する。第８～第１０トランジスタＭ８～Ｍ１０及び第４電流源９の接続形態は図５と同様である。

第１２トランジスタＭ１２は、第１～第１０トランジスタＭ１～Ｍ１０とは導電型が異なっている。第１２トランジスタＭ１２は、第１トランジスタＭ１のゲート電圧を制御する。第１１トランジスタＭ１１は、第１０トランジスタＭ１０とゲート同士を共通にしている。第１２トランジスタＭ１２のゲートは、第１１トランジスタＭ１１のドレインに接続されている。第１１トランジスタＭ１１のソースは接地ノードに接続されている。第１２トランジスタＭ１２のゲートと電源電圧ノードＶＤＤとの間には抵抗素子Ｒ１２が接続されている。第１２トランジスタＭ１２のサイズは、１倍～Ｍｂ倍（Ｍｂ＞１）である。

起動信号が入力されてから所定期間は、第１０トランジスタＭ１０のゲートがハイレベルになり、第２、第５及び第９トランジスタＭ２、Ｍ５、Ｍ９のゲートに繋がるノードＮ３の電位が高くなる。また、第１１トランジスタＭ１１のゲート電位も高くなるため、第１２トランジスタＭ１２のゲート電位が下がって、第１トランジスタＭ１のゲートに繋がるノードＮ４の電位が高くなる。所定期間が終了し、第２トランジスタＭ２のゲートに繋がるノードＮ３の電位がより定常状態に近づき、第２トランジスタＭ２のドレイン電流が定常状態のａ倍（ａ＜１で、例えばａ＝０．５）を超えると、第１０トランジスタＭ１０のゲートに繋がるノードＮ５がローレベルになり、第１０トランジスタＭ１０と第１１トランジスタＭ１１はオフ状態になる。これにより、第１２トランジスタＭ１２もオフする。

図６の一変形例として、図７に示すように、第１２トランジスタＭ１２にダーリントン接続される第１４トランジスタＭ１４と抵抗素子Ｒ１３を設けてもよい。

上述した基準補助回路の第１具体例と第２具体例では、起動信号が入力されてから所定期間内は、第８トランジスタＭ８と第９トランジスタＭ９に、ａ×Ｉ２（ａ＜１）の電流を流すことで、第２トランジスタＭ２のドレイン電流の立ち上がりを早めているが、第８トランジスタＭ８のドレインに繋がるノードＮ５の電位は、起動信号が入力された直後はハイレベルで、その後急速に低下する。ノードＮ５の電位をモニタすることで、第２トランジスタＭ２の起動補助を終了するかどうか、すなわち所定期間の終了タイミングを判断できる。

図８は図５又は図６の電流駆動回路１００内の各部の動作波形である。時刻ｔ０で起動信号が入力されると、第８及び第９トランジスタＭ８、Ｍ９にａ×Ｉ２の電流が流れて起動補助が行われるため、第２トランジスタＭ２のゲートに繋がるノードＮ３の電位（波形ｗ１）は線形に増加する。ノードＮ３が閾値電圧を超えた時点（時刻ｔ１）以降で、第２トランジスタＭ２のドレイン電流（波形ｗ２）は急激に増加する。また、第８トランジスタＭ８のドレインに繋がるノードＮ５の電位（波形ｗ３）は急激に低下するが、このノードＮ５の電位が所定電位になった時点を起動補助の終了時刻とすればよい。

（起動補助回路２５の第４具体例）
起動補助回路２５の第４具体例は、第１トランジスタＭ１のゲートに繋がるノードＮ４上と、第２トランジスタＭ２のゲートに繋がるノードＮ３上との少なくとも一方に、バッファを介挿するものである。

図９Ａ及び図９Ｂは第２トランジスタＭ２のノードに繋がるノードＮ３上にバッファを介挿する例を示す起動補助回路２５の回路図である。図９Ａ及び図９Ｂの起動補助回路２５は、第１バッファ１１と、第２バッファ１２と、アナログスイッチ１３とを備えている。第１バッファ１１と第２バッファ１２には、起動信号が入力されるタイミングに同期して、パルス信号ＸＥＮ、ＥＮが入力される。パルス信号ＸＥＮ、ＥＮは、入力時の立ち上がり（立ち下がり）エッジは急峻で、終了時の立ち下がり（立ち上がり）は緩やかに変化する信号である。終了時の立ち下がり（立ち上がり）を緩やかに変化させる理由は、オーバーシュートやアンダーシュートの発生を防止して、起動補助動作を緩やかに終了させるためである。

図９Ａに示す第１バッファ１１は、電源電圧ノードＶＤＤに接続されて電流源として機能するＰＭＯＳトランジスタ１４と、このＰＭＯＳトランジスタ１４のドレインと接地ノードとの間にカスコード接続されるＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ１６と、同じくＰＭＯＳトランジスタ１４のドレインと接地ノードとの間にカスコード接続されるＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８とを有する。

図９Ｂに示す第１バッファ１１は、図９Ａのトランジスタ１６とトランジスタ１８のドレイン電圧を揃えるために、トランジスタ７２～７６を追加したものであり、第１バッファ１１の入出力オフセットを小さくすることができる。

図９Ａに示す第２バッファ１２は、接地ノードに接続されて電流源として機能するＮＭＯＳトランジスタ１９と、電源電圧ノードＶＤＤとＮＭＯＳトランジスタ１９のドレインとの間にカスコード接続されるＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１と、同じく電源電圧ノードＶＤＤとＮＭＯＳトランジスタ１９のドレインとの間にカスコード接続されるＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ２３とを有する。

図９Ｂに示す第２バッファ１２は、図９Ａのトランジスタ２０とトランジスタ２２のドレイン電圧を揃えるために、トランジスタ７７～８１を追加したものであり、第２バッファ１２の入出力オフセットを小さくすることができる。

ＰＭＯＳトランジスタ１５のゲートとＮＭＯＳトランジスタ２１のゲートは、アナログスイッチ１３の入力ノードとともに、起動補助回路２５の入力端子に接続されている。ＰＭＯＳトランジスタ１７のゲートとＮＭＯＳトランジスタ２３のゲートは、第２トランジスタＭ２のゲートに接続されている。

アナログスイッチ１３は、パルス信号ＸＥＮ、ＥＮが入力されると、ノードＮ３と第２トランジスタＭ２のゲートとの接続経路を遮断する。パルス信号ＸＥＮ、ＥＮが入力されなくなると、アナログスイッチ１３は、ノードＮ３と第２トランジスタＭ２のゲートとを導通する。

パルス信号ＸＥＮ、ＥＮが入力されている期間内は、ノードＮ３上の信号は、第１バッファ１１と第２バッファ１２でバッファリングされた後に第２トランジスタＭ２のゲートに入力される。第１バッファ１１と第２バッファ１２でバッファリングすることで、第２トランジスタＭ２のゲート電圧の立ち上がりが急峻になり、第２トランジスタＭ２の起動時間を短縮できる。パルス信号ＸＥＮ、ＥＮが入力されなくなると、第１バッファ１１と第２バッファ１２はバッファリング動作を行わなくなり、ノードＮ３と第２トランジスタＭ２のゲートとがアナログスイッチ１３を通して導通し、通常動作が行われる。

パルス信号ＸＥＮ、ＥＮは、例えば、起動信号の立ち上がりエッジに同期して生成することができる。図１０Ａは図９Ａの起動補助回路２５にパルス発生回路３０を追加した回路図、図１０Ｂは図９Ｂの起動補助回路２５にパルス発生回路３０を追加した回路図である。図１０Ａと図１０Ｂのパルス発生回路３０は、ワンショットパルス生成器３１と、第１波形調整回路３２と、第２波形調整回路３３とを有する。

ワンショットパルス生成器３１は、バッファ３４と、抵抗素子Ｒ２と、キャパシタＣ１と、インバータ３５と、論理ゲート３６とを有する。バッファ３４には、起動信号が入力される。起動信号が立ち上がると、抵抗素子Ｒ２とキャパシタＣ１で、起動信号の立ち上がり波形をなまらせる。論理ゲートには、起動信号と、起動信号をなまらせた信号とが入力されて、ワンショットパルス信号が生成される。このワンショットパルス信号は、立ち上がりがやや緩やかで、立ち下がりが裾を引くような信号である。

第１波形調整回路３２は、カスコード接続された２つのＰＭＯＳトランジスタ３７，３８と、抵抗素子Ｒ３と、キャパシタＣ２とが並列接続された回路と、この回路に直列接続された抵抗素子Ｒ４及びＮＭＯＳトランジスタ３９とを有する。

第２波形調整回路３３は、カスコード接続された２つのＮＭＯＳトランジスタ４０，４１と、抵抗素子Ｒ５と、キャパシタＣ３とが並列接続された回路と、この回路に直列接続された抵抗素子Ｒ６及びＰＭＯＳトランジスタ４２とを有する。

ＮＭＯＳトランジスタ３９のドレインから図９Ａと同様のパルス信号ＸＥＮが出力される。また、ＰＭＯＳトランジスタの４２のドレインから図９Ａと同様のパルス信号ＥＮが出力される。

また、図１０Ａの起動補助回路２５は、第１トランジスタＭ１のゲートを高速起動する高速起動回路４３を有する。この高速起動回路４３は、ＰＭＯＳトランジスタ４４と、ＮＭＯＳトランジスタ４５と、抵抗素子Ｒ７とを有する。ＰＭＯＳトランジスタ４４のソースは電源電圧ノードＶＤＤに接続され、ＰＭＯＳトランジスタ４４のドレインは、ＮＭＯＳトランジスタ４５のゲートと抵抗素子Ｒ７の一端とに接続されている。ＮＭＯＳトランジスタ４５のドレインは電源電圧ノードＶＤＤに接続され、ＮＭＯＳトランジスタ４５のソースは、第１トランジスタＭ１のゲートに繋がるノードＮ４に接続されている。

以上、図１Ａで示した第１の実施形態による電流駆動回路１００について、いくつかの変形例や具体例を用いて説明してきたが、これらの電流駆動回路１００は、少なくとも、サイズの大きい高耐圧の第１トランジスタＭ１にカスコード接続されたサイズの大きい低耐圧の第２トランジスタＭ２を駆動するために、第３～第６トランジスタＭ３～Ｍ６を有する。第２～第５トランジスタＭ２～Ｍ５は、ノードＮ１の電位にてノードＮ３の電位を決定し、第２トランジスタＭ２のドレイン電流が約Ｉ２×Ｎとなるように制御する第１制御ループｒｐ１を構成する。また、第３トランジスタＭ３と第６トランジスタＭ６は、第１トランジスタＭ１のソースと第２トランジスタＭ２のドレインが繋がるノードＮ１が第６トランジスタＭ６のソースが繋がるノードＮ６と同電位になるように制御する第２制御ループｒｐ２を構成する。このような第１制御ループｒｐ１と第２制御ループｒｐ２を設ける構成とすることで、出力電圧ＶOUTが大きく変動しても、出力端子ＯＵＴから定電流を出力できる。

また、図９Ａ及び図１０Ａで説明したように、第１の実施形態による電流駆動回路１００において、その回路内部に起動補助回路２５を追加して設けることができる。起動補助回路２５を設けることで、第１トランジスタＭ１が電流を出力し始めるまでの時間を短縮できる。起動補助回路２５は、起動信号が入力されてから所定期間のみ動作し、所定期間が経過すると、動作を停止するため、消費電力が増えるおそれはない。

（第２の実施形態）
第２の実施形態は、図１Ａの電流駆動回路１００に、高速化のための回路を追加するものである。

図１１は第２の実施形態による電流駆動回路１００の回路図である。図１１の電流駆動回路１００は、図１Ａの電流駆動回路１００の回路構成に加えて、第８～第１２トランジスタＭ８～Ｍ１２と、第４電流源９と、抵抗素子Ｒ１とを備えている。第８～第１２トランジスタＭ８～Ｍ１２と、第４電流源９と、抵抗素子Ｒ１との接続関係は、図６と同様であるため、説明を省略する。

抵抗素子Ｒ１の抵抗値は、ノードＮ１の静定電位を第３電流源３が出力する電流Ｉ３で割った値に設定される。第２電流源２が出力する電流Ｉ２と第３電流源３が出力する電流Ｉ３との電流比は、第４トランジスタＭ４と第６トランジスタＭ６の電流ミラー比に設定される。

図１１の第３トランジスタＭ３、第４トランジスタＭ４及び第５トランジスタＭ５は、第２トランジスタＭ２のゲート電圧発生回路を構成している。また、第６トランジスタＭ６、第７トランジスタＭ７及び第３電流源３は、第１トランジスタＭ１のゲート電圧発生回路を構成している。

図１２は図１１の一変形例による電流駆動回路１００の回路図である。図１２の電流駆動回路１００は、図１１の抵抗素子Ｒ１の代わりに第７トランジスタＭ７を備えている。
第７トランジスタＭ７の接続関係は、図２Ａと同様である。

第２電流源２が出力する電流Ｉ２と第３電流源３が出力する電流Ｉ３との比は、第４トランジスタＭ４と第６トランジスタＭ６のゲート幅Ｗ／ゲート長Ｌの比で設定される。同様に、第５トランジスタＭ５と第７トランジスタＭ７のＷ／Ｌも同じ比に設定される。この比を調整することで、第１トランジスタＭ１のゲート電圧を調整でき、第１トランジスタＭ１のドレイン電流（電流駆動回路１００の出力電流）を調整できる。出力電流Ｉoutは、以下の（１）式に示すように、第２電流源２が出力する電流Ｉ２に、第５トランジスタＭ５と第２トランジスタＭ２の電流ミラー比（Ｗ２／Ｌ２）／（Ｗ５／Ｌ５）を乗じた値から、第１電流源１が出力する電流Ｉ１を引いた値となる。
Ｉout＝Ｉ２×(Ｗ２／Ｌ２)／(Ｗ５／Ｌ５)－Ｉ１ …（１）

図１１及び図１２における第８～第１０トランジスタＭ８～Ｍ１０は、起動補助回路２５の一部を構成し、第２トランジスタＭ２のゲート電圧を高速起動する。尚、図１１及び図１２に示した起動補助回路２５は、図６に示した回路とその構成は基本的に同じであり、例えば、 第８～第１２トランジスタＭ８～Ｍ１２と、第４電流源９とを有する。第１０トランジスタＭ１０のゲートはノードＮ５に接続されており、ドレインはノードＮ３に接続されている。このように、ノードＮ３はソースフォロワ出力であり、起動時のみノードＮ３は第１０トランジスタＭ１０により所定の電位に設定される。

第４電流源９が出力する電流Ｉ４と第２電流源２が出力する電流Ｉ２との電流ミラー比は、第８トランジスタＭ８と第４トランジスタＭ４のＷ／Ｌ比と、第９トランジスタＭ９と第５トランジスタＭ５のＷ／Ｌ比とそれぞれ同じ値に設定される。

図１３及び図１４は、図１１及び図１２の電流駆動回路１００にそれぞれ第１３トランジスタＭ１３を追加した回路図である。第１３トランジスタＭ１３は、第２トランジスタＭ２と共通のゲートを有する。第１３トランジスタＭ１３のドレインはノードＮ５に接続され、ソースは接地ノードに接続されている。

第１３トランジスタＭ１３を設けることで、ノードＮ５の電位が２Ｖth以上に上がらないようにクランプし、第１０トランジスタＭ１０の働きを抑制することができる。

図１１～図１４の第１１トランジスタＭ１１は、第１トランジスタＭ１のゲート電圧を高速起動するための起動補助回路２５の一部を構成している。第１１トランジスタＭ１１のゲートはノードＮ５に接続され、ソースは接地ノードに接続され、ドレインは第１２トランジスタＭ１２のゲートに接続されている。第１２トランジスタＭ１２は、第１～第１１トランジスタＭ１～Ｍ１１とは逆極性（例えばｐ型）のＭＯＳトランジスタである。第１２トランジスタＭ１２のソースは電源電圧ノードＶＤＤに接続され、ドレインはノードＮ４に接続されている。

第１２トランジスタＭ１２をオンさせる回路を別個に設けてもよい。例えば、図１０Ａのパルス発生回路３０から出力されたパルス信号やノードＮ５の電位を利用したパルス信号を第１２トランジスタＭ１２のゲートに付与してもよい。

（第２トランジスタＭ２のオフ状態の動作）
第１トランジスタＭ１のドレイン電圧が下がったときに、第１電流源１からの電流Ｉ１が第１トランジスタＭ１のドレインからＯＵＴ端子に流れるのを防止する必要がある。この防止のために、図１５に示すように、第２トランジスタＭ２のゲートに繋がるノードＮ３と接地ノードの間に第１切替器５１を接続してもよい。図１５（ａ）は第２トランジスタＭ２がオフ状態の場合、図１５（ｂ）は第２トランジスタＭ２がオン状態の場合を示している。この第１切替器５１は、第２トランジスタＭ２がオフ状態のときには、図１５（ａ）に示すようにノードＮ３を接地ノードに導通させる。また、第２トランジスタＭ２がオン状態のときには、図１５（ｂ）に示すようにノードＮ３と接地ノードとの接続を遮断する。

第１トランジスタＭ１のドレイン電圧が下がったときに、第１電流源１からの電流Ｉ１が第１トランジスタＭ１のドレインからＯＵＴ端子に流れるのを確実に防止するには、図１６又は図１７のような回路を採用してもよい。図１６では、図１５の第１切替器５１を備える他に、第３トランジスタＭ３のソースとノードＮ１の間に第２切替器５２を介挿している。図１６（ａ）は第２トランジスタＭ２がオフ状態の場合、図１６（ｂ）は第２トランジスタＭ２がオン状態の場合を示している。

第２トランジスタＭ２がオン状態の場合、図１６（ｂ）に示すように、第２切替器５２は、第２トランジスタＭ２のドレインをノードＮ１に導通させる。一方、第２トランジスタＭ２がオフ状態の場合、第２切替器５２は第３トランジスタＭ３のソースとノードＮ１との接続を遮断する。これにより、第２トランジスタＭ２がオフ状態の場合に、第１電流源１からの電流Ｉ１がノードＮ１を通ってＯＵＴ端子に流れ出すことを防止できる。

図１７の電流駆動回路１００は、図１６の第２切替器５２の代わりに、第３切替器５３と第４切替器５４を備えている。第３切替器５３は、第１トランジスタＭ１のゲートに繋がるノードＮ４と接地ノードとの間に介挿されている。第４切替器５４は、第３トランジスタＭ３のゲートに繋がるノードＮ２と接地ノードとの間に介挿されている。図１７（ａ）は第２トランジスタＭ２がオフ状態の場合、図１７（ｂ）は第２トランジスタＭ２がオン状態の場合を示している。

第２トランジスタＭ２がオンの場合、第３切替器５３は、第１トランジスタＭ１のゲートに繋がるノードＮ４と接地ノードとの接続を遮断する。第４切替器５４は、第３トランジスタＭ３のゲートに繋がるノードＮ２と接地ノードとの接続を遮断する。一方、第２トランジスタＭ２がオフの場合、第３切替器５３は、第１トランジスタＭ１のゲートに繋がるノードＮ４を接地ノードに導通させる。第４切替器５４は、第３トランジスタＭ３のゲートに繋がるノードＮ２を接地ノードに導通させる。これにより、第２トランジスタＭ２と第３トランジスタＭ３は確実にオフし、第１電流源１からの電流Ｉ１がノードＮ１を通ってＯＵＴ端子に流れ込むおそれがなくなる。

図１１～図１４の電流駆動回路１００において、第２トランジスタＭ２は、同じ低耐圧の第３～第１３トランジスタＭ３～Ｍ１３の（１＋Ｎ）倍のサイズを有する。第２トランジスタＭ２は、第３～第１３トランジスタＭ３～Ｍ１３と同じ１倍サイズの１倍部分Ｍ２-1と、Ｎ倍サイズのＮ倍部分Ｍ２-Nとに分けて実装することが可能である。図１８（ａ）及び図１８（ｂ）は第２トランジスタＭ２を１倍部分Ｍ２-1とＮ倍部分Ｍ２-Nに分ける場合の等価回路図である。図１８（ａ）は第２トランジスタＭ２がオフ状態の等価回路図、図１８（ｂ）は第２トランジスタＭ２がオン状態の等価回路図である。この等価回路は、Ｎ倍部分Ｍ２-Nのゲートと接地ノードとの間に介挿される第１切替器５１と、１倍部分Ｍ２-1のゲートとＮ倍部分Ｍ２-Nのゲートとの間に介挿される第５切替器５５と、を有する。

第２トランジスタＭ２がオフ状態の場合、図１８（ａ）のように、第５切替器５５はオフであり、１倍部分Ｍ２-1のゲートはノードＮ３に接続されるが、Ｎ倍部分Ｍ２-NのゲートはノードＮ３から遮断される。また、第１切替器５１はオンし、Ｎ倍部分Ｍ２-Nのゲートを接地ノードに接続する。これにより、Ｎ倍部分Ｍ２-Nのゲート電圧は完全に放電され、Ｎ倍部分Ｍ２-Nはオフする。１倍部分Ｍ２-1は動作するため、第１電流源１からノードＮ１に流れ込む電流Ｉ１は、１倍部分Ｍ２-1を通って接地ノードに流れる。

第２トランジスタＭ２がオン状態の場合、図１８（ｂ）のように、第５切替器５５はオンし、第１切替器５１はオフする。よって、第１トランジスタＭ１のドレイン電流はＮ倍部分Ｍ２-Nに流れる。また、第１電流源１からノードＮ１に流れる電流は、１倍部分Ｍ２-1に流れる。

上述したように、第２トランジスタＭ２のゲートに繋がるノードＮ３に起動補助回路２５を接続する場合、１倍部分Ｍ２-1は起動補助回路２５の入力側に配置し、Ｎ倍部分Ｍ２-Nは起動補助回路２５の出力側に配置するのが望ましい。

図１９（ａ）及び図１９（ｂ）は図１８（ａ）及び図１８（ｂ）に起動補助回路２５を追加した等価回路図である。図１９（ａ）は第２トランジスタＭ２がオフ状態、図１９（ｂ）は第２トランジスタＭ２がオン状態の等価回路図である。図１９（ａ）及び図１９（ｂ）に示すように、ノードＮ３と１倍部分Ｍ２-1との接続ノードの電位が起動補助回路２５に入力される。起動補助回路２５の出力信号は、起動補助回路２５の入力端子は、Ｎ倍部分Ｍ２-Nのゲートに入力される。起動補助回路２５は、信号ｃｎｔに従って起動補助を行う。信号ｃｎｔは起動信号が入力されてから所定期間だけ例えばハイレベルになる信号である。

図２０Ａ、図２０Ｂ、図２０Ｃは図１９の起動補助回路２５の出力ノードと第２トランジスタＭ２のゲートとの間に、第６切替器５６を介挿した電流駆動回路１００の回路図である。図２０Ａ～図２０Ｃの回路では、起動時に、起動補助回路２５とノードＮ３の電位の両方を併用して第２トランジスタＭ２のゲートを駆動する。図２０Ａは第２トランジスタＭ２がオフ状態の場合、図２０Ｂは第２トランジスタＭ２が起動時の場合、図２０Ｃは第２トランジスタＭ２が起動後のオン状態の場合を示している。図２０Ａ～図２０Ｃの起動補助回路２５は、図１９と同様の第１切替器５１と第５切替器５５を備えている。図２０Ａ～図２０Ｃの第６切替器５６は、起動補助回路２５の出力ノードと第２トランジスタＭ２のゲートとを導通するか否かを切り替える。第２トランジスタＭ２がオフ状態の場合、図２０Ａのように、第１切替器５１にて第２トランジスタＭ２のゲートを接地ノードに導通させる。また、第５切替器５５と第６切替器５６はオープン状態であり、第２トランジスタＭ２は完全にオフする。第２トランジスタＭ２が起動時の場合、図２０Ｂに示すように、第１切替器５１は第２トランジスタＭ２のゲートと接地ノードとの接続を遮断する。第５切替器５５はノードＮ３と第２トランジスタＭ２のゲートとを接続する。第６切替器５６は、起動補助回路２５の出力ノードを第２トランジスタＭ２のゲートに接続する。
これにより、第２トランジスタＭ２は高速に起動する。第２トランジスタＭ２が起動後のオン状態の場合、図２０Ｃに示すように、第１切替器５１と第６切替器５６はオープン状態になり、第５切替器５５はノードＮ３と第２トランジスタＭ２のゲートとを接続する。
これにより、補助起動回路は切り離されて、第２トランジスタＭ２は、ノードＮ３の電位に基づいて動作する。

図２１Ａ、図２１Ｂ、図２１Ｃは、図２０Ａ～図２０Ｃとは異なり、起動時には、起動補助回路２５のみで第２トランジスタＭ２のゲートを駆動する電流駆動回路１００の回路図である。図２１Ａ～図２１Ｃは図１９の回路に第６切替器５６を追加した構成になっている。図２１Ａは第２トランジスタＭ２がオフ状態、図２１Ｂは第２トランジスタＭ２の起動時、図２１Ｃは第２トランジスタＭ２がオン状態の場合を示している。図２１Ａ～図２１Ｃの回路は、起動時において、第５切替器５５がオープン状態になる点で図２０Ａ～図２０Ｃの回路とは異なる。起動時には、Ｎ倍部分Ｍ２-Nのゲートに起動補助回路２５の出力ノードが接続され、１倍部分Ｍ２-1のゲートには起動補助回路２５の出力ノードは接続されない。

図２２Ａ、図２２Ｂ、図２２Ｃは、第２トランジスタＭ２が１倍部分Ｍ２-1とＮ倍部分Ｍ２-Nに分かれていない場合に、起動時に起動補助回路２５とノードＮ３の電位の両方を併用して第２トランジスタＭ２のゲートを駆動する電流駆動回路１００の回路図である。
図２２Ａは第２トランジスタＭ２がオフ状態、図２２Ｂは第２トランジスタＭ２の起動時、図２２Ｃは第２トランジスタＭ２がオン状態の場合を示している。図２２における第１、第２及び第６切替器５６の切替状態は図２０と同様である。

図２３Ａ、図２３Ｂ、図２３Ｃは、第２トランジスタＭ２が１倍部分Ｍ２-1とＮ倍部分Ｍ２-Nに分かれていない場合に、起動時に起動補助回路２５とノードＮ３の電位の両方を併用して第２トランジスタＭ２のゲートを駆動する電流駆動回路１００の回路図である。
図２３Ａは第２トランジスタＭ２がオフ状態、図２３Ｂは第２トランジスタＭ２の起動時、図２３Ｃは第２トランジスタＭ２がオン状態の場合を示している。図２３における第１、第２及び第６切替器５６の切替状態は図２１と同様である。

（一比較例の回路との相違）
図２４は一比較例による電流駆動回路１００の回路図である。図２４の電流駆動回路１００は、高耐圧の第１トランジスタＭ１にカスコード接続された低耐圧の第２トランジスタＭ２と、第３トランジスタＭ３と、第１電流源１と、第１差動増幅器６１と、第２差動増幅器６２とを備えている。第１差動増幅器６１の非反転入力端子は、第１電流源１と第３トランジスタＭ３のドレインとの接続ノードに接続されている。第１差動増幅器６１の反転入力端子は、第１トランジスタＭ１のソースと第２トランジスタＭ２のドレインとの接続ノードに接続されている。第１差動増幅器６１の出力ノードは第１トランジスタＭ１のゲートに接続されている。第２差動増幅器６２の非反転入力端子は、第１電流源１と第３トランジスタＭ３のドレインとの接続ノードに接続されている。第２差動増幅器６２の反転入力端子には、所定の電圧を出力する電圧源６３が接続されている。第２差動増幅器６２の出力ノードは第２トランジスタＭ２のゲートに接続されている。

図２５は第１トランジスタＭ１のドレインに繋がるＯＵＴ端子から出力される出力電圧と、ＯＵＴ端子から流れる出力電流との対応関係を示す曲線を示す図である。曲線ｗ４は本実施形態による電流駆動回路１００、曲線ｗ５は図２４の一比較例による電流駆動回路１００を示している。曲線ｗ４の方が曲線ｗ５よりも立ち上がりが急峻であり、定電流性に優れていることがわかる。

図２６（ａ）と図２６（ｂ）は本実施形態と一比較例による電流駆動回路１００の出力電流の応答性を示す図である。図２６（ａ）と図２６（ｂ）の横軸は時間、縦軸は出力電流である。図２６（ａ）及び図２６（ｂ）では、本実施形態と一比較例による電流駆動回路１００を２００ｎｓ、４００ｎｓ、６００ｎｓ、８００ｎｓ、１０００ｎｓの期間だけパルス駆動した場合の応答性を示しており、２００ｎｓ～１０００ｎｓの出力電流波形をｗ６～ｗ１０で表している。図示のように、本実施形態では、起動直後に出力電流が一定になるのに対して、一比較例では、出力電流が一定になるまでの時間が長い。これにより、本実施形態では起動時間が短いことがわかる。

このように、第２の実施形態では、電流駆動回路１００内に第７トランジスタＭ７又は抵抗素子Ｒ１を設けるため、所望の出力電流が第１トランジスタＭ１のドレインから出力されるように、第１トランジスタＭ１のゲート電圧を調整できる。また、第２の実施形態では、電流駆動回路１００内に第８～第１２トランジスタＭ８～Ｍ１２を設けるため、第２トランジスタＭ２の起動を高速化することができる。さらに、第２の実施形態では、電流駆動回路１００内に第１１トランジスタＭ１１を設けるため、第１トランジスタＭ１の起動を高速化できる。

上述した第１及び第２の実施形態において、電流駆動回路１００内に第１トランジスタＭ１を内蔵してもよいし、あるいは第１トランジスタＭ１を外付けしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 第１電流源、２ 第２電流源、３ 第３電流源、４ ＯＴＡ、５ 差動増幅器、６
第１電圧源、７ 第２電圧源、８ 第３電圧源、９ 第４電流源、１０ 第１起動切替器、１１ 第２起動切替器、２５ 起動補助回路、１００ 電流駆動回路、

Claims (10)

1. 電流を出力する第１トランジスタと、前記第１トランジスタにカスコード接続される第２トランジスタと、
   前記第２トランジスタにカスコード接続される第３トランジスタと、
   前記第３トランジスタ及び前記第２トランジスタに電流を供給する第１電流源と、
   前記第３トランジスタとゲート同士を共通にする第４トランジスタと、
   前記第２トランジスタとゲート同士を共通にし、前記第４トランジスタにカスコード接続される第５トランジスタと、
   前記第４トランジスタ及び前記第５トランジスタに電流を供給する第２電流源と、
   前記第３トランジスタ及び前記第４トランジスタとゲート同士を共通にし、前記第１トランジスタのゲート電圧を制御する第６トランジスタと、
   前記第６トランジスタのドレイン電流を供給する第３電流源と、を備え、
   前記第２トランジスタは、前記第３乃至第６トランジスタよりもサイズが大きく、かつ、
   起動信号が入力されてから所定期間、前記第１トランジスタ及び前記第２トランジスタの少なくとも一方の動作を高速化する起動補助回路を更に備え、
   前記起動補助回路は、
   前記第１トランジスタのゲートに繋がる経路と、前記第２トランジスタのゲートに繋がる経路との少なくとも一方に介挿されるアナログバッファと、
   前記所定期間内は前記アナログバッファを動作させ、前記所定期間経過後は、前記アナログバッファをバイパスさせる切替回路と、を有する、電流駆動回路。
2. 電流を出力する第１トランジスタと、前記第１トランジスタにカスコード接続される第２トランジスタと、
   前記第２トランジスタにカスコード接続される第３トランジスタと、
   前記第３トランジスタ及び前記第２トランジスタに電流を供給する第１電流源と、
   前記第３トランジスタとゲート同士を共通にする第４トランジスタと、
   前記第２トランジスタとゲート同士を共通にし、前記第４トランジスタにカスコード接続される第５トランジスタと、
   前記第４トランジスタ及び前記第５トランジスタに電流を供給する第２電流源と、
   前記第３トランジスタ及び前記第４トランジスタとゲート同士を共通にし、前記第１トランジスタのゲート電圧を制御する第６トランジスタと、
   前記第６トランジスタのドレイン電流を供給する第３電流源と、を備え、
   前記第２トランジスタは、前記第３乃至第６トランジスタよりもサイズが大きく、かつ、
   起動信号が入力されてから所定期間、前記第１トランジスタ及び前記第２トランジスタの少なくとも一方の動作を高速化する起動補助回路を更に備え、。
   前記第３トランジスタ、前記第４トランジスタ及び前記第６トランジスタとゲート同士を共通にする第８トランジスタと、
   前記第２トランジスタ及び前記第５トランジスタとゲート同士を共通にし、前記第８トランジスタにカスコード接続される第９トランジスタと、
   前記第８トランジスタ及び前記第９トランジスタのドレイン電流を供給する第４電流源と、
   前記第４電流源と前記第８トランジスタとの接続ノードの電圧に基づいて、前記第２トランジスタ、前記第５トランジスタ及び前記第９トランジスタのゲート電圧を制御する第１０トランジスタと、を備える、電流駆動回路。
3. 前記起動補助回路は、前記起動信号が入力されてから前記所定期間、前記第１トランジスタ及び前記第２トランジスタの少なくとも一方のゲート電流を増加させる、請求項２に記載の電流駆動回路。
4. 前記起動補助回路は、
   前記第１トランジスタのゲートに繋がる経路と、前記第２トランジスタのゲートに繋がる経路との少なくとも一方に介挿されるアナログバッファと、
   前記所定期間内は前記アナログバッファを動作させ、前記所定期間経過後は、前記アナログバッファをバイパスさせる切替回路と、を有する、請求項２に記載の電流駆動回路。
5. 前記所定期間は、前記起動信号が入力されてから前記第２トランジスタのドレイン電流が所定の電流になるまでの期間である、請求項１乃至４のいずれか一項に記載の電流駆動回路。
6. 前記第６トランジスタにカスコード接続され、前記第６トランジスタとゲート同士を共通にする第７トランジスタを備える、請求項１乃至５のいずれか一項に記載の電流駆動回路。
7. 前記第６トランジスタのドレイン電流が流れる経路上に介挿される抵抗素子を備える、請求項１乃至５のいずれか一項に記載の電流駆動回路。
8. 前記第３トランジスタ、前記第４トランジスタ及び前記第６トランジスタとゲート同士を共通にする第８トランジスタと、
   前記第２トランジスタ及び前記第５トランジスタとゲート同士を共通にし、前記第８トランジスタにカスコード接続される第９トランジスタと、
   前記第８トランジスタ及び前記第９トランジスタのドレイン電流を供給する第４電流源と、
   前記第４電流源と前記第８トランジスタとの接続ノードの電圧に基づいて、前記第２トランジスタ、前記第５トランジスタ及び前記第９トランジスタのゲート電圧を制御する第１０トランジスタと、を備える、請求項１、３乃至７のいずれか一項に記載の電流駆動回路。
9. 前記第１０トランジスタとゲート同士を共通にする第１１トランジスタと、
   前記第２、第３、第４、第５、第６、第８、第９，第１０、及び第１１トランジスタとは異なる導電型で、前記第１１トランジスタのドレイン電圧に応じて前記第１トランジスタのゲート電圧を制御する第１２トランジスタと、を備える、請求項２又は８に記載の電流駆動回路。
10. 前記第２トランジスタ、前記第５トランジスタ及び前記第９トランジスタとゲート同士を共通にし、前記第４電流源からドレイン電流が供給される第１３トランジスタを備える、請求項８又は９に記載の電流駆動回路。

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