JP3447899B2

JP3447899B2 - カレントミラー回路

Info

Publication number: JP3447899B2
Application number: JP23455896A
Authority: JP
Inventors: 倉哲朗板; ジスラフ、チャノール
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-12
Filing date: 1996-09-04
Publication date: 2003-09-16
Anticipated expiration: 2016-09-04
Also published as: JPH09139638A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力電圧範囲が広
く取れるカレントミラー回路に関する。

【０００２】

【従来の技術】カレントミラー回路において、出力イン
ピーダンスの高さは極めて重要な事項である。

【０００３】図８１に示す従来の簡単なカレントミラー
回路では、出力インピーダンスはトランジスタの出力イ
ンピーダンス以上に上げることはできない。これを改善
するために図８２に示すようにカスコード構成を用いて
きたが、この構成では、出力電圧がおよそＶT ＋ＶDS(s
at) 以上でないと適切に動作しないという問題があっ
た。

【０００４】これを解決するために、図８３に示すよう
にカスコード接続用のＴ4 のバイアスを選ぶ手法があ
る。しかしながら、この構成では、２系統の等しい入力
電流が必要な上、Ｔ4 のゲートバイアスを作るＴ3 のチ
ャネル幅／チャネル長がＴ4 の適切な値が製造プロセス
によりばらつくため、設計が困難であった。また、図８
４に示す従来回路は、ＶbiasをおよそＶDS(sat) に選
び、出力電圧がおよそ２ＶDS(sat) 以上で適切に動作さ
せる出力インピーダンスを上げるものである。

【０００５】しかし、Ｔ1 とＴ2 のドレイン・ソース間
電圧が異なるため精度よく電流を複製できないという問
題があった。また複製する電流の精度を上げるためＴ1
とＴ2 のドレイン・ソース間電圧をそろえるため図８５
に示すように演算増幅回路を２組用いる手法が提案され
ているが、回路規模が増大するという問題が新たに生じ
ていた。

【０００６】

【発明が解決しようとする課題】このように従来のカレ
ントミラー回路では、回路が簡単なものでは、複製する
電流の精度を高めることができず、出力インピーダンス
や複製する電流の精度を高めることのできるものは回路
規模が大幅に増大するという問題があった。

【０００７】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、回路
規模の大幅な増大をまねくことなく、高出力インピーダ
ンスで、複製する電流の精度がとれ、かつ出力電圧範囲
の広いカレントミラー回路を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の基本構成に係るカレントミラー回路は、入
力電流が入力される第１の電流電圧変換手段と、少なく
とも出力電流を含む電流が入力される第２の電流電圧変
換手段と、そのコレクタあるいはドレインより出力電流
を出力し、そのエミッタあるいはソースが前記第２の電
流電圧変換手段に接続される第１のトランジスタと、前
記第１のトランジスタの制御電極を制御する制御手段よ
り構成され、前記制御手段は前記第１および第２の電流
電圧変換手段で電流電圧変換された第１および第２の出
力電圧を参照して、前記制御手段から前記第１および第
２の電流電圧変換手段に対して、入力電流と出力電流の
比に応じた比率である所定の比率で電流が流れるように
前記第１のトランジスタを制御していることを特徴とす
る。

【０００９】上述のごとく構成すれば、制御手段は第１
および第２の電流電圧変換手段で電流電圧変換された電
圧を参照して制御手段から所定の比率で第１および第２
の電流電圧変換手段に電流が流れるように第１のトラン
ジスタを制御している。このとき、第１の電流電圧変換
手段に対しては、入力電流と制御手段からの電流の和が
流れ、第２の電流電圧変換手段に対しては、所望の出力
電流と制御手段からの電流の和が流れることになる。す
なわち、制御手段から第１および第２の電流電圧変換手
段に対して流れる電流の所定の比率は、入力電流と出力
電流の比に応じた比率ということになる。

【００１０】もし、第２の電流電圧変換手段に流れる出
力電流が所望の電流値からずれると、この電流値のずれ
は第２の電流電圧変換手段により電圧に変換され、制御
手段から第１及び第２の電流電圧変換手段に流れる電流
の比は所定の比からずれることになり、制御手段は電流
の比を所定の比となるよう第１のトランジスタの制御電
極の電圧を制御し、第２の電流電圧変換手段に流れる出
力電流を所望の値に近付くよう動作する。

【００１１】また、第１の電流電圧変換手段に流れる入
力電流が変化すると、この電流の変化は第１の電流電圧
変換手段により電圧の変化となり、制御手段は第１及び
第２の電流電圧変換手段に流れる電流の比を所定の比に
するよう第１のトランジスタを制御して出力電流を入力
電流に合わせて変化させる。このように、カレントミラ
ー回路として動作する。

【００１２】この時、出力での電圧が変化することによ
り出力電流が変化しようとすると前述したように制御手
段にて、出力電流の変化が少なくなるようにように制御
されている。つまり出力インピーダンスが高くなってい
る。また、このカレントミラー回路が動作するために必
要な出力電圧は第２の電流電圧変換手段にかかる電圧と
第１のトランジスタが動作するために必要なＶDS(sat)
の和で、電流電圧変換手段にかかる電圧をＶDS(sat) 程
度に設定することでで出力電圧範囲を広く取ることがで
きる。

【００１３】さらに、電流の複製する時に制御手段で入
力側と出力側の電流電圧変換手段で電流電圧変換された
電圧を比較しているので、外部バイアス電圧が不要にな
る。また、例えばＩＣ化に際して、製造プロセスがばら
ついて電流電圧変換手段の絶対的な特性が変化しても、
パターンレイアウト等で相対的な第１と第２の電流電圧
変換手段の特性ばらつきを小さくできるので、その結果
製造プロセスのばらつきの影響が受けにくいカレントミ
ラー回路を実現できる。

【００１４】本願の第２の発明のカレントミラー回路
は、入力電流を流す第１のトランジスタと、ゲートが第
１のトランジスタのゲート共通接続されている第２のト
ランジスタと、ソースが第１のトランジスタのドレイン
に接続され、ドレインが前記第１及び第２のトランジス
タの共通ゲートに接続された第３のトランジスタと、ソ
ースが前記第２のトランジスタのドレインに接続され、
また、ゲートが前記第３のトランジスタのゲートと共通
接続され、ドレインから出力電流が出力される第４のト
ランジスタと、前記第３及び第４のトランジスタの共通
ゲートと前記第３のトランジスタのドレインの間に接続
された第１の抵抗と、により構成されることを特徴とす
る。

【００１５】このような構成により、例えば、NMOSトラ
ンジスタを用いて上述のごとく構成すれば、第３のトラ
ンジスタのドレイン電圧は第１及び第２のトランジスタ
のゲート電圧で決まり、これはおよそ閾値電圧ＶT であ
る。第３及び第４のトランジスタのゲート電圧は第１及
び第２のトランジスタのゲート電圧に第１の抵抗にかか
る電圧を加算した電圧となる。よって、第３のトランジ
スタのソース電圧、つまり、第１のトランジスタのドレ
イン電圧は第３のトランジスタのゲート電圧より第３の
トランジスタのゲート・ソース電圧を減じた電圧とな
る。第３のトランジスタのゲート・ソース電圧もおよそ
閾値電圧ＶT なので、第１のトランジスタのドレイン電
圧はおよそ第１の抵抗にかかる電圧とほぼ同じになる。
同様に第４のトランジスタのソース電圧、つまり、第２
のトランジスタのドレイン電圧は第４のトランジスタの
ゲート電圧より第４のトランジスタのゲート・ソース電
圧を減じた電圧となる。第４のトランジスタのゲート・
ソース電圧もおよそ閾値電圧ＶT なので、第２のトラン
ジスタのドレイン電圧はおよそ第１の抵抗にかかる電圧
とほぼ同じになる。よって第１の抵抗にかかる電圧を第
１及び第２のトランジスタのドレイン・ソース間の飽和
電圧ＶDS(sat) に設計すると、第２及び第４のトランジ
スタがともに飽和領域で動作できる。つまり、出力イン
ピーダンスを高くできる出力端子である第４のトランジ
スタのドレイン電圧をＶDS(sat) と、およそ各々のトラ
ンジスタの飽和電圧の和まで低くすることができる。

【００１６】このように本発明によれば、回路規模を小
さくできると共に、複製する電流の精度を損なうことが
ない。

【００１７】本願の第３の発明のカレントミラー回路
は、入力電流を流す第１のトランジスタと、ゲート或は
ベースが第１のトランジスタのゲート或はベースに共通
接続されている第２のトランジスタと、ソース或はエミ
ッタが第１のトランジスタのドレイン或はコレクタに接
続された第３のトランジスタと、ソース或はエミッタが
前記第２のトランジスタのドレイン或はコレクタに接続
され、また、ゲート或はベースが前記第３のトランジス
タのゲート或はベースと共通接続され、ドレイン或はコ
レクタから出力電流が出力される第４のトランジスタ
と、前記第３のトランジスタのドレイン或はコレクタ電
圧を増幅するバッファアンプと、前記バッファアンプの
出力をレベルシフトする第１のレベルシフト回路と、を
具備し、前記第３及び第４のトランジスタの共通ゲート
或は共通ベースは、前記バッファアンプの出力に接続さ
れ、前記第１のレベルシフト回路の出力は前記第１及び
第２のトランジスタの共通ゲート或は共通ベースに接続
され、前記バッファアンプの入力部は前記第１のトラン
ジスタと異なる導電型の第５のトランジスタで構成され
ており、前記バッファアンプの入力は前記第５のトラン
ジスタのゲート或はベースに接続されていることを特徴
とする。

【００１８】このような構成により、例えば、第１から
第４のトランジスタをNMOSトランジスタを用いて上述の
ごとく構成すると、第３のトランジスタのゲート電圧は
第１のトランジスタのゲート電圧から第１のレベルシフ
ト回路により所定の電圧だけレベルシフトした高い電圧
となっている。また、第３のトランジスタのドレイン電
圧をバッファアンプを介して第３のトランジスタのゲー
トに印加する構成により、第１のトランジスタに流れる
電流が入力電流により決定されるよう第１のトランジス
タのゲート電圧が決まる。

【００１９】例えば、第３及び第４のトランジスタサイ
ズが等しく、また、第１及び第２のトランジスタサイズ
が等しい場合に、第２のトランジスタのゲート電圧及び
ドレイン電圧は、第１のトランジスタのゲート電圧及び
ドレイン電圧に各々等しくなり、第２のトランジスタは
第１のトランジスタに流れる電流とほぼ等しい電流を流
すカレントミラー動作をする。

【００２０】この時、第３及び第４のトランジスタサイ
ズ( チャネル幅/ チャネル長) が第１及び第２のトラン
ジスタサイズ( チャネル幅/ チャネル長) より大きい
時、第１及び第２のトランジスタのドレイン電圧は、レ
ベルシフト回路のレベルシフト電圧以上となる。ここ
で、レベルシフト回路のレベルシフト電圧を第１および
第２のトランジスタのドレイン・ソース間の飽和電圧Ｖ
DS(sat) と同じ程度に設定すると、第１及び第２のトラ
ンジスタのドレイン電圧はほぼＶDS(sat) となり、飽和
領域で動作できる。

【００２１】したがって、出力電流を流す第４のトラン
ジスタのドレイン電圧がＶDS(sat)の２倍程度に低くな
っても第４のトランジスタのドレイン・ソース電圧はＶ
DS(sat) 程度あり飽和領域で動作するので出力電圧が低
くても高出力インピーダンスを保つことができる。この
ように本発明によれば、回路規模を小さくできると共
に、複製する電流の精度を損なうことがない。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明が適用されたカレン
トミラー回路の第１の実施の形態を示す構成図である。
図１に示すカレントミラーにおいて、電流電圧変換手段
２と電流電圧変換手段３は、各々一端がＶssに接続さ
れ、電流電圧変換手段２は入力電流Ｉinφを入力し、ま
た、トランジスタＴ１のドレインより出力電流を出力
し、トランジスタＴ１のソースは電流電圧変換手段３の
他端に接続され、制御手段１は、電流電圧変換手段２及
び３で電流電圧変換された電圧Ｖφ及びＶ１を参照して
制御手段１から電流電圧変換手段２及び３に所定の比率
で電流が流れるようにトランジスタＴ１のゲートを制御
している。

【００２３】制御手段１は電流電圧変換手段２及び３で
電流電圧変換された電圧Ｖφ及びＶ１を参照して制御手
段１から所定の比率で電流電圧変換手段２及び３に各々
電流Ｉref φ、Ｉref1 が流れるようにトランジスタＴ
１のゲート電圧を制御している。このとき、電流電圧変
換手段２には、入力電流Ｉinφと制御手段１からの電流
Ｉref φの和が流れ、電流電圧変換手段３には所望の出
力電流Ｉout と制御手段１からの電流Ｉref1の和が流れ
ている。もし、電流電圧変換手段３に流れる出力電流Ｉ
out が所望の電流値からずれると、この電流値のずれは
電流電圧変換手段３により電圧に変換され、制御手段１
から電流電圧変換手段２及び３に流れる電流の比は所定
の比からずれることになり、制御手段１は電流の比を所
定の比となるようトランジスタＴ１のゲート電圧を制御
し、電流電圧変換手段３に流れる出力電流Ｉout を所望
の値に近付ける。

【００２４】つまり、出力電流Ｉout が所望の値より大
きくなると、制御手段１はトランジスタＴ１のゲート電
圧を下げて、トランジスタＴ１に流れる出力電流を小さ
くし、また、出力電流Ｉout が所望の値より小さくなる
と、制御手段１はトランジスタＴ１のゲート電圧を上げ
て、トランジスタＴ１に流れる出力電流を大きくするよ
うに作用する。

【００２５】また、電流電圧変換手段２に流れる入力電
流Ｉinφが変化すると、この電流の変化は電流電圧変換
手段２により電圧Ｖφの変化となり、制御手段１は電流
電圧変換手段２及び３に流れる電流の比を所定の比にす
るようトランジスタＴ１のゲート電圧を制御して出力電
流Ｉout を入力電流Ｉinφに応じて変化させる。つま
り、入力電流Ｉinφが大きくなると、制御手段１はトラ
ンジスタＴ１のゲート電圧を上げて、トランジスタＴ１
に流れる出力電流を大きくし、また、入力電流Ｉinφが
小さくなると、制御手段１はトランジスタＴ１のゲート
電圧を下げて、トランジスタＴ１に流れる出力電流を小
さくするように作用する。このように、カレントミラー
回路として動作する。

【００２６】ここで、出力電圧が変化することにより出
力電流Ｉout が変化しようとすると制御手段１にて、出
力電流Ｉout の変化が少なくなるようにように制御され
ている。つまり出力インピーダンスが高くなっている。

【００２７】また、このカレントミラー回路が動作する
ために必要な出力電圧は電流電圧変換手段３にかかる電
圧Ｖ１とトランジスタＴ１が動作するために必要なドレ
イン−ソース飽和電圧ＶDS(sat) の和で、電流電圧変換
手段３にかかる電圧をＶDS(sat) 程度に設定すること
で、出力電圧範囲を広く取ることができる。

【００２８】さらに、制御手段１で入力側と出力側の電
流電圧変換手段２及び３で電流電圧変換された電圧Ｖφ
及びＶ１を参照しているので、外部バイアス電圧が不要
になる。また、ＩＣ化に際して、製造プロセスがばらつ
きにより電流電圧変換手段の絶対的な特性が変化して
も、パターンレイアウト等で電流電圧変換手段の相対的
な特性ばらつきを小さくできるので、その結果、製造プ
ロセスのばらつきの影響が受けにくいカレントミラー回
路を実現できる。また図１において、点線で示してある
ように電流電圧変換手段３にも別の入力電流Ｉin1 を印
加して差分電流を出力するようにもできる。

【００２９】図２は、図１において電流電圧変換手段２
及び３を抵抗Ｒ１及びＲ２で構成し、また、制御手段１
をトランジスタＴ１１、Ｔ１２、及び電流源Ｉ１１、Ｉ
１２で構成した詳細な実施の形態である。

【００３０】抵抗Ｒ１には、入力電流Ｉin0 と制御手段
１内の電流源Ｉ１２からの電流Ｉref φがトランジスタ
Ｔ１２を介して流れ電圧Ｖ０に変換されている。また、
抵抗Ｒ２には、出力電流Ｉout と制御手段１内の電流源
Ｉ１１からの電流Ｉref1がトランジスタＴ１１を介して
流れて電圧Ｖ１に変換されている。ここで説明を簡単に
するために、Ｉref φ＝Ｉref1、Ｒ１＝Ｒ２及びトラン
ジスタＴ１１とＴ１２のサイズ( Ｗ／Ｌ) が等しいとす
る。もし、Ｉout ＞Ｉinφの場合、Ｖφ＜Ｖ１なる。

【００３１】トランジスタＴ１２のゲート電位はトラン
ジスタＴ１１のゲート電位で与えられるが、ソース電位
が各々ＶφとＶ１なので、トランジスタＴ１２のゲート
・ソース間電圧がトランジスタＴ１１のゲート・ソース
間電圧より大きくなり、トランジスタＴ１２はトランジ
スタＴ１１より大きな電流を流そうとするが、電流源Ｉ
１２から供給されている電流Ｉref φにより制限されて
いるため、トランジスタＴ１２のドレイン電圧、つまり
制御手段１の出力電圧は低くなり、トランジスタＴ１の
ゲート電圧を低くして出力電流を小さくする。

【００３２】逆に、Ｉout ＜Ｉinφの場合、Ｖφ＞Ｖ１
となる。トランジスタＴ１２のゲート電位はトランジス
タＴ１１のゲート電位で与えられるが、ソース電位が各
々ＶφとＶ１なので、トランジスタＴ１２のゲート・ソ
ース間電圧がトランジスタＴ１１のゲート・ソース間電
圧より小さくなり、トランジスタＴ１２はトランジスタ
Ｔ１１より少ない電流を流そうとするが、電流源Ｉ１２
から電流Ｉref φが供給されているため、トランジスタ
Ｔ１２のドレイン電圧、つまり制御手段１の出力電圧は
高くなり、トランジスタＴ１のゲート電圧を高くして出
力電流を大きくする。

【００３３】このように、出力電流Ｉout が入力電流Ｉ
inφと異なると制御手段１により等しくなるようにトラ
ンジスタＴ１のゲート電圧を制御する。ここで、出力電
圧が変化することにより出力電流Ｉout が変化しようと
すると前述の通り、制御手段１にて、出力電流Ｉout の
変化が少なくなるようにように制御されている。つまり
出力インピーダンスが高くなっている。

【００３４】図３は、図１において電界効果（ＦＥＴ）
トランジスタの代わりにバイポーラ・トランジスタを用
いた実施の形態で、図１に示す実施の形態と同様に出力
電圧範囲が広く取れ、出力インピーダンスを高くできる
効果がある。

【００３５】図４は、図１において、電流電圧変換手段
２及び３をトランジスタＴ２及びＴ３とバイアス手段４
で構成した実施の形態である。トランジスタＴ２及びＴ
３のゲートは、バイアス手段４にてバイアスされてお
り、電流電圧変換は、トランジスタＴ２び及Ｔ３の出力
インピーダンスを用いて行なわれる。これにより、電流
電圧変換手段を抵抗で構成する場合に比べ、大抵抗を容
易に実現できるとともに、電流電圧変換手段にかかる変
換された電圧を小さくできるため、より広い出力電圧範
囲が取れるという効果がある。

【００３６】図５は、図４に示す実施の形態におけるバ
イアス手段４の一例で、固定バイアス電圧をトランジス
タＴ２及びＴ３のゲートに印加した例である。固定バイ
アス電圧やプロセスのばらつきによるドレイン・ソース
飽和電圧ＶＤＳ（ｓａｔ）のがばらつきが、トランジス
タの出力インピーダンスのばらつき、つまり、電流電圧
変換手段の電流電圧変換率のばらつきとなるが、トラン
ジスタＴ２とＴ３のドレイン電圧は制御手段１により、
例えば等しくなるように制御されるので複製した電流の
精度を損なうことはない。

【００３７】図６は、図３において、電流電圧変換手段
２及び３をトランジスタＴ２及びＴ３と、これにそれぞ
れ直列に接続される抵抗Ｒ３及びＲ４と、電流電圧変換
手段２で電流電圧変換された電圧Ｖφを基準にバイアス
電圧を発生させるバイアス手段４により構成した実施の
形態である。

【００３８】電流電圧変換は、トランジスタＴ２及びＴ
３と、トランジスタＴ２及びＴ３のエミッタにそれぞれ
直列に接続された抵抗Ｒ３とＲ４を用いて行なわれる。
GrayとMeyer 著の''Analysis and Design of Analog In
tegrated Circuits(1st. ed)''のpp. ２０４- ２０６に
述べられているように、抵抗の挿入でより大抵抗を容易
に実現した例である。また、バイアス手段４では、電流
電圧変換手段２で電流電圧変換された電圧Ｖφを基準に
バイアス電圧を発生し、トランジスタＴ２及びＴ３のベ
ースに印加しているので、図５の固定バイアス電圧を与
える実施の形態に比べトランジスタＴ２及びＴ３のコレ
クタ・エミッタ間に必要な電圧の入力電流に対する依存
性を小さくできるという効果がある。

【００３９】なお、バイアス手段４の動作周波数帯域が
有限なことによるカレントミラー回路の周波数特性の劣
化は、図７に示すようにバイアス手段４の入出力間に容
量ＣF を付加することにより、高周波成分をバイアス手
段４を通らず容量ＣF を通過してトランジスタＴ２及び
Ｔ３のベースに伝達するようにして改善できる。

【００４０】このバイアス手段４は、図８に示すように
レベルシフト手段９を用いて容易に実現できる。具体的
なレベルシフト回路は、図９に示すように抵抗Ｒ５と電
流源Ｉ４にて構成できる。電流源Ｉ４から流れる電流が
入力電流Ｉinφと共にカレントミラー回路（電流電圧変
換手段２）に入力されることとなるため、電流源Ｉ４’
から電流を電流電圧変換手段３を構成しているトランジ
スタＴ３のドレインに加えて補正する。或は、Ｉref1＝
Ｉref φ＋Ｉ4 としても補正できる。また、図１０に示
すように電流源Ｉ４を用いる代わりに入力電流Ｉinφを
用いても良い。

【００４１】レベルシフト手段９は、図１１に示すよう
にトランジスタＴ２及びＴ３と導電型の異なるトランジ
スタＴ４によるソースフォロアを用いても実現できる。
この構成により、トランジスタＴ２のゲート電圧はトラ
ンジスタＴ２のドレイン電圧とトランジスタＴ４のソー
ス・ゲート電圧の和となるので、入力電流を入力するノ
ード電圧Ｖφを低くすることが可能となる。また、トラ
ンジスタＴ４の閾値電圧ＶT の絶対値をトランジスタＴ
２の閾値電圧ＶT より小さくして、トランジスタＴ２及
びＴ３を飽和領域で動作させ、出力インピーダンスを上
げることができる。

【００４２】図８におけるレベルシフト手段９は、図１
２に示すようにダイオード接続したトランジスタＴ４と
電流源Ｉ４で構成してもよい。図９の説明で述べたよう
に、電流源Ｉ４' から電流を電流電圧変換手段３を構成
しているトランジスタＴ３のドレインに加えて電流源Ｉ
４からの電流を補正できる。或は、Ｉref1＝Ｉref φ＋
Ｉ4 としても補正できる。また、図１３に示すように電
流源Ｉ４を用いる代わりに入力電流Ｉinφを用いても良
い。さらには、図１２及び図１３の例ではトランジスタ
Ｔ２及びＴ３が非飽和領域で動作しているのでトランジ
スタＴ２及びＴ３の出力インピーダンスが低くなるが、
図１４及び図１５に示すように抵抗などによるレベルシ
フト手段１０をドレイン・ゲート間に接続し、トランジ
スタＴ２及びＴ３のドレイン・ソース電圧をこのレベル
シフト手段１０によるレベルシフト分高くすることによ
りトランジスタＴ２及びＴ３を飽和領域で動作させ、出
力インピーダンスをあげることができる。

【００４３】図１６に示すように電流電圧変換手段２及
び３を構成するトランジスタＴ２及びＴ３のゲートを制
御手段１の出力により制御することにより、トランジス
タＴ２及びＴ３のバイアス手段を省くこともできる。ま
た、図１４及び図１５の実施の形態でも説明したよう
に、トランジスタＴ２及びＴ３の出力インピーダンスを
高くするため図１７に示すように制御手段１の出力をレ
ベルシフト手段１１にてレベルシフトした電圧でバイア
スしてもよい。制御手段１の出力レベルをシフトするこ
のレベルシフト手段１１は、図１８に示すように抵抗Ｒ
７にて容易に構成できる。レベルシフト手段１１の周波
数特性の影響を受けないように、図１９に示すように、
レベルシフト手段１１に並列に容量ＣF を加えても良
い。

【００４４】図２０は、制御手段１を電流源Ｉ１１、Ｉ
１２、電流電圧変換手段５、及び電流電圧変換手段６で
構成した実施の形態である。ここで、電流電圧変換手段
５は、電流源Ｉ１１から供給される電流Ｉref1を入力し
Ｖ１を基準に電圧Ｖ３に変換し、電圧電流変換手段６は
Ｖφと電流電圧変換手段５の出力電圧を入力し、この電
圧差に応じた電流に変換するものである。電流電圧変換
手段２には、入力電流Ｉinφと制御手段１内の電流源Ｉ
１２からの電流Ｉref φが電圧電流変換手段６を介して
流れ電圧Ｖφに変換されている。また、電流電圧変換手
段３には、出力電流Ｉout と制御手段１内の電流源Ｉ１
１からの電流Ｉref1が電流電圧変換手段５を介して流れ
電圧Ｖ１に変換されている。説明を簡単にするため、Ｉ
ref φ＝Ｉref1、電流電圧変換手段２及び３の特性は等
しいものとし、また電流電圧変換手段５の特性は電圧電
流変換手段６の逆特性となっているものとする。

【００４５】もし、Ｉout ＞Ｉinφの場合、Ｖφ＜Ｖ１
となるので、電圧電流変換手段６にかかる電圧はＶ３−
Ｖφと電流電圧変換手段５で発生した電圧Ｖ３−Ｖ１よ
り大きくなる。よって電圧電流変換手段６はＩref1より
大きな電流を流そうとするが、電流源Ｉ１２から供給さ
れる電流で制限されるため制御手段１の出力電圧は下が
る。よってトランジスタＴ１のゲート電圧が低くなるの
で、出力電流Ｉout を小さくする。逆に、Ｉout ＜Ｉin
φの場合、Ｖφ＞Ｖ１となるので、電圧電流変換手段６
にかかる電圧はＶ３−Ｖφと電流電圧変換手段５で発生
した電圧Ｖ３−Ｖ１より小さくなる。よって電圧電流変
換手段６はＩref1より小さな電流を流そうとするが、電
流源Ｉ１２から供給される電流が大きいため制御手段１
の出力電圧は上がる。よってトランジスタＴ１のゲート
電圧が高くなるので、出力電流Ｉout を大きくする。こ
のように、出力電流Ｉout が入力電流Ｉinφと異なると
制御手段１により等しくなるようにトランジスタＴ１の
ゲート電圧を制御する。

【００４６】ここで、出力電圧が変化することにより出
力電流Ｉout が変化しようとすると前述の通り制御手段
１にて、出力電流Ｉout の変化が少なくなるようによう
に制御されている。つまり出力インピーダンスが高くな
っている。

【００４７】図２０における電流源Ｉ１１及びＩ１２を
構成するトランジスタの出力インピーダンスが低い場合
に生じる制御手段１の出力誤差も、電流源Ｉ１１及びＩ
１２を図２１に示すように電流源Ｉ１３とトランジスタ
Ｔ１３及びＴ１４で構成される電流分割手段７で構成す
ることにより、制御手段１の出力が取り得る電圧範囲を
限定し、制御手段１の出力誤差を低減できる。

【００４８】図２０において、電流電圧変換手段２及び
３をトランジスタＴ２及びＴ３で構成するとき、図２２
に示すように、このトランジスタＴ２及びＴ３のゲート
を制御手段１の電流電圧変換手段５の出力電位によりバ
イアスして、トランジスタＴ２及びＴ３のバイアス手段
を省略してもよい。

【００４９】図２３は図２２の詳細な回路で示してお
り、電流電圧変換手段５をダイオード接続したトランジ
スタＴ１１で、電圧電流変換手段６をトランジスタＴ１
２で構成している。また、トランジスタＴ２及びＴ３の
ドレイン・ソース電圧を若干大きくし出力インピーダン
スを上げるため、図２４に示すように抵抗Ｒ８などによ
り構成されるレベルシフト手段８を電流電圧変換手段５
を構成するトランジスタＴ１１のドレインとゲート間に
挿入してもよい。さらにレベルシフト手段の周波数特性
の影響を受けないように図２５に示すようにレベルシフ
ト手段８に並列に容量ＣF を付加してもよい。

【００５０】図２６は、制御手段１を電流電圧変換手段
２で電流電圧変換された電圧Ｖφを基準にバイアス電圧
Ｖ４を発生させるバイアス手段１５と、電圧電流変換手
段１２及び１３、電流比較手段１４で構成した実施例で
ある。ここで、電圧電流変換手段１２及び１３は各々Ｖ
φ及びＶ１とバイアス手段１５で発生したバイアス電圧
を入力し、このバイアス電圧Ｖ４とＶφ及びＶ１の電圧
差に応じた電流に変換するものである。また、電流比較
手段１４は電圧電流変換手段１２及び１３で変換したＩ
ref φとＩref1を比較し、Ｉref φ＞Ｉref1なら出力電
圧を下げ、逆に、Ｉref φ＜Ｉref1なら出力電圧を上げ
るように作用する。

【００５１】電流電圧変換手段２には、入力電流Ｉinφ
と制御手段１内の電圧電流変換手段１２で変換された電
流Ｉref φが流れ電圧Ｖφに変換されている。また、電
流電圧変換手段３には、出力電流Ｉout と制御手段１内
の電圧電流変換手段１３で変換された電流Ｉref1が流れ
電圧Ｖ１に変換されている。説明を簡単にするため、電
圧電流変換手段１２及び１３の特性は等しいとする。

【００５２】いま、Ｉout ＝Ｉinf φ、Ｖφ＝Ｖ１、Ｉ
ref φ＝Ｉref1の状態から、入力電流が変化し、Ｉout
＞Ｉinφとなったとすると、電流電圧変換手段２に流れ
込む電流が前の状態より少ないので、Ｖφ＜Ｖ１とな
る。よって電圧電流変換手段１３より電圧電流変換手段
１２にかかる電圧が大きくなり、Ｉref φ＞Ｉref1とな
る。電流比較手段１４は、出力電圧、つまりトランジス
タＴ１のゲート電圧を下げるので、これにより出力電流
Ｉout が小さくなる。また、逆にＩout ＜Ｉinφとなっ
たとすると、電流電圧変換手段２に流れ込む電流が前の
状態より多いので、Ｖφ＞Ｖ１となる。

【００５３】よって電圧電流変換手段１３より電圧電流
変換手段１２にかかる電圧が小さくなり、Ｉref φ＜Ｉ
ref1となる。電流比較手段１４は、出力電圧、つまりト
ランジスタＴ１のゲート電圧を上げるので、これにより
出力電流Ｉout が大きくなる。このように、出力電流Ｉ
out が入力電流Ｉinφと異なると制御手段１により等し
くなるようにトランジスタＴ１のゲート電圧を制御す
る。

【００５４】ここで、出力電圧が変化することにより出
力電流Ｉout が変化しようとすると前述の通り制御手段
１にて、出力電流Ｉout の変化が少なくなるようによう
に制御されている。つまり出力インピーダンスが高くな
っている。

【００５５】図２６においてバイアス手段１５の周波数
特性の影響を受けないよう図２７に示すようにバイアス
手段１５に並列に容量ＣF を付加してもよい。

【００５６】図２８は、図２６において電流電圧変換手
段２及び３がトランジスタＴ２及びＴ３で構成され、バ
イアス手段１５がトランジスタＴ２と異なる導電型のト
ランジスタＴ４によるソースフォロアで構成された例
で、このバイアス手段１５の出力をトランジスタＴ２及
びＴ３のバイアスに用いてトランジスタＴ２及びＴ３の
バイアス手段を省略してもよい。

【００５７】図２９は、図２６における制御手段１のバ
イアス手段１５を電流源１４及びダイオード接続したト
ランジスタＴ１９で構成し、電圧電流変換手段１２及び
１３を各々トランジスタＴ１５及びＴ１６で構成し、電
流比較手段１４をトランジスタＴ１７及びＴ１８で構成
した例である。電流源Ｉ１４から流れる電流が入力電流
Ｉinφとともに電流電圧変換手段２に入力されることと
なるため、電流源Ｉ１４’から電流を電圧電流変換手段
１３を構成しているトランジスタＴ１６のソースに加え
て補正する。或は、Ｉref1＝Ｉref φ＋Ｉ１４と考えて
トランジスタＴ１５とＴ１６のチャネル幅／チャネル長
( 以下、Ｗ／Ｌ) の比を変えても補正できる。また、図
３０に示すように電流源Ｉ１４を用いる代わりに入力電
流Ｉinφを用いても良い。

【００５８】また図２９、図３０では電流電圧変換手段
２及び３を抵抗Ｒ１及びＲ２で構成した例であったが、
電流電圧変換手段２及び３をトランジスタＴ２及びＴ３
で構成する場合は、バイアス手段１５をトランジスタＴ
２及びＴ３のゲートをバイアスする手段と兼ねて、図３
１及び図３２に示すように回路を簡略化できる。また、
図１４及び図１５と同様に、抵抗Ｒ９などで構成するレ
ベルシフト手段１６を図３１及び図３２のトランジスタ
Ｔ１９のドレイン・ゲート間に挿入し、図３３及び図３
４に示すようにレベルシフトした電圧でトランジスタＴ
２及びＴ３のゲートをバイアスして、トランジスタＴ２
及びＴ３を飽和領域で動作させ出力インピーダンスを高
めることもできる。

【００５９】図３５は、複数の出力に対応させた例であ
る。図３５では、図１で説明したカレントミラー回路の
電流電圧変換手段２を共通に用いて、出力数ｍに応じた
ｍ個の制御手段１０１…（１００＋ｍ）と、各々の出力
電流を出力するｍ個のトランジスタＴ１０１…Ｔ（１０
０＋ｍ）と、出力電流を電流電圧変換するｍ個の電流電
圧変換手段３０１…（３００＋ｍ）より構成する。以
下、動作を簡単に説明する。

【００６０】制御手段ｉ（２≦ｉ≦ｍ）は、電流電圧変
換手段２及び電流電圧変換手段３iで電流電圧変換され
た電圧Ｖφ及びＶi を参照し、制御手段ｉから所定の比
率によって電流電圧変換手段２及び電流電圧変換手段３
i にＩref φi 及びＩrefiが流れるようにトランジスタ
Ｔi を制御している。

【００６１】説明を簡単にするため、例えば、出力電流
Ｉout1…Ｉoutmを総て入力電流Ｉinφに等しく出力する
とする。また、制御手段１，…ｉの特性、電流電圧変換
手段２、３1 ，…３i の特性及びトランジスタＴ１1 ，
…Ｔ１i のＷ／Ｌも等しいとする。この時、各々の制御
手段でＩref φi ＝ｍＩrefi、（１≦ｉ≦ｍ）としてお
く。

【００６２】電流電圧変換手段２には、入力電流Ｉinφ
と制御手段１０１…（１００＋ｍ）から電流Ｉref φi
…Ｉref φm が流れ込み電圧Ｖφを発生している。出力
電流Ｉouti＝ＩinφならＩref φ1 からＩref φm の和
はＩrefiに等しいので、Ｖφ＝Ｖi となる。もしも、出
力電圧であるトランジスタＴ（１００＋ｉ）のドレイン
電圧の変化や入力電流Ｉinφの変化により、出力電流Ｉ
outiが入力電流Ｉinφからずれると、電流電圧変換手段
（３００＋ｉ）により電圧に変換され、Ｖi ≠Ｖφとな
る。

【００６３】制御手段ｉは、電圧Ｖφ及びＶi を参照し
て電流電圧変換手段２及び電流電圧変換手段（３００＋
ｉ）に電流を発生させているので、Ｖi ≠Ｖφとなると
制御手段ｉから電流電圧変換手段２及び電流電圧変換手
段３i に流れる電流Ｉref φi とＩrefiの比が所定の割
合だけずれることになり、その結果、制御手段ｉは電流
の比を所定の比となるようトランジスタＴi のゲート電
圧を制御し、電流電圧変換手段３i に流れる出力電流Ｉ
outiを入力電流Ｉinφに近付ける。このように制御手段
ｉによりトランジスタＴ１i を制御することにより、各
出力は入力電流Ｉinφに追従するカレントミラー回路と
して動作し、その出力インピーダンスを高くできる。ま
た、電流電圧変換手段３i にも別の入力電流Ｉini を印
加して差分電流Ｉinφ−Ｉini を出力するようにもでき
る。

【００６４】図３６に出力数が２で、図２に示したよう
に電流電圧変換手段を抵抗Ｒ１、Ｒ２０１、及びＲ２０
２で構成し、また制御手段１０１、１０２をトランジス
タＴ１１１、Ｔ１１２、Ｔ２１１、Ｔ２１２及び電流源
Ｉ１１１、Ｉ１１２、Ｉ２１１、Ｉ２１２で構成した詳
細な実施の形態である。各々の制御手段の動作は、図２
で説明した通りである。

【００６５】図３７に出力数が２で、図１１に示したよ
うに電流電圧変換手段をトランジスタＴ２、Ｔ３０１及
びＴ３０２で構成し、バイアス手段をトランジスタＴ２
と異なる導電型のトランジスタＴ４によるソースフォロ
アで構成した実施の形態で、図１１で説明したように、
入力電流を入力するノード電圧Ｖφを低くすることがで
きる。

【００６６】図３８に本発明の第２の実施の形態に係る
カレントミラー回路を示す。図３８に示すカレントミラ
ー回路において、電流電圧変換手段２と電流電圧変換手
段３を構成するトランジスタＴ２及びＴ３のソースはは
各々Ｖssに接続され、電流電圧変換手段２は入力電流Ｉ
inφを入力し、また、トランジスタＴ１のドレインより
出力電流を出力し、トランジスタＴ１のソースは電流電
圧変換手段３を構成するトランジスタＴ３のドレインに
接続され、電圧比較手段２０は、電流電圧変換手段２及
び３で電流電圧変換された電圧Ｖφ及びＶ１を比較し
て、その出力にてトランジスタＴ１のゲート電圧を与
え、Ｖφ＝Ｖ１となるように制御している。また、電流
電圧変換手段２で電流電圧変換された電圧Ｖφを基準に
バイアス手段２１で発生した電圧によりトランジスタＴ
２及びＴ３のゲートを共にバイアスしている。

【００６７】以下、図３８に示す実施の形態を説明す
る。簡単化のためにトランジスタＴ２及びＴ３のＷ／Ｌ
は等しいとする。図６の実施の形態で説明したように、
電流電圧変換手段２で電流電圧変換された電圧Ｖφを基
準にバイアス手段２１で発生したバイアス電圧でトラン
ジスタＴ２及びＴ３のゲートをバイアスすることにより
トランジスタＴ２及びＴ３のドレイン・ソース間に必要
な電圧の入力電流に対する依存性を小さくしている。

【００６８】もし、電流電圧変換手段３に流れる出力電
流Ｉout が、出力電圧Ｖ１（トランジスタＴ１のドレイ
ン電圧）の変化や入力電流Ｉinφの変化により入力電流
の電流値からずれると、この電流値のずれは電流電圧変
換手段３により電圧に変換され、Ｖφ≠Ｖ1 となる。Ｉ
out ＞Ｉinφの場合、Ｖ1 ＞Ｖφとなるので、電圧比較
手段２０の出力は小さくなりトランジスタＴ１のゲート
電圧を下げ、出力電流Ｉout を小さくするように動作す
る。また、Ｉout ＜Ｉinφの場合、Ｖ１＜Ｖφとなるの
で、電圧比較手段２０の出力は大きくなりトランジスタ
Ｔ１のゲート電圧を上げ、出力電流Ｉout を大きくする
ように動作する。このように、カレントミラー回路とし
て出力電流を入力電流に追従させるだけでなく、出力電
圧の変動によっても出力電流が変化しないように動作す
る。つまり、出力インピーダンスが高められている。

【００６９】また、このカレントミラー回路が動作する
ために必要な出力電圧は、電流電圧変換手段３に供給さ
れる電圧Ｖ１とトランジスタＴ１が動作するために必要
なドレイン・ソース飽和電圧ＶDS(sat) の和で、電流電
圧変換手段３にかかる電圧をＶDS(sat) 程度に設定する
ことで、出力電圧範囲を広く取ることができる。また、
IC化に際して、製造プロセスがばらつきにより電流電圧
変換手段の絶対的な特性が変化しても、パターンレイア
ウト等で電流電圧変換手段の相対的な特性ばらつきを小
さくできるので、その結果、製造プロセスのばらつきの
影響が受けににくいカレントミラー回路を実現できる。
図３８において、点線で示してあるように電流電圧変換
手段３にも別の入力電流Ｉin1 を印加して差分電流を出
力するようにもできる。また、図３９に示すようにバイ
アス手段２１に並列に容量ＣF を付加することによりバ
イアス手段２１の周波数特性の影響を受けないようにし
てもよい。

【００７０】図４０は図３８において、バイアス手段２
１をトランジスタＴ２と異なる導電型のトランジスタＴ
４を用いたソースフォロアで構成した例である。図１１
で説明したように入力電流を入力するノードの電圧Ｖφ
を低くすることができる。

【００７１】図３８におけるバイアス手段２１は、図４
１に示すように電流源Ｉ１５と抵抗Ｒ１０により構成で
きる。電流源Ｉ１５から流れる電流が入力電流Ｉinφと
ともにカレントミラー回路（電流電圧変換手段２）に入
力されるので、電流源Ｉ１５’から電流を電流電圧変換
手段３に加えて補正する。また、抵抗Ｒ１０の代わりに
図４２で示すようにダイオード接続したトランジスタＴ
２０を用いてもよい。さらに、図４３及び図４４に示す
ように、電流源Ｉ１５の代わりに入力電流を用いて、回
路規模を小さくできる。図１４及び図１５でも説明した
ように、図４２及び図４４のバイアス手段を構成するト
ランジスタのドレイン・ゲート間に図４５及び図４６で
示すように抵抗Ｒ２１などによるレベルシフト手段を挿
入してトランジスタＴ２及びＴ３を飽和領域で動作さ
せ、出力インピーダンスを上げることができる。

【００７２】図４７に示すように、電圧比較手段２０の
出力電圧でトランジスタＴ２及びＴ３のゲートをバイア
スすることで、バイアス手段２１を省くこともできる。
さらには、図４８に示すように、電圧比較手段２０の出
力をレベルシフト手段２２でレベルシフトした電圧でト
ランジスタＴ２及びＴ３のゲートをバイアスをすること
で、トランジスタＴ２及びＴ３を飽和領域で動作させ出
力インピーダンスを上げることができる。レベルシフト
手段２２による周波数特性の影響は、図４９に示すよう
にレベルシフト手段２２に並列に容量ＣF を付加するこ
とにより改善できる。

【００７３】レベルシフト手段２２は、図５０に示すよ
うに抵抗Ｒ２２を用いて簡単に実現できる。また、図５
１に示すように、電圧比較手段２０の入力部を構成する
トランジスタＴ２１及びＴ２２による差動対の共通ソー
ス電圧でトランジスタＴ２及びＴ３のゲートをバイアス
することで、バイアス手段２１を省くこともできる。

【００７４】図５２は、複数の出力に対応させた例であ
る。図５２では、図３８で説明したカレントミラー回路
の電流電圧変換手段２を共通に用いて、出力数ｍに応じ
たｍ個の電圧比較手段２０i （１≦ｉ≦ｍ）と、各々の
出力電流を出力するｍ個のトランジスタＴ１i （１≦ｉ
≦ｍ）と、出力電流を電流電圧変換するｍ個の電流電圧
変換手段３０i （１≦ｉ≦ｍ）より構成する。各々の電
流電圧変換手段はトランジスタで構成され、そのゲート
電圧はバイアス手段２１で電流電圧変換手段２で電流電
圧変換された電圧Ｖ０を基準にして発生した電圧により
与えられている。

【００７５】以下、動作を簡単に説明する。電圧比較手
段２０i （１≦ｉ≦ｍ）は電流電圧変換手段２及び電流
電圧変換手段３０i （１≦ｉ≦ｍ）で電流電圧変換され
た電圧Ｖφ及びＶi を比較して、Ｖφ＝Ｖ1 となるよう
にトランジスタＴi （１≦ｉ≦ｍ）のゲート電圧を制御
している。簡単化のため、例えば、出力電流Ｉout1…Ｉ
outmを総て入力電流Ｉinφに等しく出力するものとす
る。また、電流電圧変換手段２、３０1 ，…３０ｍ）の
特性、及びトランジスタＴ１０１…（１００＋ｍ）のＷ
／Ｌも等しいとする。

【００７６】電流電圧変換手段２には、入力電流Ｉinφ
が流れ込み電圧Ｖφを発生している。出力電流Ｉouti＝
ＩinφならＶφ＝Ｖi となる。もし、出力電圧であるト
ランジスタＴ（１００＋ｉ）のドレイン電圧の変化や入
力電流Ｉinφの変化により、出力電流Ｉoutiが入力電流
Ｉinφからずれると、電流電圧変換手段３０i により電
圧に変換され、Ｖi ≠Ｖφとなる。その結果、電圧比較
手段ｉはＶ0 ＝Ｖi となるようトランジスタＴ１０i の
ゲート電圧を制御し、電流電圧変換手段３０iに流れる
出力電流Ｉoutiを入力電流Ｉinφに近付ける。このよう
に、電圧比較手段ｉによりトランジスタＴ１０i を制御
することにより、各出力は入力電流Ｉinφに追従するカ
レントミラー回路として動作し、その出力インピーダン
スを高くできる。また、電流電圧変換手段３０i にも別
の入力電流Ｉini を印加して差分電流Ｉinφ−Ｉini を
出力するようにもできる。

【００７７】図５３は、図５２においてバイアス手段２
１をトランジスタＴ２と異なる導電型のトランジスタＴ
４によるソースフォロアで構成した実施の形態で、図１
１で説明したように、入力電流を入力するノード電圧Ｖ
φを低くすることができる。

【００７８】次に、本願第２の発明の実施の形態を図面
に基づいて説明する。図５４は本発明が適用されたカレ
ントミラー回路の実施の形態を示す構成図である。

【００７９】図５４に示すカレントミラー回路は、入力
電流Ｉinを入力する第１の入力端子と、第１の出力電流
Ｉout を出力する第１の出力端子と、ゲートが共通接続
されているトランジスタＴ１及びＴ２と、ソースがトラ
ンジスタＴ１のドレインに接続され、ドレインがトラン
ジスタＴ１及びＴ２の共通ゲートに接続され、ゲートが
前記第１の入力端子に接続されたトランジスタＴ３と、
ソースがトランジスタＴ２のドレインに接続され、ま
た、ゲートがトランジスタＴ３のゲートと共通接続さ
れ、ドレインが出力端子に接続されているトランジスタ
Ｔ４と、トランジスタＴ３及びＴ４の共通ゲートとトラ
ンジスタＴ３のドレイン間に接続された抵抗Ｒ１と、に
より構成されている。

【００８０】説明を簡単にするため、トランジスタＴ１
〜Ｔ４のサイズは全て等しいとする。トランジスタＴ３
のドレイン電圧はトランジスタＴ１及びＴ２のゲート電
圧で決まり、これはおよそ閾値電圧ＶT である。トラン
ジスタＴ３及びＴ４のゲート電圧はトランジスタＴ１及
びＴ２のゲート電圧に抵抗Ｒ１にかかる電圧を加算した
電圧となる。したがって、トランジスタＴ３のソース電
圧、つまり、トランジスタＴ１のドレイン電圧はトラン
ジスタＴ３のゲート電圧よりトランジスタＴ３のゲート
・ソース電圧を減じた電圧となる。トランジスタＴ３の
ゲート・ソース電圧もおよそ閾値電圧ＶT なので、トラ
ンジスタＴ１のドレイン電圧はおよそ抵抗Ｒ１にかかる
電圧とほぼ同じになる。同様にトランジスタＴ４のソー
ス電圧、つまり、トランジスタT2のドレイン電圧はトラ
ンジスタＴ４のゲート電圧よりトランジスタＴ４のゲー
ト・ソース電圧を減じた電圧となる。

【００８１】トランジスタＴ４のゲート・ソース電圧も
およそ閾値電圧ＶT なので、トランジスタＴ２のドレイ
ン電圧はおよそ抵抗Ｒ１にかかる電圧とほぼ同じにな
る。よって抵抗Ｒ１にかかる電圧をトランジスタＴ１及
びＴ２のドレイン・ソース間の飽和電圧ＶDS(sat) に設
計すると、トランジスタＴ２及びＴ４がともに飽和領域
で動作できる、つまり、出力インピーダンスを高くでき
る出力端子の電圧であるトランジスタＴ４のドレイン電
圧を飽和電圧ＶDS(sat) の２倍として、およそ各々のト
ランジスタの飽和電圧の和まで低くすることができる。
このように本手法では、従来例で用いていた増幅回路を
用いていないので、回路規模を小さくでき、かつ、製造
プロセスのばらつきの影響が受けににくいカレントミラ
ー回路を実現できる。

【００８２】抵抗Ｒ１により、抵抗Ｒ１とトランジスタ
Ｔ１及びＴ２のゲート容量でローパス特性となり、生ず
るカレントミラー回路の周波数特性の劣化を、図５４中
に点線で示すように容量Ｃ１を抵抗Ｒ１に並列に接続す
ることにより軽減することもできる。抵抗Ｒ１の値を小
さくしトランジスタＴ３及びＴ４の閾値をトランジスタ
Ｔ１及びＴ２の閾値より低いものを用いることで、トラ
ンジスタＴ１及びＴ２のドレイン電圧をほぼ飽和電圧Ｖ
DS(sat) に保ちつつ抵抗Ｒ１による周波数特性の劣化を
軽減することもできる。また、トランジスタT4のソース
を第２の入力端子とし、Ｉin2 を入力することにより、
出力電流をＩout ＝Ｉin−Ｉin2 と入力電流の差分の形
式で出力することも可能である。さらに、図５５に示す
ように、トランジスタＴ１及びＴ２のソースを抵抗Ｒ２
及びＲ３を介して接地することによりさらに出力インピ
ーダンスを上げることもできる。図５６に示すように、
図５４に示すカレントミラー回路の出力部のカスコード
に接続されているトランジスタＴ２及びＴ４を複数設け
ることにより出力を複数化することもできる。

【００８３】図５７に示すように第１の入力端子の接続
を図５４の回路例より変更することにより抵抗Ｒ１にか
かる電圧をバイアス電流Ｉｂにより決定し、入力電流Ｉ
inに依存しないようにすることもできる。この時トラン
ジスタＴ１にはＩin＋Ｉb なる電流が流れ、出力電流Ｉ
out にＩb のオフセットが生じるの防ぐためトランジス
タＴ２のドレインにバイアス電流Ｉｂを注入してこのオ
フセットをキャンセルできる。図５４で説明した通り、
抵抗Ｒ１に並列に容量Ｃ１を接続することで、周波数特
性の劣化を軽減できることや、トランジスタＴ４のソー
スを第２の入力端子としＩin2 を入力することにより、
出力電流をＩout ＝Ｉin−Ｉin2 と入力電流の差分の形
式で出力することができるのも同じである。また、図５
８に示すようにトランジスタＴ１及びＴ２のソースを抵
抗Ｒ２及びＲ３を介して接地することによりさらに出力
インピーダンスを上げることもできることも、図５９に
示すようにカレントミラー回路の出力部のトランジスタ
Ｔ２及びＴ４を複数持つことにより複数出力化できるこ
とも図５４に示す例と同じである。

【００８４】図６０に示すように第１の入力端子の接続
をさらに図５４の回路例より変更することにより抵抗Ｒ
１にかかる電圧をバイアス電流Ｉｂにより決定し、入力
電流Ｉinに依存しないようにするだけでなく、第１の入
力端子に発生する電圧を図５４や図５７の例ではＶT 以
上だったのを、およそトランジスタＴ１の飽和電圧ＶDS
(sat) 程度まで低くすることができる。この時トランジ
スタＴ１には図５７の例と同様にＩin＋Ｉb なる電流が
流れ、出力電流Ｉout にＩb のオフセットが生じる。図
５７の例と同様これを防ぐためトランジスタＴ２のドレ
インにバイアス電流Ｉｂを注入してこのオフセットをキ
ャンセルできる。また、入力電流の交流成分はトランジ
スタＴ３や抵抗Ｒ１とトランジスタのゲート容量により
落ちてしまうので、容量Ｃ１をトランジスタＴ１のドレ
イン・ゲート間に、また、容量Ｃ２をトランジスタＴ３
のゲート・ソース間に接続することで周波数特性の劣化
を軽減できる。トランジスタＴ４のソースを第２の入力
端子としＩin2 を入力することにより、出力電流をＩou
t ＝Ｉin−Ｉin2 と入力電流の差分の形式で出力するこ
とができるのは、図５４や図５７の例と同じである。ま
た、図６１に示すようにトランジスタＴ１及びＴ２のソ
ースを抵抗Ｒ２及びＲ３を介して接地することによりさ
らに出力インピーダンスを上げることもできることも、
図６２に示すようにカレントミラー回路の出力部のトラ
ンジスタＴ２及びＴ４を複数設けることにより出力を複
数化できることも図５４や図５７に示す例と同じであ
る。

【００８５】以上、電界効果トランジスタを用いて説明
してきたが、電界効果トランジスタの代わりにバイポー
ラトランジスタを用いて構成しても同様の効果が得られ
る。さらに、電界効果トランジスタとバイポーラトラン
ジスタの両方を用いて、例えば図５５の例に対しては、
図６３に示すようにＴ１とＴ２にバイポーラトランジス
タを用いても同様の効果が得られる。

【００８６】次に、本願第３の発明の実施の形態を図面
に基づいて説明する。図６４は本発明が適用されたカレ
ントミラー回路の実施の形態を示す構成図である。

【００８７】図６４に示すカレントミラー回路は、入力
電流Ｉinφを流すトランジスタＴ３及びＴ１と、ゲート
がトランジスタＴ１のゲートに共通接続されているトラ
ンジスタＴ２と、ソースがトランジスタＴ１のドレイン
に接続されたトランジスタＴ３と、ソースがトランジス
タＴ２のドレインに接続され、また、ゲートがトランジ
スタＴ３のゲートと共通接続され、ドレインから出力電
流が出力されるトランジスタＴ４と、トランジスタＴ３
のドレイン電圧を増幅するバッファアンプ３０と、バッ
ファアンプ３０の出力をレベルシフトするレベルシフト
回路３１と、を具備し、トランジスタＴ３及びＴ４の共
通ゲートは、バッファアンプの出力に接続され、レベル
シフト回路３１の出力はトランジスタＴ１及びＴ２の共
通ゲートに接続され、バッファアンプ３０の入力部はト
ランジスタＴ１と異なる導電型のトランジスタＴ５で構
成され、バッファアンプ３０の入力はトランジスタＴ５
のゲートに接続されている。

【００８８】トランジスタＴ３のゲート電圧はトランジ
スタＴ１のゲート電圧からレベルシフト回路３１により
所定の電圧だけレベルシフトした高い電圧となってい
る。またトランジスタＴ３のドレイン電圧をバッファア
ンプ３０を介してトランジスタＴ３のゲートに印加する
構成により、トランジスタＴ１に流れる電流が入力電流
Ｉinφにより決定されるようトランジスタＴ１のゲート
電圧が決まる。つまり、トランジスタＴ１及びＴ３に入
力電流Ｉinφより小さい電流が流れている時には、トラ
ンジスタＴ３のドレイン電圧が高くなり、バッファアン
プ３０を介してトランジスタＴ３及びＴ１のゲート電圧
が高くなり、トランジスタＴ１及びＴ３に入力電流Ｉin
φと等しい電流が流れるようになる。また、トランジス
タＴ１及びＴ３に入力電流Ｉinφより大きい電流が流れ
ている時には、トランジスタＴ３のドレイン電圧が低く
なり、バッファアンプ３０を介してトランジスタＴ３及
びＴ１のゲート電圧が低くなり、トランジスタＴ１及び
Ｔ３に入力電流Ｉinφと等しい電流が流れるように動作
する。

【００８９】例えば、トランジスタＴ３及びＴ４のサイ
ズが等しく、また、トランジスタＴ１及びＴ２のサイズ
が等しい時に、トランジスタＴ３及びＴ４のゲート電圧
が共通で、かつ、トランジスタＴ１及びＴ２のゲート電
圧が共通なので、トランジスタＴ２のゲート電圧及びド
レイン電圧は、トランジスタＴ１のゲート電圧及びドレ
イン電圧に各々等しくなり、トランジスタＴ２はトラン
ジスタＴ１に流れる電流とほぼ等しい電流を流すカレン
トミラー動作をする。

【００９０】この時、トランジスタＴ３及びＴ４のサイ
ズ( チャネル幅/ チャネル長) がトランジスタＴ１及び
Ｔ２のサイズ( チャネル幅/ チャネル長) より大きい
時、トランジスタＴ１及びＴ２のドレイン電圧は、レベ
ルシフト回路のレベルシフト電圧ＶLS以上となる。ここ
で、レベルシフト回路のレベルシフト電圧ＶLSをトラン
ジスタＴ１及びＴ２のドレイン・ソース間の飽和電圧Ｖ
DS(sat) 程度に設定すると、トランジスタＴ１及びＴ２
のドレイン電圧はほぼ飽和電圧ＶDS(sat) となり、飽和
領域で動作できる。よって、出力電流を流すトランジス
タＴ４のドレイン電圧が飽和電圧ＶDS(sat) の２倍程度
に低くなってもトランジスタＴ４のドレイン・ソース電
圧はＶDS(sat) 程度あり飽和領域で動作するので、出力
電圧が低くても高出力インピーダンスを保つことができ
る。

【００９１】トランジスタＴ３のドレイン電圧は、トラ
ンジスタＴ３のゲート電圧からバッファアンプのＤＣオ
フセット電圧Ｖoffset分シフトした電圧となる。つま
り、トランジスタＴ３のドレイン電圧は、トランジスタ
Ｔ１のゲート電圧ＶGS1 とレベルシフト回路のレベルシ
フト電圧ＶLSの和からバッファアンプのＤＣオフセット
電圧Ｖoffset引いた電圧となる。よって、バッファアン
プのＤＣオフセット電圧ＶoffsetをＶGS1-ＶDS(sat) 程
度に選ぶことにより、カレントミラー回路の入力電圧で
あるトランジスタＴ３のドレイン電圧をトランジスタＴ
１及びＴ３がともに飽和領域で動作できる飽和電圧ＶDS
(sat) の２倍程度に低くすることができる。

【００９２】なお、バッファアンプ及びレベルシフト回
路の周波数特性の影響を低減するため、図６４中に示し
てあるように容量ＣF1及びＣF2を適宜付加してもよい。

【００９３】また、入力電流は図６４中点線で示してあ
るようにトランジスタＴ１のドレインに入力電流Ｉin1
を、或は、トランジスタＴ２のドレインに入力電流Ｉin
2 を入力してもよい。

【００９４】図６５は、図６４においてバッファアンプ
３０をＰMOS トランジスタＴＢ３１によるソースフォロ
アにより構成し、レベルシフト回路３１を抵抗ＲＢ３１
より構成した具体例である。抵抗ＲＢ３１とバイアス電
流Ｉb2で決まるレベルシフト電圧をＶDS(sat) 同じ程度
に選び、トランジスタＴＢ３１のゲート・ソース電圧の
絶対値をトランジスタＴ１のゲート・ソース電圧を飽和
電圧ＶDS(sat) の２倍程度低く選ぶことにより、図６４
で説明したようにトランジスタＴ４のドレイン電圧が２
倍のＶDS(sat) 程度になってもカレントミラー回路の出
力インピーダンスを高く保つことができ、かつカレント
ミラー回路の入力電圧であるトランジスタＴ３のドレイ
ン電圧を低くできる。なお、図６５の抵抗ＲＢ３１をゲ
ートをトランジスタＴＢ３１と共通接続したトランジス
タＴＢ３３を用いて実現することもできる。

【００９５】図６４におけるバッファアンプ３０は、図
６７に示すようにボルテージフォロア構成の差動増幅回
路によっても実現できる。差動増幅回路及びレベルシフ
ト回路の周波数特性の影響を低減するため、図６５中に
示してあるように容量ＣF1及びＣF2を適宜付加してもよ
い。図６７の差動増幅回路は図６８に示すように、トラ
ンジスタＴＢ３１、ＴＢ３２、電流源Ｉb1、Ｉb2で実現
し、レベルシフト回路は抵抗ＲＢ１で実現できる。ここ
で、トランジスタＴＢ３１のゲート・ソース電圧の絶対
値の方がトランジスタＴＢ３２のゲート・ソース電圧の
絶対値より大きくなるようにトランジスタＴＢ３２とＴ
Ｂ３１のサイズを選んだり、また、電流源Ib1 の電流を
電流源Ib2 の電流の1/2 以下にすることで、バッファア
ンプのDCオフセット電圧Ｖoffsetを実現できる。さらに
は、図６９に示すようにトランジスタＴＢ３１のソース
に直列に抵抗ＲＢ３を接続することにより、バッファア
ンプのDCオフセット電圧Ｖoffsetを実現してもよい。

【００９６】また、図７０に示すように、ボルテージフ
ォロアを構成する差動増幅回路の帰還経路に第２のレベ
ルシフト回路３２を挿入して、バッファアンプのDCオフ
セット電圧Ｖoffsetを実現することもできる。これは、
図６８において帰還経路を形成していたトランジスタＴ
Ｂ３２のドレインとゲート間に、図７１で示すように抵
抗ＲＢ２を挿入することにより実現できる。図７２は、
図７１の抵抗ＲＢ１をトランジスタＴＢ３４で実現し、
トランジスタＴＢ３１のソースに直列にゲートをトラン
ジスタＴＢ３１と共通接続したトランジスタＴＢ３３を
接続することでさらに差動増幅回路にオフセットを持た
せることができる。

【００９７】またず７３に示すように、レベルシフト回
路３１出力をレベルシツト回路３２によりさられにレベ
ルシフトさせて差動増幅回路３０の負入力により帰還す
ることにより、カレントミラー回路の入力電圧をトラン
ジスタＴ１のゲート電圧よりレベルシフト回路３２のレ
ベルシフト分低い電圧とすることができる。これは、図
７４に示すように抵抗ＲＢ１，ＲＢ２をトランジスタＴ
Ｂ３２のドイレイン・ゲート間に挿入することで実現で
きる。また図７３、図７４中に示してあるようにように
容量ＣF1，ＣF2，ＣF3により、差動増幅回路３０及び抵
抗ＲＢ３１，ＲＢ３２による周波数特性の劣化を改善で
きる。

【００９８】以上説明は、電界効果トランジスタを用い
て説明してきたが、図７３に示すようにバイポーラトラ
ンジスタを用いてカレントミラー回路を構成しても同様
の効果が得られる。

【００９９】図７０におけるレベルシフト回路３２は、
図７５に示すようにレベルシフト回路３１を兼用して用
いることで実現してもよい。図７７は図７６の具体例
で、抵抗ＲＢ１によりレベルシフト回路を実現してい
る。

【０１００】また、図７８及び図７９に示すように、図
６４や図７０に示すカレントミラー回路の出力部のカス
コードに接続されているトランジスタＴ２及びＴ４を複
数持つことにより複数出力化できる。図８０は図７９に
おいて、差動増幅回路３０とレベルシフト回路３１及び
３２を図７１で説明したようにトランジスタＴＢ３１及
びＴＢ３２と抵抗ＲＢ１及びＲＢ２で実現し、差動増幅
回路３０にさらにオフセットを持たせるよう抵抗ＲＢ３
をトランジスタＴＢ３１のソースに直列に接続した例
で、カレントミラー回路の入力電圧であるトランジスタ
Ｔ３のドレイン電圧をトランジスタＴ３のゲート電圧よ
り低くすることができる。

【０１０１】

【発明の効果】上述したように出力電圧が変化すること
により出力電流が変化しようとすると、本発明のカレン
トミラー回路では、出力電流の変化が少なくなるように
ように制御されているため、出力インピーダンスを高め
ることができる。また、このカレントミラー回路が動作
するために必要な出力電圧は第２の電流電圧変換手段に
かかる電圧と第１のトランジスタが動作するために必要
なＶDS(sat) の和で、電流電圧変換手段にかかる電圧を
ＶDS(sat) 程度に設定することでで出力電圧範囲を広く
取ることができる。

【０１０２】さらに、電流の複製する時に制御手段で入
力側と出力側の電流電圧変換手段で電流電圧変換された
電圧を比較しているので、外部バイアス電圧が不要にな
る。また、例えばＩＣ化に際して、製造プロセスがばら
ついて電流電圧変換手段の絶対的な特性が変化しても、
パターンレイアウト等で相対的な第１と第２の電流電圧
変換手段の特性ばらつきを小さくできるので、その結果
製造プロセスのばらつきの影響が受けにくいという効果
がある。

【０１０３】また本願第２の発明では、増幅回路を用い
ず、カレントミラー回路の出力部のカスコードに接続さ
れているトランジスタがともに飽和領域で動作できる、
つまり、出力インピーダンスを高くできる出力端子の電
圧を飽和電圧ＶDS(sat) の２倍とし、およそ各々のトラ
ンジスタの飽和電圧の和まで低くすることが小さな回路
規模でできる。また、複製する電流の精度を損なうこと
がない。

【０１０４】また本願第３の発明では、カレントミラー
回路の出力部のカスコードに接続されているトランジス
タがともに飽和領域で動作できる、つまり、出力インピ
ーダンスを高くできる出力端子の電圧を飽和電圧ＶDS(s
at) の約２倍と、およそ各々のトランジスタの飽和電圧
の和まで低くすることが小さな回路規模でできる。さら
に、カレントミラー回路の入力電圧も飽和電圧ＶDS(sa
t) の約２倍程度まで低くすることが可能である。ま
た、複製する電流の精度を損なうことがない。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に係るカレントミラー
回路を説明するためのブロック図。

【図２】第１の実施の形態の具体的な回路を示す回路
図。

【図３】第１の実施の形態においてバイポーラトランジ
スタを用いた構成例を示す図。

【図４】電流電圧変換手段にトランジスタを用いた構成
例を示す図。

【図５】図４の回路構成における具体的なバイアス手段
の構成を示す図。

【図６】バイアス手段の構成を示す図。

【図７】図６におけるバイアス手段に並列に容量を付加
した図。

【図８】図６におけるバイアス手段の具体的構成を示す
図。

【図９】図８におけるレベルシフト手段の具体的構成を
示す図。

【図１０】図９の変形例としてのレベルシフト手段の具
体的構成を示す図。

【図１１】図８におけるレベルシフト手段の具体的構成
を示す図。

【図１２】図８におけるレベルシフト手段の具体的構成
を示す図。

【図１３】図１２の変形例としてのレベルシフト手段の
具体的構成を示す図。

【図１４】図１２の変形例としてのレベルシフト手段の
具体的構成を示す図。

【図１５】図１３の変形例としてのレベルシフト手段の
具体的構成を示す図。

【図１６】制御手段の出力で、電流電圧手段にトランジ
スタのゲートをバイアスしている実施の形態の構成を示
す図。

【図１７】制御手段の出力で、電流電圧手段にトランジ
スタのゲートをバイアスしている実施の形態の別の構成
を示す図。

【図１８】図１７における回路の具体的構成を示す図。

【図１９】図１７におけるレベルシフト手段に並列に容
量を付加した図。

【図２０】制御手段の具体的構成を示す図。

【図２１】図２０の変形例としての制御手段の具体的構
成を示す図。

【図２２】制御手段の内部電圧を用いて電流電圧手段に
トランジスタのゲートをバイアスしている実施の形態の
構成を示す図。

【図２３】図２２における回路の具体的構成を示す図。

【図２４】図２３の変形例としての回路の具体的構成を
示す図。

【図２５】図２４におけるレベルシフト手段に並列に容
量を付加した図。

【図２６】制御手段の具体的構成を示す図。

【図２７】図２６におけるバイアス手段に並列に容量を
付加した図。

【図２８】図２６におけるバイアス手段の具体的構成を
示す図。

【図２９】図２６における回路の具体的構成を示す図。

【図３０】図２９の変形例としての回路の具体的構成を
示す図。

【図３１】制御手段の内部電圧を用いて電流電圧手段に
トランジスタのゲートをバイアスしている実施の形態の
構成を示す図。

【図３２】図３１の変形例としての回路の構成を示す
図。

【図３３】図３１の変形例としての回路の構成を示す
図。

【図３４】図３２の変形例としての回路の構成を示す
図。

【図３５】複数出力の回路構成を示す図。

【図３６】図３５の具体的構成を示す図。

【図３７】図３５の具体的構成を示す図。

【図３８】本発明の第２の実施の形態の構成を示す図。

【図３９】図３８におけるバイアス手段に並列に容量を
付加した図。

【図４０】図３８のバイアス手段の具体例を示す回路
図。

【図４１】図３８のバイアス手段の具体例を示す回路
図。

【図４２】図３８のバイアス手段の別の具体例を示す回
路図。

【図４３】図４１の変形例としての回路の構成を示す
図。

【図４４】図４２の変形例としての回路の構成を示す
図。

【図４５】図４２の変形例としての回路の構成を示す
図。

【図４６】図４４の変形例としての回路の構成を示す
図。

【図４７】電圧比較手段の出力を用いて電流電圧手段に
トランジスタのゲートをバイアスしている実施例の構成
を示す図。

【図４８】電圧比較手段の出力を用いて電流電圧手段に
トランジスタのゲートをバイアスしている実施例の構成
を示す図。

【図４９】図４８におけるレベルシフト手段に並列に容
量を付加した回路を示す図。

【図５０】図４８の具体的構成を示す図。

【図５１】電圧比較手段の内部電圧を用いて電流電圧手
段にトランジスタのゲートをバイアスしている実施例の
構成を示す図。

【図５２】複数出力の回路構成を示す図。

【図５３】図５２のバイアス手段の具体例を示す図。

【図５４】本願第２の発明の実施例のカレントミラー回
路の構成を示す図。

【図５５】抵抗を付加して出力インピーダンスをさらに
上げた図５４の変形回路の構成を示す図。

【図５６】図５４のカレントミラー回路の複数出力化し
た構成を示す図。

【図５７】第１の入力端子の接続を変えた図５４の変形
回路の構成を示す図。

【図５８】抵抗を付加して出力インピーダンスをさらに
上げた図５７の変形回路の構成を示す図。

【図５９】図５７のカレントミラー回路の複数出力化し
た構成を示す図。

【図６０】第１の入力端子の接続を変えた図５４の変形
回路の構成を示す図。

【図６１】抵抗を付加して出力インピーダンスをさらに
上げた図６０の変形回路の構成を示す図。

【図６２】図６０のカレントミラー回路の複数出力化し
た構成を示す図。

【図６３】図５５のカレントミラー回路においてMOS ト
ランジスタT1とT2をバイポーラトランジスタで構成した
変形回路の構成を示す図。

【図６４】本願第３の発明の実施の形態のカレントミラ
ー回路の構成を示す図。

【図６５】図６４のバッファアンプ３０をソースフォロ
アで構成した具体例の回路を示す図。

【図６６】図６５においてレベルシフト回路を構成する
抵抗をトランジスタで構成した変形例の回路を示す図。

【図６７】図６４のバッファアンプを差動増幅回路によ
り構成した例の回路を示す図。

【図６８】図６７の具体例としての回路を示す図。

【図６９】図６８における差動増幅回路にオフセットを
持たせた例を示す回路図。

【図７０】図６７において帰還経路に第２のレベルシフ
ト回路を有する例を示す回路図。

【図７１】図７０の具体例としての回路示す図。

【図７２】図７１の変形例。

【図７３】負帰還経路に２つのレベルシフト回路を設け
たカレントミラー回路を示す図。

【図７４】図７３の具体的な回路を示す回路図。

【図７５】バイポーラトランジスタを用いた図６９の具
体例の回路を示す図。

【図７６】図７０の変形例としての回路を示す図。

【図７７】図７４の具体例としての回路を示す図。

【図７８】複数出力の回路構成を示す図。

【図７９】図７６のバッファアンプを差動増幅回路によ
り構成した例。

【図８０】図７７の具体例としての回路を示す図。

【図８１】基本的な従来例のカレントミラー回路の構成
を示す図。

【図８２】出力インピーダンスが高い従来例のカレント
ミラー回路の構成を示す図。

【図８３】出力インピーダンスが高く広出力電圧範囲の
従来例のカレントミラー回路を示す図。

【図８４】出力インピーダンスが高く広出力電圧範囲の
従来例のカレントミラー回路を示す図。

【図８５】出力インピーダンスが高く広出力電圧範囲で
高精度の従来のカレントミラー回路を示す図。

【符号の説明】

１制御手段２電流電圧変換手段３電流電圧変換手段４バイアス手段５電流電圧変換手段６電圧電流変換手段７電流分割手段８レベルシフト手段９レベルシフト手段１０レベルシフト手段１１レベルシフト手段１２電圧電流変換手段１３電圧電流変換手段１４電流比較手段１５バイアス手段１６レベルシフト手段２０電圧比較手段２１バイアス手段２２レベルシフト手段３０バッファアンプ３１レベルシフト回路３２レベルシフト回路１０１…１００＋ｍ制御手段３０１…３００＋ｍ電流電圧変換手段Ｖss, Ｖdd, Ｖee 電源ＴトランジスタＲ抵抗Ｉバイアス電流用電流源 Ib,Ib1,Ib2 バイアス電流用電流源 I1,2 バイアス電流用電流源 Iin,Iin0,Iin1,Iin2 入力電流 Iout,Iout1〜Ioutn 出力電流

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭54−136261（ＪＰ，Ａ) 特開平４−158417（ＪＰ，Ａ) 特開平３−244207（ＪＰ，Ａ) 実開平１−86309（ＪＰ，Ｕ) 特公昭61−26848（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03F 1/00 - 3/72

Claims

(57)【特許請求の範囲】

【請求項１】入力電流が入力される第１の電流電圧変換
手段と、少なくとも出力電流を含む電流が入力される第
２の電流電圧変換手段と、そのコレクタあるいはドレイ
ンより出力電流を出力し、そのエミッタあるいはソース
が前記第２の電流電圧変換手段に接続される第１のトラ
ンジスタと、前記第１のトランジスタの制御電極を制御
する制御手段と、より構成され、前記制御手段は、前記第１および第２の電流電圧変換手
段で電流電圧変換された第１および第２の出力電圧を参
照して、該制御手段から前記第１および第２の電流電圧
変換手段に対して、入力電流と出力電流の比に応じた比
率である所定の比率で電流が流れるように前記第１のト
ランジスタを制御していることを特徴とするカレントミ
ラー回路。
【請求項２】前記第２の電流電圧変換手段に第２の入力
電流を入力することを特徴とする請求項１記載のカレン
トミラー回路。
【請求項３】前記第１および第２の電流電圧変換手段
は、第１および第２の抵抗により構成されていることを
特徴とする請求項１記載のカレントミラー回路。
【請求項４】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタと、前記
第２および第３のトランジスタの制御電極に対して共通
にバイアス電圧を印加する第１のバイアス手段と、を備
えることを特徴とする請求項１記載のカレントミラー回
路。
【請求項５】前記第１のバイアス手段は、前記第１の電
流電圧変換手段により電流電圧変換された電圧を基準に
して、前記バイアス電圧を発生させることを特徴とする
請求項４記載のカレントミラー回路。
【請求項６】前記バイアス手段に並列に接続された容量
を具備することを特徴とする請求項５記載のカレントミ
ラー回路。
【請求項７】前記第１のバイアス手段は、レベルシフト
手段により構成されることを特徴とする請求項５記載の
カレントミラー回路。
【請求項８】前記レベルシフト手段は、前記第２および
第３のトランジスタと異なる導電型の第４のトランジス
タにより形成されるソースフォロワあるいはエミッタフ
ォロワより構成されることを特徴とする請求項７記載の
カレントミラー回路。
【請求項９】前記第２ないし第４のトランジスタは、電
界効果トランジスタにより形成されると共に、前記第４
のトランジスタの閾値の絶対値が前記第２および第３の
トランジスタの閾値の絶対値より小さいことを特徴とす
る請求項８記載のカレントミラー回路。
【請求項１０】前記第１のバイアス手段は、ダイオード
接続された第４のトランジスタより構成されることを特
徴とする請求項５記載のカレントミラー回路。
【請求項１１】前記第２ないし第４のトランジスタは、
電界効果トランジスタにより形成されると共に、前記第
４のトランジスタの閾値の絶対値が前記第２および第３
のトランジスタの閾値の絶対値より小さいことを特徴と
する請求項１０記載のカレントミラー回路。
【請求項１２】前記第４のトランジスタのチャネル幅と
チャネル長の比が、前記第２のトランジスタのチャネル
幅とチャネル長の比の４倍以上であることを特徴とする
請求項１０記載のカレントミラー回路。
【請求項１３】前記第１のバイアス手段は、コレクタ・
ベース間あるいはドレイン・ゲート間にレベルシフト手
段が接続されたトランジスタにより構成されることを特
徴とする請求項５記載のカレントミラー回路。
【請求項１４】前記１のバイアス手段は、レベルシフト
手段と、第４の電流源により構成されることを特徴とす
る請求項５記載のカレントミラー回路。
【請求項１５】前記第１のバイアス手段は、ダイオード
接続された第４のトランジスタと第４の電流源とにより
構成されることを特徴とする請求項５記載のカレントミ
ラー回路。
【請求項１６】前記第１のバイアス手段は、コレクタ・
ベース間あるいはドレイン・ゲート間にレベルシフト手
段が接続されたトランジスタと第４の電流源により構成
されることを特徴とする請求項５記載のカレントミラー
回路。
【請求項１７】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタにより構
成され、前記第２および第３のトランジスタの制御電極
は共に前記制御手段の出力により制御されていることを
特徴とする請求項１記載のカレントミラー回路。
【請求項１８】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタにより構
成され、前記第２および第３のトランジスタの制御電極
は共に前記制御手段の出力をレベルシフトした出力によ
り制御されていることを特徴とする請求項１記載のカレ
ントミラー回路。
【請求項１９】前記制御手段の出力をレベルシフトさせ
るレベルシフト手段は、並列に接続された容量を具備す
ることを特徴とする請求項１８記載のカレントミラー回
路。
【請求項２０】前記制御手段は、第１および第２の電流
源と、前記第２の電流電圧変換手段により電流電圧変換
された電圧を基準にして前記第１の電流源の出力電流を
電圧に変換する第３の電流電圧変換手段と、前記第１の
電流電圧変換手段により電流電圧変換された電圧と前記
第３の電流電圧変換手段により変換された電圧の差を電
流に変換する前記第１の電流電圧変換手段と、前記第１
の電流電圧変換手段の出力電流と前記第２の電流源の電
流を比較する第１の電流比較手段とにより構成されるこ
とを特徴とする請求項１記載のカレントミラー回路。
【請求項２１】前記第１および第２の電流源は、第３の
電流源と、前記第３の電流源の出力電流を分割する電流
分割手段により構成されることを特徴とする請求項２０
記載のカレントミラー回路。
【請求項２２】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタにより構
成され、前記第２および第３のトランジスタの制御電極
は共に前記第３の電流電圧変換手段の出力により制御さ
れていることを特徴とする請求項２０記載のカレントミ
ラー回路。
【請求項２３】前記第３の電流電圧変換手段は、ダイオ
ード接続された第４のトランジスタにより構成されるこ
とを特徴とする請求項２２記載のカレントミラー回路。
【請求項２４】前記第２ないし第４のトランジスタは、
電界効果トランジスタにより形成されると共に、前記第
４のトランジスタの閾値の絶対値が前記第２および第３
のトランジスタの閾値の絶対値より小さいことを特徴と
する請求項２３記載のカレントミラー回路。
【請求項２５】前記第４のトランジスタのチャネル幅と
チャネル長の比が、前記第２のトランジスタのチャネル
幅とチャネル長の比の４倍以上であることを特徴とする
請求項２３記載のカレントミラー回路。
【請求項２６】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタにより構
成され、前記第２および第３のトランジスタの制御電極
は共に前記第３の電流電圧変換手段の出力をレベルシフ
トした出力により制御されていることを特徴とする請求
項２０記載のカレントミラー回路。
【請求項２７】前記第３の電流電圧変換手段の出力をレ
ベルシフトするレベルシフト手段は、並列に接続された
容量を具備することを特徴とする請求項２６記載のカレ
ントミラー回路。
【請求項２８】前記制御手段は、前記第１の電流電圧変
換手段により電流電圧変換された電圧を基準にして所定
の電圧を発生させる第２のバイアス手段と、前記第２の
バイアス手段の出力電圧を参照して前記第１および第２
の電流電圧変換手段により電流電圧変換された電圧を電
流に変換する第２および第３の電圧電流変換手段と、前
記第２および第３の電圧電流変換手段の出力電流を比較
する第２の電流比較手段と、により構成されることを特
徴とする請求項１記載のカレントミラー回路。
【請求項２９】前記第２のバイアス手段は、並列に接続
された容量を具備することを特徴とする請求項２８記載
のカレントミラー回路。
【請求項３０】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタにより構
成され、前記第２および第３のトランジスタの制御電極
は、共に前記第２のバイアス手段の出力により制御され
ていることを特徴とする請求項２８記載のカレントミラ
ー回路。
【請求項３１】前記バイアス手段は、前記第２および第
３のトランジスタとは異なる導電型の第４のトランジス
タより形成されたソースフォロワまたはエミッタフォロ
ワにより構成されることを特徴とする請求項３０記載の
カレントミラー回路。
【請求項３２】前記第２ないし第４のトランジスタは電
界効果トランジスタにより形成されると共に、前記第４
のトランジスタの閾値の絶対値が前記第２および第３の
トランジスタの閾値の絶対値よりも小さいことを特徴と
する請求項３１記載のカレントミラー回路。
【請求項３３】前記第２のバイアス手段は、ダイオード
接続された第４のトランジスタにより構成されることを
特徴とする請求項３０記載のカレントミラー回路。
【請求項３４】前記第２ないし第４のトランジスタは電
界効果トランジスタにより形成されると共に、前記第４
のトランジスタの閾値の絶対値が前記第２および第３の
トランジスタの閾値の絶対値よりも小さいことを特徴と
する請求項３３記載のカレントミラー回路。
【請求項３５】前記第４のトランジスタのチャネル幅と
チャネル長の比が、前記第２のトランジスタのチャネル
幅とチャネル長の比の４倍以上であることを特徴とする
請求項３３記載のカレントミラー回路。
【請求項３６】前記第１および第２の電流電圧変換手段
は、少なくとも第２および第３のトランジスタにより構
成され、前記第２および第３のトランジスタの制御電極
は共に前記第２のバイアス手段の出力がレベルシフトさ
れた出力により制御されていることを特徴とする請求項
２８記載のカレントミラー回路。
【請求項３７】前記第２のバイアス手段は、第３の電流
電圧変換手段により構成され、前記第１の電流電圧変換
手段により電流電圧変換された電圧を基準にして前記第
２のバイアス手段により生成される前記所定の電圧は、
前記第４の電流源の出力電流により決定されることを特
徴とする請求項２８記載のカレントミラー回路。
【請求項３８】第１ないし第（Ｎ＋１）［Ｎは正の整
数］の複数の電流電圧変換手段と、そのコレクタあるい
はドレインより出力電流を出力すると共にそのエミッタ
あるいはソースが各々第２ないし第（Ｎ＋１）の電流電
圧変換手段に接続される第１ないし第Ｎのトランジスタ
と、前記第１ないし第Ｎのトランジスタの制御電極を各
々制御する第１ないし第Ｎの複数の制御手段と、より構
成され、少なくとも前記第１の電流電圧変換手段は入力電流を入
力し、また、第ｉ（ｉは１からＮ）の制御手段は第１お
よび第（ｉ＋１）の電流電圧変換手段で電流電圧変換さ
れた電圧を参照して前記第ｉの制御手段から前記第１お
よび第（ｉ＋１）の電流電圧変換手段に対して、入力電
流と出力電流との比に応じた比率である所定の比率で電
流が流れるように前記第ｉのトランジスタを制御してい
ることを特徴とするカレントミラー回路。
【請求項３９】少なくとも入力電流を入力する第２のト
ランジスタで構成される第１の電流電圧変換手段と、第
３のトランジスタで構成される第２の電流電圧変換手段
と、そのドレインあるいはコレクタより出力電流を出力
し、そのソースあるいはエミッタが前記第２の電流電圧
変換手段に接続される第１のトランジスタと、前記第１
および第２の電流電圧変換手段により各々変換された電
圧を比較する電圧比較手段と、により構成され、前記第１のトランジスタの制御電極は前記電圧比較手段
の出力により制御され、また、前記電圧比較手段の出力
を基準にして生成した電圧により、前記第１および第２
の電流電圧変換手段を構成する前記第２および第３のト
ランジスタの制御電極を制御することを特徴とするカレ
ントミラー回路。
【請求項４０】前記第１および第２の電流電圧変換手段
をそれぞれ構成する前記第２および第３のトランジスタ
の制御電極は、共に前記電圧比較手段の出力をレベルシ
フト手段によりレベルシフトした電圧により制御される
ことを特徴とする請求項３９記載のカレントミラー回
路。
【請求項４１】前記レベルシフト手段は、並列に接続さ
れた容量を具備することを特徴とする請求項４０記載の
カレントミラー回路。
【請求項４２】少なくとも入力電流を入力する第２のト
ランジスタで構成される第１の電流電圧変換手段と、第
３のトランジスタで構成される第２の電流電圧変換手段
と、そのドレインあるいはコレクタより出力電流を出力
し、そのソースあるいはエミッタが前記第２の電流電圧
変換手段に接続される第１のトランジスタと、前記第１
および第２の電流電圧変換手段により各々変換された電
圧を比較する電圧比較手段と、により構成され、前記第１のトランジスタの制御電極は前記電圧比較手段
の出力により制御され、また、前記電圧比較手段の入力
部は前記第２のトランジスタと異なる導電型の第４およ
び第５のトランジスタより構成される差動対により構成
され、前記差動対の共通エミッタあるいは共通ソースの
電圧を基準にして生成した電圧により、前記第１および
第２の電流電圧変換手段をそれぞれ構成する前記第２お
よび第３のトランジスタの制御電極を共に制御すること
を特徴とするカレントミラー回路。
【請求項４３】少なくとも入力電流を入力する第２のト
ランジスタにより構成される第１の電流電圧変換手段
と、第３のトランジスタにより構成される第２の電流電
圧変換手段と、前記第１の電流電圧変換手段により電流
電圧変換された電圧を基準にして所定の電圧を発生させ
るバイアス手段と、そのドレインあるいはコレクタより
出力電流を出力し、そのソースあるいはエミッタが前記
第２の電流電圧変換手段に接続される第１のトランジス
タと、前記第１および第２の電流電圧変換手段により各
々電流電圧変換された電圧を比較する電圧比較手段と、
により構成され、前記第１のトランジスタの制御電極は前記電圧比較手段
の出力により制御され、前記第１および第２の電流電圧
変換手段をそれぞれ構成する前記第２および第３のトラ
ンジスタの制御電極は共に前記バイアス手段によりバイ
アスされることを特徴とするカレントミラー回路。
【請求項４４】前記バイアス手段は、並列に接続された
容量を具備することを特徴とする請求項４３記載のカレ
ントミラー回路。
【請求項４５】前記バイアス手段は、レベルシフト手段
により構成されることを特徴とする請求項４３記載のカ
レントミラー回路。
【請求項４６】前記レベルシフト手段は、前記第２およ
び第３のトランジスタとは異なる導電型の第４のトラン
ジスタにより形成されるソースフォロワあるいはエミッ
タフォロワにより構成されることを特徴とする請求項４
５記載のカレントミラー回路。
【請求項４７】前記第２ないし第４のトランジスタは電
界効果トランジスタにより形成され、前記第４のトラン
ジスタの閾値の絶対値は前記第２および第３のトランジ
スタの閾値の絶対値よりも小さいことを特徴とする請求
項４６記載のカレントミラー回路。
【請求項４８】前記バイアス手段は、ダイオード接続し
た第４のトランジスタにより構成されることを特徴とす
る請求項４３記載のカレントミラー回路。
【請求項４９】前記第２ないし第４のトランジスタは電
界効果トランジスタにより形成されると共に、前記第４
のトランジスタの閾値の絶対値は前記第２および第３の
トランジスタの閾値の絶対値よりも小さいことを特徴と
する請求項４８に記載のカレントミラー回路。
【請求項５０】前記第４のトランジスタのチャネル幅と
チャネル長の比が、前記第２のトランジスタのチャネル
幅とチャネル長の比の４倍以上であることを特徴とする
請求項４８記載のカレントミラー回路。
【請求項５１】前記バイアス手段は、コレクタ・ベース
間あるいはドレイン・ゲート間にレベルシフト手段が接
続されたトランジスタにより構成されることを特徴とす
る請求項４３記載のカレントミラー回路。
【請求項５２】前記バイアス手段は、第３の電流電圧変
換手段と第１の電流源により構成されると共に、前記第
１の電流電圧変換手段により電流電圧変換された電圧を
基準にして前記バイアス手段により生成される前記所定
の電圧は、前記第１の電流源の出力電流により決定され
ることを特徴とする請求項４３記載のカレントミラー回
路。
【請求項５３】少なくとも入力電流を入力する第（Ｎ＋
１）［Ｎは正の整数］のトランジスタにより構成される
第１の電流電圧変換手段と、第（Ｎ＋２）ないし第（２
Ｎ＋１）のトランジスタで構成される第２ないし第（Ｎ
＋１）の電流電圧変換手段と、前記第１の電流電圧変換
手段により電流電圧変換された電圧を基準にして所定の
電圧を発生させるバイアス手段と、そのコレクタあるい
はドレインより出力電流を出力し、そのエミッタあるい
はソースが各々前記第２ないし第（Ｎ＋１）の電流電圧
変換手段に接続される第１ないし第Ｎのトランジスタ
と、前記第１の電流電圧変換手段により電流電圧変換さ
れた電圧と第ｉ（ｉは１からＮの任意の数）の電流電圧
変換手段により電流電圧変換された電圧とを比較する第
１ないし第Ｎの電圧比較手段とにより構成され、前記第１ないし第Ｎのトランジスタの制御電極は前記第
１ないし第Ｎの電圧比較手段の各々の出力により制御さ
れ、また、前記第１ないし第（Ｎ＋１）の電流電圧変換
手段を構成する前記第（Ｎ＋１）ないし第（２Ｎ＋１）
のトランジスタの制御電極は共に前記バイアス手段によ
り制御されていることを特徴とするカレントミラー回
路。
【請求項５４】少なくとも第１の入力電流を入力する第
１の入力端子と、第１の出力電流を出力する第１の出力
端子と、ゲートあるいはベースが共通接続されている第
１および第２のトランジスタと、ソースあるいはエミッ
タが前記第１のトランジスタのドレインあるいはコレク
タに接続され、ドレインあるいはコレクタが前記第１お
よび第２のトランジスタの共通ゲートあるいは共通ベー
スに接続され、ゲートあるいはベースが前記入力端子に
接続された第３のトランジスタと、そのソースあるいは
エミッタが前記第２のトランジスタのドレインあるいは
コレクタに接続され、また、そのゲートあるいはベース
が前記第３のトランジスタのゲートあるいはベースと共
通接続され、そのドレインあるいはコレクタが出力端子
に接続されている第４のトランジスタと、前記第３およ
び第４のトランジスタの共通ゲートあるいは共通ベース
と前記第３のトランジスタのドレインあるいはコレクタ
の間に接続された第１の抵抗と、により構成されること
を特徴とするカレントミラー回路。
【請求項５５】第２ないし第ｎの出力端子と、前記第４
のトランジスタのゲートあるいはベースに共通に接続さ
れ、また、そのドレインあるいはコレクタが前記第２な
いし第ｎの出力端子に各々接続されている第５ないし第
（ｎ＋３）のトランジスタと、前記第２のトランジスタ
のゲートあるいはベースに共通に接続され、また、その
ドレインあるいはコレクタが前記第５ないし第（ｎ＋
３）のトランジスタのソースあるいはエミッタに各々接
続されている第（ｎ＋４）ないし第（２ｎ＋２）のトラ
ンジスタと、を備えることを特徴とする請求項５４記載
のカレントミラー回路。
【請求項５６】少なくとも第１の入力電流を入力する第
１の入力端子と、第１の出力電流を出力する第１の出力
端子と、そのゲートあるいはベースが共通接続されてい
る第１および第２のトランジスタと、そのソースあるい
はエミッタが第１のトランジスタのドレインあるいはコ
レクタに接続され、そのドレインあるいはコレクタが前
記第１および第２のトランジスタの共通ゲートあるいは
共通ベースと前記入力端子に接続された第３のトランジ
スタと、そのソースあるいはエミッタが前記第２のトラ
ンジスタのドレインあるいはコレクタに接続され、ま
た、そのゲートあるいはベースが前記第３のトランジス
タのゲートあるいはベースと共通接続され、そのドレイ
ンあるいはコレクタが出力端子に接続されている第４の
トランジスタと、前記第３および第４のトランジスタの
共通ゲートあるいは共通ベースと前記第３のトランジス
タのドレインあるいはコレクタの間に接続された第１の
抵抗と、前記第３および第４のトランジスタの共通ゲー
トあるいは共通ベースと前記第１の抵抗との接続点に第
１のバイアス電流を供給する第１の電流源と、により構
成されることを特徴とするカレントミラー回路。
【請求項５７】前記第１の電流源より供給される第１の
バイアス電流に応じて、第２のバイアス電流を前記第２
のトランジスタのドレインあるいはコレクタに供給する
第２の電流源を具備することを特徴とする請求項５６記
載のカレントミラー回路。
【請求項５８】前記第１の抵抗に並列に接続された第１
の容量を備えることを特徴とする請求項５４または５６
記載のカレントミラー回路。
【請求項５９】第２ないし第ｎ［ｎは正の整数］の出力
端子と、前記第４のトランジスタのゲートあるいはベー
スに共通に接続され、また、そのドレインあるいはコレ
クタが第２ないし第ｎの出力端子に各々接続されている
第５ないし第（ｎ＋３）のトランジスタと、前記第２の
トランジスタのゲートあるいはベースに共通接続され、
また、そのドレインあるいはコレクタが各々前記第５な
いし第（ｎ＋３）のトランジスタのソースあるいはエミ
ッタに接続されている第（ｎ＋４）ないし第（２ｎ＋
２）のトランジスタと、を備えることを特徴とする請求
項５６記載のカレントミラー回路。
【請求項６０】少なくとも第１の入力電流を入力する第
１の入力端子と、第１の出力電流を出力する第１の出力
端子と、そのゲートあるいはベースが共通接続されてい
る第１および第２のトランジスタと、そのソースあるい
はエミッタが前記第１のトランジスタのドレインあるい
はコレクタおよび前記第１の入力端子に接続され、その
ドレインあるいはコレクタが前記第１および第２のトラ
ンジスタの共通ゲートあるいは共通ベースに接続された
第３のトランジスタと、そのソースあるいはエミッタが
前記第２のトランジスタのドレインあるいはコレクタに
接続され、また、そのゲートあるいはベースが前記第３
のトランジスタのゲートあるいはベースと共通接続さ
れ、そのドレインあるいはコレクタが前記第１の出力端
子に接続されている第４のトランジスタと、前記第３お
よび第４のトランジスタの共通ゲートあるいは共通ベー
スと前記第３のトランジスタのドレインあるいはコレク
タの間に接続された第１の抵抗と、前記第３および第４
のトランジスタの共通ゲートあるいは共通ベースと前記
第１の抵抗の接続点に第１のバイアス電流を供給する第
１の電流源と、により構成されていることを特徴とする
カレントミラー回路。
【請求項６１】前記第１および第２のトランジスタのソ
ースあるいはエミッタは、各々第２および第３の抵抗を
介して接続されていることを特徴とする請求項５４，５
６または６０記載のカレントミラー回路。
【請求項６２】前記第１の電流源より供給される前記第
１のバイアス電流に応じて、第２のバイアス電流を前記
第２のトランジスタのドレインあるいはコレクタに供給
する第２の電流源を具備することを特徴とする請求項６
０記載のカレントミラー回路。
【請求項６３】前記第１のトランジスタのドレイン・ゲ
ート間あるいはコレクタ・ベース間に接続された第１の
容量をさらに備えることを特徴とする請求項６０記載の
カレントミラー回路。
【請求項６４】前記第３のトランジスタのソース・ゲー
ト間あるいはコレクタ・ベース間に接続された第２の容
量を備えることを特徴とする請求項６０記載のカレント
ミラー回路。
【請求項６５】前記第４のトランジスタのソースあるい
はエミッタが、第２の入力電流を入力する第２の入力端
子であることを特徴とする請求項５４、５６または６０
記載のカレントミラー回路。
【請求項６６】第２ないし第ｎ［ｎは正の整数］の出力
端子と、前記第４のトランジスタのゲートあるいはベー
スに共通に接続され、また、ドレインあるいはコレクタ
が前記第２ないし第ｎの出力端子に各々接続されている
第５ないし第（ｎ＋３）のトランジスタと、前記第２の
トランジスタのゲートあるいはベースに共通接続され、
また、そのドレインあるいはコレクタが前記第５ないし
第（ｎ＋３）のトランジスタのソースあるいはエミッタ
に各々接続されている第（ｎ＋４）ないし第（２ｎ＋
２）のトランジスタと、を備えることを特徴とする請求
項６０記載のカレントミラー回路。
【請求項６７】入力電流を流す第１のトランジスタと、
ゲートあるいはベースが前記第１のトランジスタのゲー
トあるいはベースに共通接続されている第２のトランジ
スタと、そのソースあるいはエミッタが前記第１のトラ
ンジスタのドレインあるいはコレクタに接続され、その
ドレインあるいはコレクタが前記第１および第２のトラ
ンジスタの共通ゲートあるいは共通ベースに接続された
第３のトランジスタと、そのソースあるいはエミッタが
前記第２のトランジスタのドレインあるいはコレクタに
接続され、また、そのゲートあるいはベースが前記第３
のトランジスタのゲートあるいはベースと共通接続さ
れ、そのドレインあるいはコレクタから出力電流が出力
される第４のトランジスタと、前記第３および第４のト
ランジスタの共通ゲートあるいは共通ベースと前記第３
のトランジスタのドレインあるいはコレクタの間に接続
された第１の抵抗と、により構成されることを特徴とす
るカレントミラー回路。
【請求項６８】前記第３および第４のトランジスタは電
界効果トランジスタにより構成され、その閾値が前記第
１および第２のトランジスタの閾値あるいはＶbeより低
いことを特徴とする請求項６７記載のカレントミラー回
路。
【請求項６９】第２ないし第ｎ［ｎは正の整数］の出力
端子と、そのゲートあるいはベースが前記第４のトラン
ジスタのゲートあるいはベースに共通に接続され、ま
た、そのドレインあるいはコレクタが前記第２ないし第
ｎの出力端子に各々接続されている第５ないし第（ｎ＋
３）のトランジスタと、そのゲートあるいはベースが前
記第２のトランジスタのゲートあるいはベースに共通に
接続され、また、そのドレインあるいはコレクタが前記
第５ないし第（ｎ＋３）のトランジスタのソースあるい
はエミッタに各々接続されている第（ｎ＋４）ないし第
（２ｎ＋２）のトランジスタと、を備えることを特徴と
する請求項６７記載のカレントミラー回路。
【請求項７０】入力電流を流す第１のトランジスタと、
そのゲートあるいはベースが前記第１のトランジスタの
ゲートあるいはベースに共通に接続されている第２のト
ランジスタと、そのソースあるいはエミッタが前記第１
のトランジスタのドレインあるいはコレクタに接続され
た第３のトランジスタと、そのソースあるいはエミッタ
が前記第２のトランジスタのドレインあるいはコレクタ
に接続され、また、そのゲートあるいはベースが前記第
３のトランジスタのゲートあるいはベースと共通接続さ
れ、そのドレインあるいはコレクタから出力電流が出力
される第４のトランジスタと、前記第３のトランジスタ
のドレインあるいはコレクタ電圧を増幅するバッファア
ンプと、前記バッファアンプの出力をレベルシフトする
第１のレベルシフト回路と、を具備し、前記第３および第４のトランジスタの共通ゲートあるい
は共通ベースは前記バッファアンプの出力に接続され、
前記第１のレベルシフト回路の出力は前記第１および第
２のトランジスタの共通ゲートあるいは共通ベースに接
続され、前記バッファアンプの入力部は前記第１のトラ
ンジスタと異なる導電型の第５のトランジスタにより構
成され、前記バッファアンプの入力は前記第５のトラン
ジスタのゲートあるいはベースに接続されていることを
特徴とするカレントミラー回路。
【請求項７１】前記バッファアンプは前記第５のトラン
ジスタより構成されるソースフォロワ回路で構成され、
前記第５のトランジスタの閾値電圧の絶対値は前記第３
のトランジスタの閾値電圧の絶対値より小さいことを特
徴とする請求項７０記載のカレントミラー回路。
【請求項７２】前記第１のレベルシフト回路は、抵抗で
構成されるか、または、そのゲートが前記第５のトラン
ジスタのゲートに共通接続され、そのドレインが前記第
５のトランジスタのソースに接続された前記第５のトラ
ンジスタと同じ導電型のトランジスタにより構成される
かのいずれかであることを特徴とする請求項７１記載の
カレントミラー回路。
【請求項７３】前記バッファアンプは、出力から負入力
への帰還経路を有する差動増幅回路により構成されるこ
とを特徴とする請求項７０記載のカレントミラー回路。
【請求項７４】前記差動増幅回路は入力にオフセットを
有することを特徴とする請求項７３記載のカレントミラ
ー回路。
【請求項７５】前記帰還経路に第２のレベルシフト回路
を有することを特徴とする請求項７３記載のカレントミ
ラー回路。
【請求項７６】前記第１のレベルシフト回路は、前記帰
還回路を構成していることを特徴とする請求項７３記載
のカレントミラー回路。
【請求項７７】前記帰還回路を構成し、前記差動増幅回
路の負入力と前記第１のレベルシフト回路の出力との間
に接続される第２のレベルシフト回路を有することを特
徴とする請求項７６記載のカレントミラー回路。
【請求項７８】前記第１のトランジスタのゲートあるい
はベースと前記第３のトランジスタのドレインあるいは
コレクタとの間に容量が接続されていることを特徴とす
る請求項７０記載のカレントミラー回路。
【請求項７９】前記入力電流は、前記第１のトランジス
タのドレインあるいはコレクタから入力されることを特
徴とする請求項７０記載のカレントミラー回路。
【請求項８０】前記入力電流は、前記第３のトランジス
タのドレインあるいはコレクタから入力されることを特
徴とする請求項７０記載のカレントミラー回路。
【請求項８１】第２の入力電流が前記第２のトランジス
タのドレインあるいはコレクタに入力されることを特徴
とする請求項７０記載のカレントミラー回路。
【請求項８２】前記第４のトランジスタのゲートあるい
はベースに共通に接続されている第５ないし第（ｎ＋
３）のトランジスタと、そのゲートまたはベースが前記
第２のトランジスタのゲートあるいはベースに共通に接
続され、また、そのドレインあるいはコレクタが前記第
５ないし第（ｎ＋３）のトランジスタのソースあるいは
エミッタに各々接続されている第（ｎ＋４）ないし第
（２ｎ＋２）のトランジスタとを具備し、前記第５ない
し第（ｎ＋３）のトランジスタの各々のドレインあるい
はコレクタより出力電流を出力することを特徴とする請
求項７０記載のカレントミラー回路。