JP5752539B2

JP5752539B2 - サンプリング回路

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Publication number: JP5752539B2
Application number: JP2011204237A
Authority: JP
Inventors: 渡邉　健一; 健一渡邉
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2011-09-20
Filing date: 2011-09-20
Publication date: 2015-07-22
Anticipated expiration: 2031-09-20
Also published as: JP2013066097A

Description

本発明は、スイッチトキャパシタを用いたデルタシグマ変調型Ａ／Ｄ変換器の入力段などに用いられるサンプリング回路にかかり、特に、待機電流を抑制することによって消費電力の低減を可能にしたサンプリング回路に関するものである。

デルタシグマ変調器は高精度のデータ変換が可能なことから、デジタル・オーディオ機器向けのＡ／Ｄ変換器などに使用されてきた。特にスイッチトキャパシタを用いたデルタシグマ変調器は、素子のばらつきに対して強い耐性があるので、最も一般的に使用されている。

近年、半導体プロセスの進歩によりデルタシグマ変調器の高速化が可能になり、無線通信機器にも搭載されるようになってきた。無線通信機器の多くは電池で動作するので、長寿命を保つためには、低消費電力であることが重要である。

スイッチトキャパシタ型デルタシグマ変調器が正常に動作するためには、入力段のサンプリングキャパシタに、入力信号に応じた電荷を正確にサンプリングしてホールドさせることが必要である。

図６に従来のサンプリング回路の一例を示す。ボルテージフォロア８を構成する演算増幅器８１、サンプリングスイッチＳＷ１、およびデルタシグマ変調器入力段のサンプリングキャパシタＣ１で構成され、サンプリングスイッチＳＷ１は、デルタシグマ変調器の動作クロックと同じ周期でＯＮ／ＯＦＦを繰り返す（例えば、特許文献１参照）。

サンプリングスイッチＳＷ１がＯＦＦのとき、サンプリングキャパシタＣ１の電荷は、ここには記載されていないデルタシグマ変調器の作用で次段のキャパシタに移動する。サンプリングスイッチＳＷ１がＯＮのとき、サンプリングされるべき入力信号は、入力端子１を介して演算増幅器８１に入力される。この演算増幅器８１は、反転入力側と出力側が接続されたボルテージフォロア８になっているので、出力端子２の電位が入力端子１と同電位になり、その電圧の電荷がサンプリングキャパシタＣ１に供給される。

特開平１０−７９６６８号公報（図３）

上記のような、サンプリングキャパシタＣ１に電荷を供給する作業は、サンプリングスイッチＳＷ１がＯＮしている間、すなわち半クロックの間に終了しなければならない。一般に、デルタシグマ変調器のクロック周波数は、入力端子１に入力する入力信号周波数に比べて数十倍と非常に高いので、演算増幅器８１も高速で動作することが必要になる。

しかし、高速で動作する演算増幅器には大きな待機電流が必要で、そのことがデルタシグマ変調器の低消費電力化の妨げになっていた。

本発明の目的は、高速の演算増幅器を用いず、低速の演算増幅器を使用し、かつ待機電流を小さくする機構を設けることによって、上記問題点を解消したサンプリング回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、信号が入力する入力端子と、サンプリングスイッチの一端が接続される出力端子と、前記サンプリングスイッチの他端と所定電位の電圧端子との間に接続されたサンプリングキャパシタと、ソースが前記出力端子に接続され、ドレインが第１の電源端子に接続されたＭＯＳの第１の導電型の第１のトランジスタと、ソースが前記出力端子に接続され、ドレインが第２の電源端子に接続されたＭＯＳの第２の導電型の第２のトランジスタと、ソースが前記入力端子に接続され、ゲートとドレインが前記第１のトランジスタのゲートと電流源に接続されたＭＯＳの前記第１の導電型の第３のトランジスタと、非反転入力側が前記入力端子に接続され、反転入力側が前記出力端子に接続され、出力側が前記第２のトランジスタのゲートに接続された演算増幅器とを有する、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のサンプリング回路において、前記演算増幅器の前記出力側と前記第２のトランジスタのゲートの間にローパスフィルタを挿入したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のサンプリング回路において、前記入力端子の前段にボルテージフォロアを接続したことを特徴とする。
請求項４にかかる発明は、請求項１又は２に記載のサンプリング回路において、前記入力端子の前段にアンチエイリアスフィルタを接続したことを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のサンプリング回路において、前記トランジスタをバイポーラトランジスタに置き換え、ゲートをベースに、ドレインをコレクタに、ソースをエミッタに置き換えたことを特徴とする。

本発明のサンプリング回路によれば、低速の演算増幅器を使用でき、かつ待機電流を小さくできるので、低消費電力化が実現できる。

本発明の第１の実施例のサンプリング回路の回路図である。本発明の第２の実施例のサンプリング回路の回路図である。本発明の第３の実施例のサンプリング回路の回路図である。本発明の第４の実施例のサンプリング回路の回路図である。本発明の第５の実施例のサンプリング回路の回路図である。従来のサンプリング回路の回路図である。

＜第１の実施例＞
図１に本発明の第１の実施例のサンプリング回路を示す。本実施例のサンプリング回路は、ソースが入力端子１に接続され且つダイオード接続されたＮＭＯＳトランジスタＭ３、そのトランジスタＭ３のドレインとＶｄｄの電源端子との間に接続された電流値がＩ１の電流源３、トランジスタＭ３とゲートが共通接続されドレインがＶｄｄの電源端子に接続されソースが出力端子２に接続されたＮＭＯＳトランジスタＭ１、ソースが出力端子２に接続され、ドレインがＶｓｓの電源端子に接続されたＰＭＯＳトランジスタＭ２、非反転入力側が入力端子１に接続され、反転入力側が出力端子２に接続され出力側がトランジスタＭ２のゲートに接続された演算増幅器４、一端が出力端子２に接続されたサンプリングスイッチＳＷ１、そのサンプリングスイッチＳＷ１の他端と中間電位Ｖｃｍの電源端子との間に接続されたサンプリングキャパシタＣ１、で構成されている。

サンプリングスイッチＳＷ１は、図示しない後段のデルタシグマ変調器の動作クロックと同じ周期でＯＮ／ＯＦＦを繰り返し、サンプリングキャパシタＣ１を介してそのデルタシグマ変調器に電荷を供給する。演算増幅器４の動作周波数帯域は入力信号周波数より高くサンプリングスイッチＳＷ１の駆動クロック周波数より低い。また、トランジスタＭ３には、ドレインに接続された電流源３によって、小さな電流（＝Ｉ１）が供給されている。

サンプリングキャパシタＣ１に蓄積されていた電荷は、サンプリングスイッチＳＷ１がＯＦＦのとき、図示しないデルタシグマ変調器の作用により次段のキャパシタに移動し、次にサンプリングスイッチＳＷ１がＯＮになるときには、空になっている。

サンプリングスイッチＳＷ１がＯＦＦの間、サンプリングスイッチＳＷ１よりも左側の回路は、デルタシグマ変調器とは独立に動作する。トランジスタＭ３には小さな電流（＝Ｉ１）が流れているため、このトランジスＭ３のゲート・ソース間電圧Ｖgs3はその閾値電圧Ｖth3にほぼ等しい。また、演算増幅器４の作用により、入力端子１と出力端子２が同電位になるように、トランジスタＭ２のゲート電位が制御されるので、トランジスタＭ１，Ｍ３のＷ／Ｌが同じであれば、トランジスタＭ１に流れるドレイン電流はトランジスタＭ３に流れるドレイン電流（＝Ｉ１）と等しい。さらに、トランジスタＭ２に流れるドレイン電流はトランジスタＭ１のドレイン電流となり、両者は等しい（＝Ｉ１）。

このように、サンプリングスイッチＳＷ１がＯＦＦの間、入力端子１と出力端子２は常に同電位に保たれ、この間に流れる電流は、低速動作の演算増幅器４に流れる待機電流と、トランジスタＭ３，Ｍ１，Ｍ２に流れる小さな電流（それぞれＩ１）だけであり、低消費電流化を実現できる。

次に、サンプリングスイッチＳＷ１がＯＮになると、入力端子１に入力した入力信号に応じた電荷をサンプリングキャパシタＣ１にサンプリングする動作を行う。サンプリングスイッチＳＷ１がＯＮになった瞬間は、サンプリングキャパシタＣ１には電荷が蓄積されていないので、出力端子２の電位は中間電位Ｖｃｍに等しい。また、演算増幅器４は低速なので、その出力電圧、つまり、トランジスタＭ２のゲート電位は、サンプリングスイッチＳＷ１がＯＦＦのときのままである。

このとき、入力端子１の電位が中間電位Ｖｃｍより高ければ、出力端子２の電位が入力端子１の電位と等しい電位から中間電位Ｖｃｍに向けて低下し、トランジスタＭ２がＯＦＦ、トランジスタＭ１がＯＮになるので、Ｖｄｄの電源端子から、トランジスタＭ１およびサンプリングスイッチＳＷ１を介してサンプリングキャパシタＣ１に電荷が供給される。出力端子２の電位は、電荷が蓄積するに従い上昇するので、トランジスタＭ１のゲート・ソース間電圧が小さくなっていき、それにつれて電流も小さくなる。逆にトランジスタＭ２は、そのゲート・ソース間電圧が大きくなっていき、そのトランジスタＭ２の閾値電圧を越えると電流が流れ始める。

トランジスタＭ１とトランジスタＭ２のドレイン電流が等しくなったときに、サンプリングキャパシタＣ１への電荷の供給が止まる。このとき、演算増幅器４の作用により、入力端子１と出力端子２は同電位になっており、入力信号に応じた電荷がサンプリングキャパシタＣ１にサンプリングされたことになる。このとき、トランジスタＭ１，Ｍ２のゲート・ソース間電圧はそれらの閾値電圧にほぼ等しくなっているので、サンプリングキャパシタＣ１に所望の電荷が蓄積された後に消費する電流は小さい。

一方、サンプリングスイッチＳＷ１がＯＮになった瞬間の入力端子１の電位が中間電位Ｖｃｍより低いときは、出力端子２の電位が入力端子１の電位と等しい電位から中間電位Ｖｃｍに向けて上昇し、トランジスタＭ２がＯＮ、トランジスタＭ１がＯＦＦになり、上記と逆極性の電荷がサンプリングキャパシタＣ１に供給される。

＜第２の実施例＞
前述したように図１における演算増幅器４の動作周波数帯域は、入力信号周波数より高くサンプリングスイッチＳＷ１を駆動するクロック周波数より低いことが望ましい。この条件を演算増幅器４のみで満たすことが困難なときは、図２に示すように、演算増幅器４の出力側とトランジスタＭ２のゲートとの間に、ローパスフィルタ５を挿入すればよい。

＜第３の実施例＞
また、本サンプリング回路の前段回路には、トランジスタＭ３に流れる電流（＝Ｉ１）を吸収できるだけの駆動能力が要求される。これを保障するため、図３に示すように、入力端子１の前段に演算増幅器６１で構成されるボルテージフォロア６を接続してもよい。トランジスタＭ３を流れる電流は小さい（＝Ｉ１）ので、使用される演算増幅器６１には大きな駆動能力は必要ない。また、この演算増幅器６１は、少なくとも信号周波数で動作すればよいので、低速動作の演算増幅器で十分である。

＜第４の実施例＞
また、図４に示すように、ボルテージフォロア６に代えて、Ａ／Ｄ変換器には必ず必要となるアンチエイリアスフィルタ７を入力端子１の前段に接続してもよい。このアンチエイリアスフィルタ７は、演算増幅器７１、抵抗Ｒ１，Ｒ２、キャパシタＣ２で構成されるローパスフィルタであり、サンプリングスイッチＳＷ１のＯＮ／ＯＦＦの周波数（サンプリング周波数）の半分を超える周波数成分（折り返し雑音成分）を予め除去する動作を行う。

＜第５の実施例＞
以上の説明では、入力端子１とトランジスタＭ１のゲートの電位差をトランジスタＭ３の閾値電圧Ｖth1にほぼ等しい電圧に保つよう制御する機構をトランジスタＭ３が担い、入力端子１と出力端子２の電位が等しくなるよう制御し、トランジスタＭ１，Ｍ２のドレイン電流が等しくなるよう制御する機構を演算増幅器４が担うようにしたが、図５に示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを逆にしてもよい。このときは、入力端子１とＰＭＯＳトランジスタＭ１１のゲートの電位差をＰＭＯＳトランジスタＭ１３の閾値電圧Ｖth13にほぼ等しい電圧に保つよう制御する機構をそのトランジスタＭ１３が担い、入力端子１と出力端子２の電位が等しくなるよう制御し、トランジスタＭ１１，Ｍ１２のドレイン電流が等しくなるよう制御する機構を演算増幅器１４が担う。１３は電流Ｉ１の電流源である。

＜その他の実施例＞
以上の実施例は、ＭＯＳトランジスタを使用した例で説明したが、バイポーラトランジスタを使用することもできる。この場合は、ＮＭＯＳトランジスタはｎｐｎトランジスタに、ＰＭＯＳトランジスタはｐｎｐトランジスタに、それぞれ置き換えればよい。

１：入力端子、２：出力端子、３：電流源、４：演算増幅器、５：ローパスフィルタ、６：ボルテージフォロア、６１：演算増幅器、７：アンチエイリアスフィルタ、７１：演算増幅器、８：ボルテージフォロア、８１：演算増幅器、１３：電流源、１４：演算増幅器

Claims

信号が入力する入力端子と、
サンプリングスイッチの一端が接続される出力端子と、
前記サンプリングスイッチの他端と所定電位の電圧端子との間に接続されたサンプリングキャパシタと、
ソースが前記出力端子に接続され、ドレインが第１の電源端子に接続されたＭＯＳの第１の導電型の第１のトランジスタと、
ソースが前記出力端子に接続され、ドレインが第２の電源端子に接続されたＭＯＳの第２の導電型の第２のトランジスタと、
ソースが前記入力端子に接続され、ゲートとドレインが前記第１のトランジスタのゲートと電流源に接続されたＭＯＳの前記第１の導電型の第３のトランジスタと、
非反転入力側が前記入力端子に接続され、反転入力側が前記出力端子に接続され、出力側が前記第２のトランジスタのゲートに接続された演算増幅器とを有する、
ことを特徴とするサンプリング回路。
請求項１に記載のサンプリング回路において、
前記演算増幅器の前記出力側と前記第２のトランジスタのゲートの間にローパスフィルタを挿入したことを特徴とするサンプリング回路。
請求項１又は２に記載のサンプリング回路において、
前記入力端子の前段にボルテージフォロアを接続したことを特徴とするサンプリング回路。
請求項１又は２に記載のサンプリング回路において、
前記入力端子の前段にアンチエイリアスフィルタを接続したことを特徴とするサンプリング回路。
請求項１乃至４のいずれか１つに記載のサンプリング回路において、
前記トランジスタをバイポーラトランジスタに置き換え、ゲートをベースに、ドレインをコレクタに、ソースをエミッタに置き換えたことを特徴とするサンプリング回路。